JPH065814A - 集積回路用コンタクト整合 - Google Patents
集積回路用コンタクト整合Info
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- JPH065814A JPH065814A JP4222963A JP22296392A JPH065814A JP H065814 A JPH065814 A JP H065814A JP 4222963 A JP4222963 A JP 4222963A JP 22296392 A JP22296392 A JP 22296392A JP H065814 A JPH065814 A JP H065814A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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Abstract
(57)【要約】 （修正有）
【目的】 自己整合型コンタクト開口を製造する。
【構成】 特定の処理条件下で酸化物層を形成すると、
導電性構成体１２の上に一層厚い酸化物層が形成され、
且つそれらの間の空間の底部及び側壁に沿ってより薄い
酸化物層が形成される。このような差別的厚さを有する
酸化物層の付着形成に続いて、マスクなしでの非等方的
エッチングを実施し、導電性構成体の上側の酸化物層の
全てを除去することなしに、導電性構成体の間の空間か
ら酸化物を除去することが可能である。このような技術
は例えばＤＲＡＭ等の集積回路において利用することが
可能であり、そのワード線が半自己整合型のビット線を
形成することを可能とする。ワード線とビット線との結
合がＤＲＡＭセルコンデンサに対し完全に自己整合した
コンタクト開口を与えることを可能とする。
導電性構成体１２の上に一層厚い酸化物層が形成され、
且つそれらの間の空間の底部及び側壁に沿ってより薄い
酸化物層が形成される。このような差別的厚さを有する
酸化物層の付着形成に続いて、マスクなしでの非等方的
エッチングを実施し、導電性構成体の上側の酸化物層の
全てを除去することなしに、導電性構成体の間の空間か
ら酸化物を除去することが可能である。このような技術
は例えばＤＲＡＭ等の集積回路において利用することが
可能であり、そのワード線が半自己整合型のビット線を
形成することを可能とする。ワード線とビット線との結
合がＤＲＡＭセルコンデンサに対し完全に自己整合した
コンタクト開口を与えることを可能とする。
Description
【０００１】
【産業上の利用分野】本発明は、大略、集積回路装置及
びその製造方法に関するものであって、更に詳細には、
集積回路装置用の相互接続を形成する場合にコンタクト
を整合させる技術に関するものである。
びその製造方法に関するものであって、更に詳細には、
集積回路装置用の相互接続を形成する場合にコンタクト
を整合させる技術に関するものである。
【０００２】
【従来の技術】集積回路に関する特徴寸法及び装置寸法
が小さくなるに従い、相互接続層の間の相対的整合が重
要なものとなっている。不整合は、装置の機能性に著し
い影響を与える場合がある。ある最小公差を越えた不整
合は部分的に又は完全に装置を動作不能なものとさせる
場合がある。
が小さくなるに従い、相互接続層の間の相対的整合が重
要なものとなっている。不整合は、装置の機能性に著し
い影響を与える場合がある。ある最小公差を越えた不整
合は部分的に又は完全に装置を動作不能なものとさせる
場合がある。
【０００３】マスキングステップ期間中にわずかな不整
合が発生する場合であっても相互接続層間のコンタクト
を適切に形成することを確保するために、コンタクト及
びその他の導電性特徴部の回りに余分な空間が設計上設
けられることが一般的である。この余分な空間はエンク
ロージャ即ち包囲体として知られている。０．５乃至
１．０ミクロン（μｍ）特徴寸法の場合、最大で０．数
ミクロンの包囲体寸法が典型的である。
合が発生する場合であっても相互接続層間のコンタクト
を適切に形成することを確保するために、コンタクト及
びその他の導電性特徴部の回りに余分な空間が設計上設
けられることが一般的である。この余分な空間はエンク
ロージャ即ち包囲体として知られている。０．５乃至
１．０ミクロン（μｍ）特徴寸法の場合、最大で０．数
ミクロンの包囲体寸法が典型的である。
【０００４】包囲体条件は継続的に減少する装置寸法と
一貫性を有するものではない。包囲体は装置の機能性に
関係したものではなく、不整合が装置に対して問題を発
生することがないことを確保するために使用されるもの
に過ぎない。最小の特徴寸法及び装置寸法を有する装置
を設計する場合、包囲体条件を最小のものとすることは
装置全体の寸法に著しい影響を与える場合がある。
一貫性を有するものではない。包囲体は装置の機能性に
関係したものではなく、不整合が装置に対して問題を発
生することがないことを確保するために使用されるもの
に過ぎない。最小の特徴寸法及び装置寸法を有する装置
を設計する場合、包囲体条件を最小のものとすることは
装置全体の寸法に著しい影響を与える場合がある。
【０００５】当該技術分野において自己整合技術が一般
的に知られており且つそれを使用することにより包囲体
条件を最小とすることに貢献することが知られている。
しかしながら、自己整合技術の使用は、現在使用されて
いる装置設計により幾分制限されている。自己整合ステ
ップの数を増加させその際に装置に対する包囲体条件を
減少させる集積回路装置製造技術を提供することが所望
されている。
的に知られており且つそれを使用することにより包囲体
条件を最小とすることに貢献することが知られている。
しかしながら、自己整合技術の使用は、現在使用されて
いる装置設計により幾分制限されている。自己整合ステ
ップの数を増加させその際に装置に対する包囲体条件を
減少させる集積回路装置製造技術を提供することが所望
されている。
【０００６】高集積度ダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）装置は、小型の装置寸法とすることを
可能とする規則的なレイアウトを有している。最小のセ
ル寸法を得ることは例えば１６メガビット及び６４メガ
ビットの装置等のような高集積度のＤＲＡＭの設計にと
って非常に重要である。包囲体条件により発生する面積
のペナルティは、全体的なチップ寸法に著しい影響を与
える場合がある。何故ならば、このような高集積度装置
の場合個々のセルの寸法は非常に小さいからである。
モリ（ＤＲＡＭ）装置は、小型の装置寸法とすることを
可能とする規則的なレイアウトを有している。最小のセ
ル寸法を得ることは例えば１６メガビット及び６４メガ
ビットの装置等のような高集積度のＤＲＡＭの設計にと
って非常に重要である。包囲体条件により発生する面積
のペナルティは、全体的なチップ寸法に著しい影響を与
える場合がある。何故ならば、このような高集積度装置
の場合個々のセルの寸法は非常に小さいからである。
【０００７】
【発明が解決しようとする課題】従って、可及的に小型
の高集積度ＤＲＡＭ用のセルレイアウト及び製造技術を
提供することが望ましい。このような製造技術は、好適
には、全体的なセル面積を最小とさせるために可能な限
り自己整合型構成及び処理ステップを有するものであ
る。更に、このような技術が現在標準的に使用されてい
る処理の流れと互換性を有するものであることが望まし
い。
の高集積度ＤＲＡＭ用のセルレイアウト及び製造技術を
提供することが望ましい。このような製造技術は、好適
には、全体的なセル面積を最小とさせるために可能な限
り自己整合型構成及び処理ステップを有するものであ
る。更に、このような技術が現在標準的に使用されてい
る処理の流れと互換性を有するものであることが望まし
い。
【０００８】
【課題を解決するための手段】本発明によれば、自己整
合型コンタクト開口を製造する技術は、比較的小さな分
離を持った導電性構成体間に開口を形成する場合に特に
有用である。特定の処理条件下においての酸化物層の形
成により、導電性構成体の上部上により厚い酸化物が得
られ且つそれらの間の空間の底部において及びその側壁
に沿ってより薄い酸化物層が得られる。このような差別
的厚さの酸化物層の付着に続いて、マスクなしでの非等
方性エッチングを行い、導電性構成体上の全ての酸化物
層を除去することなしに、導電性構成体間の空間から酸
化物を除去する。このような技術は、例えばＶＲＡＭ等
の集積回路において使用することが可能であり、そのワ
ード線が半自己整合型ビット線を形成することを可能と
する。ワード線とビット線との組合せがＤＲＡＭセルコ
ンデンサ用の完全に自己整合したコンタクト開口を設け
ることを可能としている。
合型コンタクト開口を製造する技術は、比較的小さな分
離を持った導電性構成体間に開口を形成する場合に特に
有用である。特定の処理条件下においての酸化物層の形
成により、導電性構成体の上部上により厚い酸化物が得
られ且つそれらの間の空間の底部において及びその側壁
に沿ってより薄い酸化物層が得られる。このような差別
的厚さの酸化物層の付着に続いて、マスクなしでの非等
方性エッチングを行い、導電性構成体上の全ての酸化物
層を除去することなしに、導電性構成体間の空間から酸
化物を除去する。このような技術は、例えばＶＲＡＭ等
の集積回路において使用することが可能であり、そのワ
ード線が半自己整合型ビット線を形成することを可能と
する。ワード線とビット線との組合せがＤＲＡＭセルコ
ンデンサ用の完全に自己整合したコンタクト開口を設け
ることを可能としている。
【０００９】
【実施例】以下に説明する処理ステップ及び構造は集積
回路を製造するための完全な処理の流れを構成するもの
ではない。本発明は、当該技術分野において現在に使用
されている集積回路製造技術に関連して実施することが
可能なものであり、従って本発明を理解する上で必要と
思われる処理ステップについてのみ説明を行う。尚、添
付の図面は製造過程における集積回路の一部の断面を示
しているが、それらは縮尺通りに描いてあるものではな
く本発明の重要な特徴をよりよく示すために適宜拡縮し
て示してある。
回路を製造するための完全な処理の流れを構成するもの
ではない。本発明は、当該技術分野において現在に使用
されている集積回路製造技術に関連して実施することが
可能なものであり、従って本発明を理解する上で必要と
思われる処理ステップについてのみ説明を行う。尚、添
付の図面は製造過程における集積回路の一部の断面を示
しているが、それらは縮尺通りに描いてあるものではな
く本発明の重要な特徴をよりよく示すために適宜拡縮し
て示してある。
【００１０】図１及び２は、自己整合コンタクト用の好
適な技術を使用する場合を示している。図１及び２に示
した如く、その使用態様は任意の半導体集積回路装置に
対して一般的なものである。図３乃至９は、高集積度Ｄ
ＲＡＭを製造するための好適な技術を示している。
適な技術を使用する場合を示している。図１及び２に示
した如く、その使用態様は任意の半導体集積回路装置に
対して一般的なものである。図３乃至９は、高集積度Ｄ
ＲＡＭを製造するための好適な技術を示している。
【００１１】図１を参照すると、集積回路装置に関する
下側に存在する構成体は概略参照番号１０で示してあ
る。これらの構成体は、基板、フィールド酸化領域、及
び下側に存在する相互接続層を包含することが可能であ
る。本発明の説明の便宜上、下側に存在する構成体１０
の詳細な特性は特に重要なものではない。
下側に存在する構成体は概略参照番号１０で示してあ
る。これらの構成体は、基板、フィールド酸化領域、及
び下側に存在する相互接続層を包含することが可能であ
る。本発明の説明の便宜上、下側に存在する構成体１０
の詳細な特性は特に重要なものではない。
【００１２】下側に存在する構成体１０の上にいくつか
の導電性構成体１２が形成されている。導電性構成体１
２は、例えば、多結晶シリコンとすることが可能であ
り、又はそれらは、当該技術分野において公知の如くシ
リサイド化させた多結晶シリコンとすることが可能であ
る。導電性構成体１２の間には開口１４が設けられてい
る。開口１４は比較的小さな寸法のものである。開口１
４の精密な寸法は、以下に説明する如く処理条件に幾分
依存するものであるが、典型的には、約１．２ミクロン
（μｍ）以下のものである。
の導電性構成体１２が形成されている。導電性構成体１
２は、例えば、多結晶シリコンとすることが可能であ
り、又はそれらは、当該技術分野において公知の如くシ
リサイド化させた多結晶シリコンとすることが可能であ
る。導電性構成体１２の間には開口１４が設けられてい
る。開口１４は比較的小さな寸法のものである。開口１
４の精密な寸法は、以下に説明する如く処理条件に幾分
依存するものであるが、典型的には、約１．２ミクロン
（μｍ）以下のものである。
【００１３】本発明によれば、両方の開口１４内におい
て下側に存在する構成体１０へのコンタクトを形成する
ことが望ましい。コンタクトは、導電性構成体１２から
絶縁しながら下側に存在する構成体１０に対して形成さ
れねばならない。
て下側に存在する構成体１０へのコンタクトを形成する
ことが望ましい。コンタクトは、導電性構成体１２から
絶縁しながら下側に存在する構成体１０に対して形成さ
れねばならない。
【００１４】集積回路装置全体の上に酸化物層１６を形
成する。この絶縁層１６は、開口１４の側壁及び底部に
沿ってよりも導電性構成体１２の上部の上において一層
厚い厚さを有するような態様で形成させる。酸化物は、
例えばワトキンズ−ジョンソンモデル９９８付着装置を
使用して差別的な厚さへ付着形成させることが可能であ
る。この酸化物は、約１大気圧において化学蒸着（ＣＶ
Ｄ）技術を使用して付着形成される。その結果、約１．
２ミクロン以下の寸法の開口の場合に、開口１４の側壁
及び底部においてより少ない酸化物を付着させた絶縁層
が得られる。
成する。この絶縁層１６は、開口１４の側壁及び底部に
沿ってよりも導電性構成体１２の上部の上において一層
厚い厚さを有するような態様で形成させる。酸化物は、
例えばワトキンズ−ジョンソンモデル９９８付着装置を
使用して差別的な厚さへ付着形成させることが可能であ
る。この酸化物は、約１大気圧において化学蒸着（ＣＶ
Ｄ）技術を使用して付着形成される。その結果、約１．
２ミクロン以下の寸法の開口の場合に、開口１４の側壁
及び底部においてより少ない酸化物を付着させた絶縁層
が得られる。
【００１５】典型的に、開口１４の水平部分及び底部に
おける絶縁層１６の垂直部分の幅は、導電性領域１２の
上の絶縁層１６の深さの約半分である。
おける絶縁層１６の垂直部分の幅は、導電性領域１２の
上の絶縁層１６の深さの約半分である。
【００１６】上述したワトキンズ−ジョンソンモデル９
９８等の付着装置は、ほぼ標準の大気圧力において比較
的早いレートで酸化物を付着させる。その結果、上述し
た特性を有する絶縁層が付着形成され、その付着形成さ
れた酸化物層は、比較的小さな開口の底部及び垂直側壁
に沿ってより薄い厚さを有している。開口１４内に付着
形成された酸化物の全体的な体積は、導電性層１４の間
に平坦な連続する表面が存在していたとした場合に付着
形成されるであろうものとほぼ同一であると思われる。
この体積の物質がより大きな表面にわたって分散される
ので、それは開口１４の側部及び底部に沿ってより薄い
厚さの層を形成する。
９８等の付着装置は、ほぼ標準の大気圧力において比較
的早いレートで酸化物を付着させる。その結果、上述し
た特性を有する絶縁層が付着形成され、その付着形成さ
れた酸化物層は、比較的小さな開口の底部及び垂直側壁
に沿ってより薄い厚さを有している。開口１４内に付着
形成された酸化物の全体的な体積は、導電性層１４の間
に平坦な連続する表面が存在していたとした場合に付着
形成されるであろうものとほぼ同一であると思われる。
この体積の物質がより大きな表面にわたって分散される
ので、それは開口１４の側部及び底部に沿ってより薄い
厚さの層を形成する。
【００１７】図２を参照すると、マスクなしで酸化物層
１６を非等方的にエッチングして、導電性構成体１２を
取囲む酸化物領域１８を形成する。酸化物層１６は開口
１４底部から除去され、且つ開口１４の側壁上に残存す
る。又、酸化物層１６は、導電性構成体１２の上部にお
いては一層厚さが厚いので、酸化物領域１８の一部は導
電性構成体１２の各々の上に残存する。導電性構成体１
２の両方の上における酸化物領域１８の厚さは、酸化物
層１６の元の厚さに依存すると共に、本装置を非等方的
エッチングに露呈させる時間にも依存する。導電性構成
体１２の上の酸化物領域１８が完全に除去されること
は、開口１４の底部から酸化物層１６が除去されたこと
を検知する当該技術分野において公知のエンドポイント
（終了点）検知技術を使用することにより防止する。
１６を非等方的にエッチングして、導電性構成体１２を
取囲む酸化物領域１８を形成する。酸化物層１６は開口
１４底部から除去され、且つ開口１４の側壁上に残存す
る。又、酸化物層１６は、導電性構成体１２の上部にお
いては一層厚さが厚いので、酸化物領域１８の一部は導
電性構成体１２の各々の上に残存する。導電性構成体１
２の両方の上における酸化物領域１８の厚さは、酸化物
層１６の元の厚さに依存すると共に、本装置を非等方的
エッチングに露呈させる時間にも依存する。導電性構成
体１２の上の酸化物領域１８が完全に除去されること
は、開口１４の底部から酸化物層１６が除去されたこと
を検知する当該技術分野において公知のエンドポイント
（終了点）検知技術を使用することにより防止する。
【００１８】本装置上に別の導電性相互接続層（不図
示）を形成することが可能である。開口１４を介して下
側に存在する領域１０とコンタクトを形成する。導電性
構成体１２に関して、該コンタクト開口は自己整合され
ており、従ってコンタクトを形成する場合にマスキング
ステップが必要とされることはない。このことは各マス
キングステップにおいて通常必要とされる包囲体に対す
る条件を取除いており、集積回路装置を一層小型に製造
することを可能とする。
示）を形成することが可能である。開口１４を介して下
側に存在する領域１０とコンタクトを形成する。導電性
構成体１２に関して、該コンタクト開口は自己整合され
ており、従ってコンタクトを形成する場合にマスキング
ステップが必要とされることはない。このことは各マス
キングステップにおいて通常必要とされる包囲体に対す
る条件を取除いており、集積回路装置を一層小型に製造
することを可能とする。
【００１９】導電性構成体１２が図１及び２の図面の面
から垂直に突出するものと仮定すると、次の導電性層は
左右方向において自己整合されるのみである。従って、
図面の面に対し垂直な方向において開口を画定するため
にマスクを使用せねばならない。従って、上述した技術
は、単一方向において整合されたコンタクト開口を形成
するものであり、それは、本明細書においては、半自己
整合型コンタクトと呼称する。導電性構成体１２が上か
ら見た場合に正方形の開口を画定するようにパターン形
成されている場合には、完全に自己整合されたコンタク
ト開口を形成することが可能である。何故ならば、それ
は、全ての側部において導電性領域１８によって回りの
導電性構成体から分離されるからである。従って、ある
装置構成では、完全に自己整合したコンタクトを形成す
ることを可能とする。
から垂直に突出するものと仮定すると、次の導電性層は
左右方向において自己整合されるのみである。従って、
図面の面に対し垂直な方向において開口を画定するため
にマスクを使用せねばならない。従って、上述した技術
は、単一方向において整合されたコンタクト開口を形成
するものであり、それは、本明細書においては、半自己
整合型コンタクトと呼称する。導電性構成体１２が上か
ら見た場合に正方形の開口を画定するようにパターン形
成されている場合には、完全に自己整合されたコンタク
ト開口を形成することが可能である。何故ならば、それ
は、全ての側部において導電性領域１８によって回りの
導電性構成体から分離されるからである。従って、ある
装置構成では、完全に自己整合したコンタクトを形成す
ることを可能とする。
【００２０】差別的な厚さの酸化物を付着形成し次いで
マスクなしでの非等方性エッチバックを行う上述した技
術は、多数の異なったタイプの集積回路装置において使
用することが可能である。それは、例えば、ＳＲＡＭ，
ＤＲＡＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭ等のメモリ装置に
おいて使用することが可能である。この技術は、更に、
種々のタイプの書込み可能論理装置において使用するこ
とが可能であり、且つ、密接して離隔された信号線から
なる規則的なアレイが必要とされる多くのタイプの装置
において有用なものである。
マスクなしでの非等方性エッチバックを行う上述した技
術は、多数の異なったタイプの集積回路装置において使
用することが可能である。それは、例えば、ＳＲＡＭ，
ＤＲＡＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭ等のメモリ装置に
おいて使用することが可能である。この技術は、更に、
種々のタイプの書込み可能論理装置において使用するこ
とが可能であり、且つ、密接して離隔された信号線から
なる規則的なアレイが必要とされる多くのタイプの装置
において有用なものである。
【００２１】図３乃至９は高集積度ＤＲＡＭ装置の構成
及びレイアウトにおいて上述した技術を使用した適用例
を示している。図３を参照すると、半導体基板２０にＤ
ＲＡＭを形成する。フィールド酸化領域２２は、それら
の間の活性領域を分離するために使用される。多結晶シ
リコンワード線２４は当該技術分野において公知の如く
チップ上に形成され、且つゲート酸化領域２６により基
板２０から分離される。ワード線２４を形成し且つパタ
ーン形成した後に、軽度にドープしたドレイン（ＬＤ
Ｄ）領域３８を基板２０内に注入する。
及びレイアウトにおいて上述した技術を使用した適用例
を示している。図３を参照すると、半導体基板２０にＤ
ＲＡＭを形成する。フィールド酸化領域２２は、それら
の間の活性領域を分離するために使用される。多結晶シ
リコンワード線２４は当該技術分野において公知の如く
チップ上に形成され、且つゲート酸化領域２６により基
板２０から分離される。ワード線２４を形成し且つパタ
ーン形成した後に、軽度にドープしたドレイン（ＬＤ
Ｄ）領域３８を基板２０内に注入する。
【００２２】この段階までの処理はＤＲＡＭ装置にとっ
て公知の標準的なものである。開口２８，３０，３２，
３４，３６を平行なワード線２４の間に形成する。本発
明の目的のためには、開口２８−３６の幅は、好適に
は、約１．２ミクロン以下のものであり、図１及び２に
関連して上述した技術を使用することを可能としてい
る。
て公知の標準的なものである。開口２８，３０，３２，
３４，３６を平行なワード線２４の間に形成する。本発
明の目的のためには、開口２８−３６の幅は、好適に
は、約１．２ミクロン以下のものであり、図１及び２に
関連して上述した技術を使用することを可能としてい
る。
【００２３】図４を参照すると、酸化物層４０を本装置
の表面上に形成する。酸化物層４０は、公称的に、ワー
ド線２４に沿って形成されるべき側壁に対して必要とさ
れるものの約２倍の厚さへ形成される。約２，０００Å
の厚さを有する側壁が必要である場合には、酸化物層１
４はワード線２４上に約４，０００Åの厚さ（乃至は深
さ）に付着形成される。これにより、酸化物層４０の厚
さ乃至は深さの約半分の量である２，０００Åの厚さの
酸化物層が開口２８−３６の各々の底部に形成される。
の表面上に形成する。酸化物層４０は、公称的に、ワー
ド線２４に沿って形成されるべき側壁に対して必要とさ
れるものの約２倍の厚さへ形成される。約２，０００Å
の厚さを有する側壁が必要である場合には、酸化物層１
４はワード線２４上に約４，０００Åの厚さ（乃至は深
さ）に付着形成される。これにより、酸化物層４０の厚
さ乃至は深さの約半分の量である２，０００Åの厚さの
酸化物層が開口２８−３６の各々の底部に形成される。
【００２４】次いで、装置全体を図２に関して上述した
如き非等方的エッチバックステップに露呈させる。この
エッチングステップは、メモリアレイにおいてマスキン
グすることなしに実施する。しかしながら、本装置の周
辺領域の全てをマスクすることが望ましい。殆どの場合
において、アレイ内における如く周辺部において信号線
の規則的なアレイが存在することはなく、上述した技術
がそこに対して適用可能なものではない。この周辺部に
おける領域のマスキングは単に保護の目的のためのみで
あり、通常臨界的なものではないマスクステップであ
る。
如き非等方的エッチバックステップに露呈させる。この
エッチングステップは、メモリアレイにおいてマスキン
グすることなしに実施する。しかしながら、本装置の周
辺領域の全てをマスクすることが望ましい。殆どの場合
において、アレイ内における如く周辺部において信号線
の規則的なアレイが存在することはなく、上述した技術
がそこに対して適用可能なものではない。この周辺部に
おける領域のマスキングは単に保護の目的のためのみで
あり、通常臨界的なものではないマスクステップであ
る。
【００２５】図５を参照すると、上述した非等方性エッ
チバックステップの結果、ワード線２４を取囲む酸化物
領域４１が形成される。この時点において高度にドープ
したドレイン領域４２を形成することが所望される場合
には、この時点においてパターン形成及び注入ステップ
を実施することが可能である。好適には酸化物層である
絶縁層４４を約８００Åの厚さに本装置上に付着形成さ
せる。次いで、この絶縁層４４をパターン形成してビッ
ト線コンタクトを画定する。図２に関して上述した如
く、ワード線２４の間の開口は該ワ−ド線に関して自己
整合されるが、図５の図面の面に対して垂直方向におい
ては自己整合されることはない。従って、これらのビッ
ト線コンタクトは半自己整合型であり、図５の図面の面
に対して垂直な方向においてそれらを整合させるために
マスクが必要である。図９に関する説明から理解される
如く、この方向におけるビット線コンタクトの整合は、
図５に示した如く、左右方向におけるそれらの整合とほ
ぼ同程度に臨界的なものである。従って、ビット線コン
タクト形成ステップに対する公差は、本装置の製造のそ
の他の段階におけるより厳しく制御されるマスキングス
テップ程厳しいものとすることは必要ではない。
チバックステップの結果、ワード線２４を取囲む酸化物
領域４１が形成される。この時点において高度にドープ
したドレイン領域４２を形成することが所望される場合
には、この時点においてパターン形成及び注入ステップ
を実施することが可能である。好適には酸化物層である
絶縁層４４を約８００Åの厚さに本装置上に付着形成さ
せる。次いで、この絶縁層４４をパターン形成してビッ
ト線コンタクトを画定する。図２に関して上述した如
く、ワード線２４の間の開口は該ワ−ド線に関して自己
整合されるが、図５の図面の面に対して垂直方向におい
ては自己整合されることはない。従って、これらのビッ
ト線コンタクトは半自己整合型であり、図５の図面の面
に対して垂直な方向においてそれらを整合させるために
マスクが必要である。図９に関する説明から理解される
如く、この方向におけるビット線コンタクトの整合は、
図５に示した如く、左右方向におけるそれらの整合とほ
ぼ同程度に臨界的なものである。従って、ビット線コン
タクト形成ステップに対する公差は、本装置の製造のそ
の他の段階におけるより厳しく制御されるマスキングス
テップ程厳しいものとすることは必要ではない。
【００２６】図５に示した如く、開口３２内にビット線
コンタクトを形成する。開口３０及び３４は、後に、セ
ルコンデンサを形成するために使用される。開口２８及
び３６はビット線を有しているが、基板コンタクトは、
図５の図面の面以外の位置に形成されている。
コンタクトを形成する。開口３０及び３４は、後に、セ
ルコンデンサを形成するために使用される。開口２８及
び３６はビット線を有しているが、基板コンタクトは、
図５の図面の面以外の位置に形成されている。
【００２７】ビット線を形成するために使用すべく本装
置の全表面上に多結晶シリコン層４６を付着形成する。
ビット線層４６は、好適には、当該技術分野において公
知の如くシリサイド化させたものである。シリサイド化
層４６をパターン形成して図５の図面を横断してほぼ左
右方向に延在するビット線を画定する。図９に関連して
更に詳細に説明する如く、これらのビット線４６は幾分
蛇行形状を有しており、従って、それらは、図５の図面
の面内においては連続的な断面を形成するものではな
い。
置の全表面上に多結晶シリコン層４６を付着形成する。
ビット線層４６は、好適には、当該技術分野において公
知の如くシリサイド化させたものである。シリサイド化
層４６をパターン形成して図５の図面を横断してほぼ左
右方向に延在するビット線を画定する。図９に関連して
更に詳細に説明する如く、これらのビット線４６は幾分
蛇行形状を有しており、従って、それらは、図５の図面
の面内においては連続的な断面を形成するものではな
い。
【００２８】図６を参照すると、図１に関して説明した
如く、本装置の全表面上に酸化物層５０を形成する。こ
の層は、開口３０及び３４の底部及び垂直側壁に沿っ
て、本装置上のその他の領域におけるその層の厚さの約
半分の厚さを有している。図６に示した開口３０及び３
４は、現在、ワード線２４により二つの側部が取囲まれ
ており、且つ他の二つの側部はビット線４６により取囲
まれている。酸化物層５０を付着形成した後に本装置全
体の上に一様な非等方的エッチングを実施して、下側に
存在するＬＤＤ領域３８へ到達するビア（貫通孔）を領
域３０及び３４内に開口させる。上述した如く、この一
様な非等方的エッチング期間中に本装置の周辺部をマス
クすることが望ましい。
如く、本装置の全表面上に酸化物層５０を形成する。こ
の層は、開口３０及び３４の底部及び垂直側壁に沿っ
て、本装置上のその他の領域におけるその層の厚さの約
半分の厚さを有している。図６に示した開口３０及び３
４は、現在、ワード線２４により二つの側部が取囲まれ
ており、且つ他の二つの側部はビット線４６により取囲
まれている。酸化物層５０を付着形成した後に本装置全
体の上に一様な非等方的エッチングを実施して、下側に
存在するＬＤＤ領域３８へ到達するビア（貫通孔）を領
域３０及び３４内に開口させる。上述した如く、この一
様な非等方的エッチング期間中に本装置の周辺部をマス
クすることが望ましい。
【００２９】図７を参照すると、本装置の表面上に多結
晶シリコン層５２を付着形成し且つパターン形成すると
共にエッチングしてＤＲＡＭセル用のコンデンサ電荷格
納プレートを画定する。コンデンサ誘電体（絶縁体）は
好適には二つの酸化物層の間に窒化物をサンドイッチさ
せたものであり、それは、通常、ＯＮＯと呼称されるも
のであって、それを電荷格納プレート５２の上に形成す
る。このようなＯＮＯ層は極めて薄いものであり、電荷
格納プレート５２の上表面５４上に形成する。次いで、
本装置の全表面上に多結晶シリコンコンデンサ基準プレ
ート５６を形成する。
晶シリコン層５２を付着形成し且つパターン形成すると
共にエッチングしてＤＲＡＭセル用のコンデンサ電荷格
納プレートを画定する。コンデンサ誘電体（絶縁体）は
好適には二つの酸化物層の間に窒化物をサンドイッチさ
せたものであり、それは、通常、ＯＮＯと呼称されるも
のであって、それを電荷格納プレート５２の上に形成す
る。このようなＯＮＯ層は極めて薄いものであり、電荷
格納プレート５２の上表面５４上に形成する。次いで、
本装置の全表面上に多結晶シリコンコンデンサ基準プレ
ート５６を形成する。
【００３０】図７に関連して上述したコンデンサの形成
は一般的なものであり、且つ所望によりその他の技術を
使用することも可能である。例えば、複数個の電荷格納
及び基準プレートを使用する一つのコンデンサ構成が米
国特許第５，００６，４８１号（発明者Ｃｈａｎ及びＢ
ｒｙａｎｔ）に記載されている。図７に示した構成は、
埋込ビット線４６を使用しており、それに対して当該技
術分野において公知の如く必要に応じて金属ビット線を
ストラップさせる。図７に示した構成から従来の態様で
処理が継続して行われる。
は一般的なものであり、且つ所望によりその他の技術を
使用することも可能である。例えば、複数個の電荷格納
及び基準プレートを使用する一つのコンデンサ構成が米
国特許第５，００６，４８１号（発明者Ｃｈａｎ及びＢ
ｒｙａｎｔ）に記載されている。図７に示した構成は、
埋込ビット線４６を使用しており、それに対して当該技
術分野において公知の如く必要に応じて金属ビット線を
ストラップさせる。図７に示した構成から従来の態様で
処理が継続して行われる。
【００３１】図８及び９は製造プロセスの種々の段階に
おけるＤＲＡＭ集積回路装置の一部を示した概略平面図
である。図８及び９は図３乃至７に対応している。図８
及び９における断面線Ａ−Ａは図３乃至７に示した断面
の位置及び方向をしている。図８において、活性領域
は、ＬＤＤ領域３８及び高度にドープした領域４２によ
り画定される。ワード線４２は直線的且つ平行であり、
アレイの長さにわたって延在している。図８において、
活性区域の間のブランク領域はフィールド酸化膜を有し
ている。ワード線２４は、当該技術分野において公知の
如く、フィールド酸化膜及び活性区域の上方を通過す
る。
おけるＤＲＡＭ集積回路装置の一部を示した概略平面図
である。図８及び９は図３乃至７に対応している。図８
及び９における断面線Ａ−Ａは図３乃至７に示した断面
の位置及び方向をしている。図８において、活性領域
は、ＬＤＤ領域３８及び高度にドープした領域４２によ
り画定される。ワード線４２は直線的且つ平行であり、
アレイの長さにわたって延在している。図８において、
活性区域の間のブランク領域はフィールド酸化膜を有し
ている。ワード線２４は、当該技術分野において公知の
如く、フィールド酸化膜及び活性区域の上方を通過す
る。
【００３２】図９を参照すると、ビット線４６が本装置
上に配置される場合、それらは図示した如く幾分蛇行形
状を有している。このことは、図７の概略断面図におい
ては、それらが不連続的なものであるかのように表わさ
せている。開口３２は下側に存在する活性区域４２への
ビット線コンタクトである。上述した如く、それは図９
に示した如く左右方向において自己整合されているが、
図９の図面の平面内における上下方向においてはマスク
により整合される。ビット線４６の全ては共にパターン
形成されるので、このような方向における活性コンタク
ト開口３２の僅かな不整合は臨界的なものではない。従
って、ビット線開口３２は、前に定義した用語にしたが
って半自己整合されている。
上に配置される場合、それらは図示した如く幾分蛇行形
状を有している。このことは、図７の概略断面図におい
ては、それらが不連続的なものであるかのように表わさ
せている。開口３２は下側に存在する活性区域４２への
ビット線コンタクトである。上述した如く、それは図９
に示した如く左右方向において自己整合されているが、
図９の図面の平面内における上下方向においてはマスク
により整合される。ビット線４６の全ては共にパターン
形成されるので、このような方向における活性コンタク
ト開口３２の僅かな不整合は臨界的なものではない。従
って、ビット線開口３２は、前に定義した用語にしたが
って半自己整合されている。
【００３３】セルコンデンサは開口３０及び３４を介し
て下側に存在する基板とコンタクトを形成する。両方の
開口３０及び３４は前に画定したビット線及びワード線
により取囲まれている。従って、酸化物層（図９には示
していない）を本装置上に付着形成し且つ非等方的にエ
ッチングすると、開口３０及び３４は残存するまわりの
酸化物領域により完全に取囲まれる。従って、コンデン
サプレートコンタクトは完全に自己整合され、マスキン
グは全く必要ではない。これらのコンタクトは、自己整
合コンタクト画定ステップの後に残存する側壁酸化物領
域によりワード線２４及びビット線４６から分離され
る。
て下側に存在する基板とコンタクトを形成する。両方の
開口３０及び３４は前に画定したビット線及びワード線
により取囲まれている。従って、酸化物層（図９には示
していない）を本装置上に付着形成し且つ非等方的にエ
ッチングすると、開口３０及び３４は残存するまわりの
酸化物領域により完全に取囲まれる。従って、コンデン
サプレートコンタクトは完全に自己整合され、マスキン
グは全く必要ではない。これらのコンタクトは、自己整
合コンタクト画定ステップの後に残存する側壁酸化物領
域によりワード線２４及びビット線４６から分離され
る。
【００３４】上述した製造技術及びレイアウトにより、
最小の寸法を有するＤＲＡＭセルが得られる。ビット線
コンタクトのためにビット線方向においてエンクロージ
ャ即ち包囲体が必要とされることはなく、且つコンデン
サセルコンタクトに関しては全く包囲体が必要とされる
ことはない。図９に示した如く上下方向におけるビット
線コンタクトの整合は臨界的なものではない。何故なら
ば、そこには離隔されるべき密接して隣接する構成体は
存在しないからである。従って、ビット線コンタクト及
びコンデンサコンタクトの整合は、間隔が臨界的である
方向において最小量の間隔をもって行われる。
最小の寸法を有するＤＲＡＭセルが得られる。ビット線
コンタクトのためにビット線方向においてエンクロージ
ャ即ち包囲体が必要とされることはなく、且つコンデン
サセルコンタクトに関しては全く包囲体が必要とされる
ことはない。図９に示した如く上下方向におけるビット
線コンタクトの整合は臨界的なものではない。何故なら
ば、そこには離隔されるべき密接して隣接する構成体は
存在しないからである。従って、ビット線コンタクト及
びコンデンサコンタクトの整合は、間隔が臨界的である
方向において最小量の間隔をもって行われる。
【００３５】上述した技術に基づいて当業者が種々の変
形を行うことは自明なものである。例えば、異なった深
さ乃至は厚さの酸化物を付着形成することは上述した自
己整合技術のために必要なものではない。その代わり
に、パターン形成を行う前に、上述したものに加えてワ
ード線及びビット線の各々の上に酸化物層を形成するこ
とが可能である。両方の場合において、差別的な厚さに
酸化物を付着形成する代わりに、適合的に付加的な酸化
物層を付着形成させて、次いで非等方的エッチバックを
実施することが可能である。このことは当該技術分野に
おいて公知の技術を使用するが付加的な努力を必要とす
る。何故ならば、ワード線及びビット線を画定する場合
に、酸化物層のみならずポリシリコン層もエッチングす
ることが必要だからである。しかしながら、両方の場合
において、半自己整合型ビット線コンタクト及び完全に
自己整合されたコンデンサコンタクトが与えられる。
形を行うことは自明なものである。例えば、異なった深
さ乃至は厚さの酸化物を付着形成することは上述した自
己整合技術のために必要なものではない。その代わり
に、パターン形成を行う前に、上述したものに加えてワ
ード線及びビット線の各々の上に酸化物層を形成するこ
とが可能である。両方の場合において、差別的な厚さに
酸化物を付着形成する代わりに、適合的に付加的な酸化
物層を付着形成させて、次いで非等方的エッチバックを
実施することが可能である。このことは当該技術分野に
おいて公知の技術を使用するが付加的な努力を必要とす
る。何故ならば、ワード線及びビット線を画定する場合
に、酸化物層のみならずポリシリコン層もエッチングす
ることが必要だからである。しかしながら、両方の場合
において、半自己整合型ビット線コンタクト及び完全に
自己整合されたコンデンサコンタクトが与えられる。
【００３６】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明の好適実施例に基づく導電性構成体及
び絶縁性構成体を製造する一段階における状態を示した
概略断面図。
び絶縁性構成体を製造する一段階における状態を示した
概略断面図。
【図２】 本発明の好適実施例に基づく導電性構成体及
び絶縁性構成体を製造する一段階における状態を示した
概略断面図。
び絶縁性構成体を製造する一段階における状態を示した
概略断面図。
【図３】 本発明に基づくコンタクト形成技術を使用し
てダイナミックランダムアクセスメモリ装置を製造する
プロセスの一段階における状態を示した概略断面図。
てダイナミックランダムアクセスメモリ装置を製造する
プロセスの一段階における状態を示した概略断面図。
【図４】 本発明に基づくコンタクト形成技術を使用し
てダイナミックランダムアクセスメモリ装置を製造する
プロセスの一段階における状態を示した概略断面図。
てダイナミックランダムアクセスメモリ装置を製造する
プロセスの一段階における状態を示した概略断面図。
【図５】 本発明に基づくコンタクト形成技術を使用し
てダイナミックランダムアクセスメモリ装置を製造する
プロセスの一段階における状態を示した概略断面図。
てダイナミックランダムアクセスメモリ装置を製造する
プロセスの一段階における状態を示した概略断面図。
【図６】 本発明に基づくコンタクト形成技術を使用し
てダイナミックランダムアクセスメモリ装置を製造する
プロセスの一段階における状態を示した概略断面図。
てダイナミックランダムアクセスメモリ装置を製造する
プロセスの一段階における状態を示した概略断面図。
【図７】 本発明に基づくコンタクト形成技術を使用し
てダイナミックランダムアクセスメモリ装置を製造する
プロセスの一段階における状態を示した概略断面図。
てダイナミックランダムアクセスメモリ装置を製造する
プロセスの一段階における状態を示した概略断面図。
【図８】 図３乃至７に関して説明した技術を使用して
処理を行う異なった段階での集積回路装置の一部を示し
た概略平面図。
処理を行う異なった段階での集積回路装置の一部を示し
た概略平面図。
【図９】 図３乃至７に関して説明した技術を使用して
処理を行う異なった段階での集積回路装置の一部を示し
た概略平面図。
処理を行う異なった段階での集積回路装置の一部を示し
た概略平面図。
１０ 下側に存在する構成体 １２ 導電性構成体 １４ 開口 １６ 酸化物層 １８ 酸化物領域 ２０ 半導体基板 ２２ フィールド酸化膜領域 ２４ ワード線 ２６ ゲート酸化領域 ２８，３０，３２，３４，３６ 開口 ４０ 酸化物層 ４１ 酸化物領域 ４２ ドレイン領域 ４４ 絶縁層 ４６ 多結晶シリコン（シリサイド化）層、ビット線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランク アール． ブライアント アメリカ合衆国， テキサス 76201， デントン， クレストウッド 2125
Claims (20)
- 【請求項１】 集積回路装置に自己整合型コンタクトを
製造する方法において、下側に存在する表面上に低い導
電性領域を形成し、前記低い導電性領域はそれらの間に
前記下側に存在する表面の一部を露出させるための空間
を有しており、前記低い導電性領域及び前記露出された
下側表面領域上に絶縁層を形成し、前記絶縁層は前記低
い導電性領域上に第一厚さを有すると共に前記露出され
た下側表面部分上に前記第一厚さよりも小さい第二厚さ
を有しており、前記下側に存在する層を非等方的にエッ
チングして前記下側に存在する表面部分を露出させ、前
記絶縁層上に上部導電性領域を形成し、前記上部導電性
領域が前記下側表面に接触する、上記各ステップを有す
ることを特徴とする方法。 - 【請求項２】 請求項１において、前記低い導電性領域
の間の空間が約１．２μｍ以下の幅を有することを特徴
とする方法。 - 【請求項３】 請求項２において、前記絶縁層がシリコ
ン酸化物を有することを特徴とする方法。 - 【請求項４】 請求項３において、前記酸化物が、付着
形成される酸化物の体積が前記空間と同一の寸法を持っ
た低い導電性区域上に付着形成されるものとほぼ同一で
ある前記低い導電体の間の空間を除いて、単位面積当た
り一定の深さに付着形成されることを特徴とする方法。 - 【請求項５】 請求項４において、前記酸化物が、ほぼ
大気圧において且つ比較的高い付着レートで付着形成さ
れることを特徴とする方法。 - 【請求項６】 請求項１において、前記第二厚さが前記
第一厚さの約半分であり、前記非等方性エッチングステ
ップの後に、前記低い導電性領域の上に残存する絶縁層
が約前記第二厚さを有していることを特徴とする方法。 - 【請求項７】 請求項１において、前記低い導電性領域
が複数個の並列な長尺状の導体を有しており、前記上部
導電性領域を形成するステップが、前記装置全体上に第
二絶縁層を形成し、前記第二絶縁層上にパターン形成用
マスクを形成し、尚前記マスクは前記低い導電性領域に
対しほぼ垂直な方向において前記上部導電性領域に対す
るコンタクトを画定し、前記装置全体上に導電層を形成
し、前記導電層をエッチングして前記上部導電性領域を
画定する、上記各ステップを有することを特徴とする方
法。 - 【請求項８】 請求項１において、前記低い導電性領域
が、それを介してコンタクトを設けることを所望される
空間を取囲んでおり、前記上部導電性領域を形成するス
テップが、前記装置全体上に導電層を形成し、前記導電
層を非等方的にエッチングして前記上部導電性領域を画
定する、上記各ステップを有することを特徴とする方
法。 - 【請求項９】 請求項８において、前記低い導電性領域
を形成するステップが、前記下側に存在する表面上に第
一の長尺状の並列する導体を形成し、前記第一導体の上
に第一絶縁層を形成し、前記第一導体とほぼ直交する方
向において前記第一絶縁層に第二の長尺状の並列する導
体を形成し、その際に所望のコンタクト空間が第一導体
による二つの側部と第二導体による二つの側部とに取囲
まれた区域として画定される、上記各ステップを有する
ことを特徴とする方法。 - 【請求項１０】 請求項１において、前記絶縁層が酸化
物を有しており、前記下部及び上部導電性領域が導電性
多結晶シリコンを有することを特徴とする方法。 - 【請求項１１】 ＤＲＡＭセルの製造方法において、基
板を酸化してフィールド酸化物領域及び活性領域からな
るパターンを形成し、前記基板上に複数個の並列ワード
線を形成し、前記ワード線上及びその側壁上に第一絶縁
層を形成し、尚前記基板は前記ワード線の間で露出され
て複数個のビット線コンタクトを画定し、前記ワード線
と交差し且つ前記ビット線コンタクトを介して前記基板
と接触して複数個のビット線を形成し、前記装置全体上
に第二絶縁層を形成し、尚前記第二絶縁層はコンデンサ
コンタクトを形成すべき活性領域上よりも前記ビット線
上において一層厚い厚さを有しており、マスクなしで前
記第二絶縁層を非等方的にエッチングしてコンデンサコ
ンタクトを形成すべき前記基板の活性領域を露出させ、
前記露出された活性領域と接触してセルコンデンサを形
成する、上記各ステップを有することを特徴とする方
法。 - 【請求項１２】 請求項１１において、前記第一絶縁層
を形成するステップが、前記ワード線の上部及び側壁上
に第一絶縁層を形成し、その際に長尺の基板領域を露出
させ、前記装置全体の上に第二絶縁層を形成し、前記第
二絶縁層を前記ワード線の方向にマスクし、前記第二絶
縁層を非等方的にエッチングし、その際にビット線コン
タクト開口が基板活性区域に形成され、このような開口
が前記ワード線に対し直交する方向に自己整合されてい
る、上記各ステップを有することを特徴とする方法。 - 【請求項１３】 請求項１２において、前記第一絶縁層
を形成するステップが、前記ワード線及び前記下側に存
在する基板上に絶縁層を形成し、尚前記絶縁層は前記ワ
ード線上において第一厚さを有しており且つ前記露出さ
れた下側に存在する基板上において前記第一厚さより小
さい第二厚さを有しており、マクスなしで前記第一絶縁
層を非等方的にエッチングして前記ワード線の上部及び
側部上に絶縁物質を残存させる、上記各ステップを有す
ることを特徴とする方法。 - 【請求項１４】 請求項１３において、前記ワード線の
間の空間が約１．２ミクロン以下の幅を有することを特
徴とする方法。 - 【請求項１５】 請求項１４において、前記第一絶縁層
が、付着形成される酸化物の体積が空間と同一の寸法を
持ったワード線上に付着形成されるものとほぼ同一であ
るワード線間の空間におけるものを除いて、単位面積当
たり一定の深さで付着形成される酸化物であることを特
徴とする方法。 - 【請求項１６】 請求項１５において、前記酸化物が、
約大気圧で且つ比較的高い付着レートで付着形成される
ことを特徴とする方法。 - 【請求項１７】 請求項１１において、前記第二絶縁層
を形成するステップが、前記装置全体の上に第二絶縁層
を形成し、尚前記絶縁層は前記ビット線上において第一
厚さを有しており且つ前記ビット線及びワード線により
取囲まれた基板活性領域上において前記第一厚さより小
さい第二厚さを有しており、マスクなしで前記第二絶縁
層を非等方的にエッチングして前記ビット線の上部及び
側部上に絶縁物質を残存させる、上記各ステップを有す
ることを特徴とする方法。 - 【請求項１８】 請求項１７において、前記ビット線の
間の空間が約１．２ミクロン以下の幅を有することを特
徴とする方法。 - 【請求項１９】 請求項１８において、前記第二絶縁層
が、付着形成される酸化物の体積が空間と同一の寸法を
持ったビット線上に付着形成されるものとほぼ同一であ
るビット線間の空間におけるものを除いて、単位面積当
たり一定の深さに付着形成される酸化物であることを特
徴とする方法。 - 【請求項２０】 請求項１９において、前記酸化物が、
ほぼ大気圧において比較的高い付着レートで付着形成さ
れるものであることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/748,085 US5231043A (en) | 1991-08-21 | 1991-08-21 | Contact alignment for integrated circuits |
| US748085 | 1991-08-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065814A true JPH065814A (ja) | 1994-01-14 |
Family
ID=25007942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4222963A Pending JPH065814A (ja) | 1991-08-21 | 1992-08-21 | 集積回路用コンタクト整合 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5231043A (ja) |
| EP (1) | EP0528691A1 (ja) |
| JP (1) | JPH065814A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6313494B1 (en) | 1997-12-03 | 2001-11-06 | Nec Corporation | Semiconductor device having a selectively-grown contact pad |
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| DE69030433T2 (de) * | 1989-12-29 | 1997-10-09 | Sharp Kk | Herstellungsmethode für Halbleiterspeicher |
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-
1991
- 1991-08-21 US US07/748,085 patent/US5231043A/en not_active Expired - Lifetime
-
1992
- 1992-08-20 EP EP92307597A patent/EP0528691A1/en not_active Withdrawn
- 1992-08-21 JP JP4222963A patent/JPH065814A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6313494B1 (en) | 1997-12-03 | 2001-11-06 | Nec Corporation | Semiconductor device having a selectively-grown contact pad |
Also Published As
| Publication number | Publication date |
|---|---|
| US5231043A (en) | 1993-07-27 |
| EP0528691A1 (en) | 1993-02-24 |
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