KR101543031B1 - 인쇄회로기판 및 그 제조 방법 - Google Patents

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KR101543031B1
KR101543031B1 KR1020090031809A KR20090031809A KR101543031B1 KR 101543031 B1 KR101543031 B1 KR 101543031B1 KR 1020090031809 A KR1020090031809 A KR 1020090031809A KR 20090031809 A KR20090031809 A KR 20090031809A KR 101543031 B1 KR101543031 B1 KR 101543031B1
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최재봉
이민석
윤혜선
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엘지이노텍 주식회사
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Abstract

본 발명의 실시예에 따른 인쇄회로기판은 제1 절연층과, 상기 제1 절연층 양면에 매립된 제1 회로패턴과, 상기 제1 절연층 양면의 제1 회로패턴을 연결하는 관통비아를 포함하는 베이스 기재; 상기 베이스 기재 상에 패드; 상기 패드 상에 전기소자; 상기 베이스 기재 상에 상기 전기소자의 상면, 하면 및 측면을 포위하도록 형성된 절연층; 및 상기 절연층 상에 제3 회로패턴을 포함한다.
인쇄회로기판

Description

인쇄회로기판 및 그 제조 방법{PRINTED CIRCUIT BOARD AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 인쇄회로기판 및 그 제조방법에 관한 것이다.
최근 미세화, 패키지화, 소형화된 인쇄회로기판에 대한 수요가 증가함에 따라 능동 소자 또는 수동 소자 등의 전기소자를 인쇄회로기판 내부에 형성한 임베디드(Embedded) 인쇄회로기판에 대한 수요도 증가하고 있다.
상기 임베디드 인쇄회로기판에서는 전기소자를 인쇄회로기판 내부에 효과적으로 실장하는 것이 중요하다.
이를 위해, 기존에는 표면 실장 기술(Surface Mounting Technology : SMT)을 이용한 SMT 장비에 의해 상기 전기소자를 인쇄회로기판 내부에 실장하였다. 하지만 상기 SMT 장비가 인식할 수 있도록, 전기소자가 부착될 부위에 금도금 처리를 하는 등의 추가 공정이 필요하여, 공정이 효율적이지 못한 문제가 있었다.
또한, 상기 전기소자가 내부에 실장하기 위한 설계에 따라, 인쇄회로기판의 두께가 두꺼워지며, 회로 설계의 자유도가 저하되는 문제가 있다.
실시예는 용이하게 전기소자를 실장할 수 있는 인쇄회로기판 및 그 제조방법을 제공한다.
실시예는 회로 설계가 용이하고, 제조 공정이 간소화된 인쇄회로기판 및 그 제조방법을 제공한다.
본 발명의 실시예에 따른 인쇄회로기판은 제1 절연층과, 상기 제1 절연층 양면에 매립된 제1 회로패턴과, 상기 제1 절연층 양면의 제1 회로패턴을 연결하는 관통비아를 포함하는 베이스 기재; 상기 베이스 기재 상에 패드; 상기 패드 상에 전기소자; 상기 베이스 기재 상에 상기 전기소자의 상면, 하면 및 측면을 포위하도록 형성된 절연층; 및 상기 절연층 상에 제3 회로패턴을 포함한다.
본 발명의 실시예에 따른 인쇄회로기판 제조방법은 제1 절연층과, 상기 제1 절연층 양면에 매립된 제1 회로패턴과, 상기 제1 절연층 양면의 제1 회로패턴을 연결하는 관통비아를 포함하는 베이스 기재를 준비하는 단계; 상기 베이스 기재 상에 패드를 형성하는 단계; 상기 패드 상에 전기소자를 부착하는 단계; 상기 베이스 기재 상에 상기 전기소자의 상면, 하면 및 측면을 포위하도록 절연층을 형성하는 단계; 및 상기 절연층 상에 제3 회로패턴을 형성하는 단계를 포함한다.
실시예는 용이하게 전기소자를 실장할 수 있는 인쇄회로기판 및 그 제조방법 을 제공할 수 있다.
실시예는 회로 설계가 용이하고, 제조 공정이 간소화된 인쇄회로기판 및 그 제조방법을 제공할 수 있다.
본 발명에 따른 실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
이하, 도 1 내지 도 15를 참조하여, 실시예들에 따른 인쇄회로기판 및 그 제조방법에 대해 상세히 설명하도록 한다.
도 1을 참조하면, 제1 금속층(20)에 제1 포토레지스트 패턴(21)을 형성하고, 상기 제1 포토레지스트 패턴(21)을 마스크로 하여 도금을 실시하여 제1 회로패턴(10)을 형성한다.
상기 제1 금속층(20) 및 제1 회로패턴(10)은 서로 같거나 다른 재질로 이루어질 수 있으며, 금속, 예를 들어, 구리(Cu), 주석(Sn), 알루미늄(Al), 니켈(Ni), 금(Au), 은(Ag) 중 적어도 어느 하나로 형성될 수 있다.
상기 제1 포토레지스트 패턴(21)은 예를 들어, 드라이 필름(Dry Film)을 상기 제1 금속층(20) 상에 형성하고, 상기 드라이 필름에 포토리소그래피(Photolithography) 공정을 실시하여 형성할 수 있다.
상기 제1 회로패턴(10)은 상기 제1 포토레지스트 패턴(21)을 마스크로 하여 도금 공정을 실시하여 형성될 수 있다. 상기 도금 공정은 무전해 도금(Electroless Plating)과 전해 도금(Electro Plating)을 포함한다.
도 2를 참조하면, 상기 제1 회로패턴(10)의 적어도 일부분에 범프(30)를 형성한다.
상기 범프(30)는 상기 제1 포토레지스트 패턴(21) 및 제1 회로패턴(10) 상에 제2 포토레지스트 패턴(22)을 형성하고, 상기 제2 포토레지스트 패턴(22)을 마스크로 하여 도금 공정을 실시하여 형성될 수 있다. 상기 도금 공정은 무전해 도금(Electroless Plating)과 전해 도금(Electro Plating)을 포함한다.
상기 범프(30)는 금속, 예를 들어, 구리(Cu), 주석(Sn), 알루미늄(Al), 니켈(Ni), 금(Au), 은(Ag) 중 적어도 어느 하나로 형성될 수 있다.
상기 제2 포토레지스트 패턴(22)은 상기 제1 포토레지스트 패턴(21)과 같은 방법으로 형성할 수 있다.
도 3을 참조하면, 상기 제1 금속층(20), 제1 회로패턴(10) 및 범프(30)에서 상기 제1, 제2 포토레지스트 패턴(21,22)를 제거한다.
도 4를 참조하면, 상기 제1 금속층(20a,20b), 제1 회로패턴(10a,10b) 및 범 프(30a,30b)를 각각 포함하는 제1 기재(41) 및 제2 기재(42)가 서로 대향하도록 준비되며, 상기 제1 기재(41) 및 제2 기재(42) 사이에 제1 절연층(40)이 준비된다.
상기 제1 기재(41) 및 제2 기재(42)의 제1 회로패턴(10a,10b)은 서로 같거나 다를 수 있다.
또한, 상기 제1 기재(41) 및 제2 기재(42)의 범프(30a,30b)는 서로 대응되도록 준비될 수 있다.
상기 제1 절연층(40)은 반경화 상태(B-stage)로 준비될 수 있으며, 에폭시 수지, 페놀 수지 등의 수지 재질로 형성되거나 프리프레그, 폴리이미드(Polyimide) 필름, ABF 필름 등으로 형성될 수 있다.
도 5를 참조하면, 상기 제1 기재(41), 제2 기재(42) 및 상기 제1 절연층(40)을 압착한다.
예를 들어, 반경화 상태로 준비된 상기 제1 절연층(40)과, 상기 제1 기재(41), 제2 기재(42)를 열과 압력에 의해 압착한 후, 상기 제1 절연층(40)을 경화시킬 수 있다.
상기 압착에 의해, 상기 제1 회로패턴(10a,10b) 및 범프(30a,30b)는 상기 제1 절연층(40)에 매립되게 된다. 상기 제1 회로패턴(10)이 상기 제1 절연층(40)에 매립되어 있으므로, 회로패턴이 절연층 상에 형성되는 것에 비해 인쇄회로기판의 두께가 얇아질 수 있다.
또한, 상기 압착에 의해 서로 대응되게 형성된 상기 범프(30a,30b)가 상호 접촉되어 관통비아(35)가 형성되며, 상기 관통비아(35)는 상기 제1 기재(41) 및 제2 기재(42)의 제1 회로패턴(10a,10b)을 전기적으로 연결할 수 있다.
실시예에서는 상기 관통비아(35)를 통해 상기 제1 기재(41) 및 제2 기재(42)의 제1 회로패턴(10a,10b)을 전기적으로 연결하므로, 레이저 드릴링 등을 통해 비아홀을 형성하고, 상기 비아홀에 도금 공정 등을 실시하여 형성한 도전비아에 의해 회로패턴들을 전기적으로 연결하는 것에 비해 공정의 오차가 줄어들어 수율이 향상되며, 미세한 회로패턴 간의 연결이 가능한 장점이 있다.
도 6을 참조하면, 상기 제1 금속층(20a,20b)이 플래쉬 에칭(Flash Etching)에 의해 제거된다. 이에, 제1 절연층(40), 상기 제1 절연층(40) 양면에 매립된 제1 회로패턴(10), 상기 제1 회로패턴(10)을 연결하는 관통비아(35)를 포함하는 베이스 기재(50)가 준비된다.
상기 제1 금속층(20a,20b)은 예를 들어, 그 표면에 짧은 시간 동안 에천트(Etchant)를 골고루 가함으로써 제거될 수 있으며, 상기 제1 금속층(20a,20b)이 제거됨에 따라 상기 제1 회로패턴(10) 및 제1 절연층(40)이 노출된다.
노출된 상기 제1 회로패턴(10)은 상기 제1 절연층(40)에 매립되어, 상기 제1 회로패턴(10)의 상면과 상기 제1 절연층(40)의 상면이 동일 평면 상에 배치될 수 있다.
상기 제1 회로패턴(10)의 상면과 상기 제1 절연층(40)의 상면이 동일 평면 상에 놓임에 따라, 후속 공정에서, 상기 베이스 기재(50) 즉, 상기 제1 회로패턴(10) 및 제1 절연층(40) 상에 접착층 등을 용이하게 형성할 수 있는 효과 가 있다. 이에 대해서는 자세히 후술한다.
또한, 상기 베이스 기재(50)는 양면에 제1 회로패턴(10)이 미리 형성되어 있기 때문에, 후속 공정에서 용이하게 회로 설계를 할 수 있는 장점이 있다.
상기 후속 공정에 대해서는 제1 실시예 및 제2 실시예로 나누어 설명한다.
(제1 실시예)
이하, 도 7 내지 도 10을 참조하여 제1 실시예를 상세히 설명한다.
도 7을 참조하면, 상기 베이스 기재(50)의 제1 회로패턴(10) 상에 패드(60)를 형성하고, 상기 패드(60) 상에 전기소자(70)를 부착한다.
상기 전기소자(70)를 상기 패드(60) 상에 용이하게 부착할 수 있도록, 상기 전기소자(70)와 상기 패드(60) 사이에 접착재료(미도시)를 도포할 수 있다. 상기 접착재료(미도시)는 예를 들어 솔더볼, 도전성 접착제 등을 포함할 수 있다.
상기 패드(60)는 상기 베이스 기재(50) 상에, 상기 전기소자(70)가 부착될 위치에 대응되도록 포토레지스트 패턴(미도시)을 형성한 후, 상기 포토레지스트 패턴(미도시)을 마스크로 도금 공정을 실시하여 형성할 수 있다.
상기 패드(60)는 금속, 예를 들어 구리(Cu), 주석(Sn), 알루미늄(Al), 니켈(Ni), 금(Au), 은(Ag) 중 적어도 어느 하나로 형성될 수 있다.
상기 패드(60)의 표면에는 도금, 예를 들어 금도금(Au Plating)이 형성될 수 있다.
상기 패드(60)에 특정 금속, 예를 들어 금 성분이 포함되거나, 금도금을 실 시하는 경우, 기존 SMT(Surface Mounting Technology : 표면실장기술) 장비가 상기 전기소자(70)가 부착될 위치를 인식할 수 있게 된다. 따라서 새로운 공정이나 장비가 필요 없이, 기존 SMT 장비를 활용하여 상기 전기소자(70)를 부착할 수 있다.
상기 전기소자(70)는 실리콘 칩 등의 능동소자(active element)이거나, 저항, 인덕터(inductor), 커패시터(capacitor) 등의 수동소자(passive element)일 수 있다.
상기 패드(60)는 상기 베이스 기재(50) 상의 제1 회로패턴(10)과 상기 전기소자(70)를 전기적으로 연결하므로 추가적으로 도전비아 또는 회로패턴 등을 형성하는 공정이 필요 없이, 상기 전기소자(70)와 상기 베이스 기재(50) 양면의 제1 회로패턴(10)들이 전기적으로 연결될 수 있으므로 회로 설계가 용이하고, 공정이 간소화될 수 있다.
도 8을 참조하면, 상기 베이스 기재(50) 상에 상기 전기소자(70)의 측면을 둘러싸도록 제2 절연층(81)을 준비하고, 상기 제2 절연층(81) 상에 배선층(90)을 준비하고, 상기 배선층(90) 및 상기 전기소자(70) 상에 제3 절연층(82)을 준비하고, 상기 제3 절연층(82) 상에 제2 금속층(100)을 준비한다.
상기 제2 절연층(81), 배선층(90) 및 제3 절연층(82)은 각각 하나의 층으로 형성되는 것에 한정되지 않고 각각 여러 개의 층으로 형성될 수 있다.
또한, 상기 제2, 제3 절연층(81,82)은 반경화 상태(B-stage)로 준비될 수 있다.
상기 배선층(90)은 제4 절연층(91), 상기 제4 절연층(91) 양면의 제2 회로패 턴(92), 상기 제4 절연층(91) 양면의 제2 회로패턴(92)을 전기적으로 연결하는 제1 도전비아(93)를 포함할 수 있다.
상기 제2, 제3, 제4 절연층(81,82,91)은 서로 같은 재질로 형성될 수 있으며, 에폭시 수지, 페놀 수지 등의 수지 재질로 형성되거나, 프리프레그, 폴리이미드(Polyimide), ABF 필름 등으로 형성될 수 있다.
상기 제2 금속층(100)은 금속, 예를 들어, 구리(Cu), 주석(Sn), 알루미늄(Al), 니켈(Ni), 금(Au), 은(Ag) 중 적어도 어느 하나로 형성될 수 있다.
도 9를 참조하면, 상기 제2 절연층(81), 배선층(90), 제3 절연층(82) 및 제2 금속층(100)을 상기 베이스 기재(50) 상에 압착한다.
상기 제2, 제3 절연층(81,82)을 반경화 상태로 준비한 경우, 상기 압착 과정 후 이들을 경화시킬 수 있다.
상기 압착 과정에 의해, 상기 제2 절연층(81) 및 제3 절연층(82)을 포함하는 절연층은 상기 전기소자(70)의 상면, 하면 및 측면을 포위하도록 형성될 수 있다.
상기 배선층(90)은 상기 절연층 내에 형성되며, 상기 전기소자(70)의 측면을 둘러싸도록 형성될 수 있다.
도 10을 참조하면, 상기 제2 금속층(100)을 선택적으로 제거하여 제3 회로패턴(101)을 형성하고, 상기 제3 회로패턴(101)과 상기 배선층(90)이 전기적으로 연결될 필요가 있는 경우 제2 도전비아(102)를 형성할 수 있다.
상기 제3 회로패턴(101)은 상기 제2 금속층(100) 상에 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴(미도시)을 마스크로 상기 제2 금속층(100)에 에칭을 실시하여 형성할 수 있다.
상기 제2 도전비아(102)는 레이저 드릴링이나 에칭 공정을 통해 비아홀(미도시)을 형성하고, 상기 비아홀(미도시)에 도금 공정을 실시하여 형성할 수 있다.
이에, 제1 실시예에 따른 인쇄회로기판이 제공된다.
(제2 실시예)
이하, 도 11 내지 도 15를 참조하여 제2 실시예를 상세히 설명한다.
도 11을 참조하면, 상기 베이스 기재(50) 상에 접착층(110)을 형성한다.
상기 접착층(110)은 필름 형태로 준비되어, 상기 베이스 기재(50) 상에 적층(Laminate)될 수 있다. 또는 상기 접착층(110)은 롤 코팅, 딥 코팅 등의 코팅 방법으로 형성되거나 인쇄 방법으로 형성될 수 있다.
또는 상기 접착층(110)은 전기소자가 부착될 위치에 프린팅을 실시하거나 도전성 접착제를 도포하는 등의 방법으로 국부적으로 형성될 수 있다.
앞에서 설명한 바와 같이, 상기 베이스 기재(50)는 제1 회로패턴(10)의 상면과 제1 절연층(40)의 상면이 동일 평면 상에 배치되게 된다. 따라서 상기 베이스 기재(50) 상에 상기 접착층(110)을 필름 형태로 준비하여 적층하거나, 코팅 또는 인쇄 방법으로 형성하는 경우에도 상기 접착층(110)이 부분적으로 함몰되거나 뜨는 현상이 발생하지 않으므로 용이하게 상기 접착층(110)을 형성할 수 있다.
상기 접착층(110)을 상기 적층, 코팅 또는 인쇄 방법을 통해 형성하는 경우, 전기소자 등이 부착될 위치에 접착제를 국부적으로 도포하거나 프린팅하는 방법에 비해 공정이 간단하고, 제조 원가도 저렴해지는 장점이 있다.
상기 접착층(110)의 재질은 에폭시 수지, 페놀 수지 등의 수지 재질이거나, 폴리이미드(Polyimide), 프리프레그 등 일 수 있다.
도 12를 참조하면, 상기 접착층(110) 상에 전기소자(120)를 부착한다.
상기 전기소자(120)는 실리콘 칩 등의 능동소자(active element)이거나, 저항, 인덕터(inductor), 커패시터(capacitor) 등의 수동소자(passive element)일 수 있다.
상기 전기소자(120)를 부착하기 위한 추가 공정이 필요없이, 상기 전기소자(120)를 상기 접착층(110) 상에 용이하게 부착할 수 있으므로, 공정이 간단하다.
도 13을 참조하면, 상기 접착층(110) 상에 상기 전기소자(120)의 측면을 둘러싸도록 제2 절연층(131)을 준비하고, 상기 제2 절연층(131) 상에 배선층(140)을 준비하고, 상기 배선층(140) 및 상기 전기소자(120) 상에 제3 절연층(132)을 준비하고, 상기 제3 절연층(132) 상에 제2 금속층(150)을 준비한다.
상기 제2 절연층(131), 배선층(140) 및 제3 절연층(132)은 각각 하나의 층으로 형성되는 것에 한정되지 않고 각각 여러 개의 층으로 형성될 수 있다.
또한, 상기 제2, 제3 절연층(131,132)은 반경화 상태(B-stage)로 준비될 수 있다.
상기 배선층(140)은 제4 절연층(141), 상기 제4 절연층(141) 양면의 제2 회로패턴(142), 상기 제4 절연층(141) 양면의 제2 회로패턴(142)을 전기적으로 연결 하는 제1 도전비아(143)를 포함할 수 있다.
상기 제2, 제3, 제4 절연층(131,132,141)은 같은 재질로 형성될 수 있으며 에폭시 수지, 페놀 수지 등의 수지 재질로 형성되거나, 프리프레그, 폴리이미드(Polyimide), ABF 필름 등으로 형성될 수 있다.
상기 제2 금속층(150)은 금속, 예를 들어, 구리(Cu), 주석(Sn), 알루미늄(Al), 니켈(Ni), 금(Au), 은(Ag) 중 적어도 어느 하나로 형성될 수 있다.
도 14를 참조하면, 상기 제2 절연층(131), 배선층(140), 제3 절연층(132) 및 제2 금속층(150)을 상기 베이스 기재(50) 및 접착층(110) 상에 압착한다.
상기 제2, 제3 절연층(131,132)을 반경화 상태로 준비한 경우, 상기 압착 과정 후 이들을 경화시킬 수 있다.
상기 압착 과정에 의해, 상기 제2 절연층(131) 및 제3 절연층(132)을 포함하는 절연층은 상기 전기소자(120)의 상면 및 측면을 포위하도록 형성될 수 있다.
상기 배선층(140)은 상기 절연층 내에 형성되며, 상기 전기소자(120)의 측면을 둘러싸도록 형성될 수 있다.
도 15를 참조하면, 상기 제2 금속층(150)을 선택적으로 제거하여 제3 회로패턴(151)을 형성하고, 상기 제3 회로패턴(151)과 상기 배선층(140)이 전기적으로 연결될 필요가 있는 경우 제2 도전비아(152)를 형성할 수 있다.
또한 상기 전기소자(120)를 외부의 회로나 소자와 연결하는 제3 도전비아(160)를 형성할 수 있다.
상기 제3 회로패턴(151)은 상기 제2 금속층(150) 상에 포토레지스트 패턴(미 도시)을 형성하고, 상기 포토레지스트 패턴(미도시)을 마스크로 상기 제2 금속층(150)에 에칭을 실시하여 형성할 수 있다.
상기 제2 도전비아(152) 및 제3 도전비아(160)는 레이저 드릴링이나 에칭 공정을 통해 비아홀(미도시)을 형성하고, 상기 비아홀(미도시)에 도금 공정을 실시하여 형성할 수 있다.
이에, 제2 실시예에 따른 인쇄회로기판이 제공된다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 내지 도 15는 실시예에 따른 인쇄회로기판 및 그 제조방법에 대해 설명하는 도면이다.

Claims (6)

  1. 제1 절연층과, 상기 제1 절연층 양면에 매립된 제1 회로패턴과, 상기 제1 절연층 양면의 제1 회로패턴을 연결하는 관통비아를 포함하는 베이스 기재;
    상기 제1 절연층에 매립된 상기 제1 회로패턴과 접촉하도록 상기 베이스 기재 상에 배치되고, 상하부 두께가 균일한 패드;
    상기 패드에 부착되어 상기 제 1 회로 패턴과 전기적으로 연결되는 전기소자;
    상기 베이스 기재 상에 상기 전기소자의 상면, 하면 및 측면을 포위하도록 형성된 절연층; 및
    상기 절연층 상에 제3 회로패턴을 포함하며,
    상기 관통비아는,
    중심부에서 상부 및 하부로 갈수록 각각 폭이 점차 증가하는 인쇄회로기판.
  2. 제1 절연층과, 상기 제1 절연층 양면에 매립된 제1 회로패턴과, 상기 제1 절연층 양면의 제1 회로패턴을 연결하는 관통비아를 포함하는 베이스 기재를 준비하는 단계;
    상기 제1절연층에 매립된 상기 제 1 회로 패턴과 접촉하도록 상기 베이스 기재 위에 상하부 두께가 균일한 패드를 형성하는 단계;
    상기 패드에 제1 회로패턴과 전기적으로 연결되는 전기소자를 부착하는 단계;
    상기 베이스 기재 상에 상기 전기소자의 상면, 하면 및 측면을 포위하도록 절연층을 형성하는 단계; 및
    상기 절연층 상에 제3 회로패턴을 형성하는 단계를 포함하며,
    상기 관통비아는,
    중심부에서 상부 및 하부로 갈수록 각각 폭이 점차 증가하는 인쇄회로기판 제조방법.
  3. 제1 절연층과, 상기 제1 절연층 양면에 매립된 제1 회로패턴과, 상기 제1 절연층 양면의 제1 회로패턴을 연결하는 관통비아를 포함하는 베이스 기재;
    상기 베이스 기재 상에 접착층;
    상기 접착층 상에 전기소자;
    상기 접착층 상에 상기 전기소자의 상면 및 측면을 포위하도록 형성된 절연층;
    상기 절연층 상에 형성된 제3 회로패턴; 및
    상기 접착층 및 베이스 기재를 관통하여 상기 전기소자를 외부 회로나 소자와 연결하는 도전비아를 포함하며,
    상기 베이스 기재는,
    상기 전기소자의 부착 위치와 중첩되는 제 1 영역과, 상기 제 1 영역을 제외한 제 2 영역을 포함하며,
    상기 제 1 영역에는 상기 제 1 회로 패턴이 형성되어 있지 않으며,
    상기 도전비아는,
    상기 접착층 및 베이스 기재를 관통하여 일면이 상기 전기소자와 직접 접촉하는 인쇄회로기판.
  4. 제 3항에 있어서,
    상기 관통비아는,
    중심부에서 상부 및 하부로 갈수록 각각 폭이 점차 증가하는 인쇄회로기판.
  5. 제1 절연층과, 상기 제1 절연층 양면에 매립된 제1 회로패턴과, 상기 제1 절연층 양면의 제1 회로패턴을 연결하는 관통비아를 포함하는 베이스 기재를 준비하는 단계;
    상기 베이스 기재 상에 접착층을 형성하는 단계;
    상기 접착층 상에 전기소자를 부착하는 단계;
    상기 접착층 상에 상기 전기소자의 상면 및 측면을 포위하도록 절연층을 형성하는 단계;
    상기 절연층 상에 제3 회로패턴을 형성하는 단계; 및
    상기 접착층 및 베이스 기재를 관통하여 상기 전기소자를 외부 회로나 소자와 연결하는 도전비아를 형성하는 단계를 포함하며,
    상기 베이스 기재는,
    상기 전기소자의 부착 위치와 중첩되는 제 1 영역과, 상기 제 1 영역을 제외한 제 2 영역을 포함하며,
    상기 제 1 영역에는 상기 제 1 회로 패턴이 형성되어 있지 않으며,
    상기 도전비아는,
    상기 접착층 및 베이스 기재를 관통하여 일면이 상기 전기소자와 직접 접촉하는 인쇄회로기판 제조방법.
  6. 제 5항에 있어서,
    상기 관통비아는,
    중심부에서 상부 및 하부로 갈수록 각각 폭이 점차 증가하는 인쇄회로기판 제조방법.
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