KR100703836B1 - 반도체 소자의 트렌치형 소자분리막 형성방법 - Google Patents

Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성방법에 관한 것이다. 본 발명은 공정을 단순화하면서, 소자분리 영역 가장자리에서의 모트 발생을 억제할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다. 본 발명에서는 종래의 패드 질화막을 대신하여 패드 실리콘리치성 산화막을 사용한다. 실리콘리치성 산화막은 트렌치 갭필 산화막인 HDP 산화막과 연마 선택비를 가지며, 습식 식각율은 비슷한 특성을 가진다. 이 경우, 패드 실리콘리치성 산화막을 제거하기 위한 식각 공정에서 라이너 질화막의 손실을 방지함으로써 모트 발생을 억제할 수 있으며, 패드 실리콘리치성 산화막과 HDP 산화막의 습식 식각율이 비슷하기 때문에 유효 소자분리막 높이(Efffective Fox Height, EFH) 제어도 용이하다. 또한, 패드 질화막의 배제에 따라 패드 산화막 증착 및 제거 공정, 웨이퍼 배면 식각 공정 등을 생략할 수 있어 공정을 단순화하는 장점이 있다.

트렌치 소자분리, 실리콘리치 산화막, 연마 정지막, 모트, 공정 단순화

Description

반도체 소자의 트렌치형 소자분리막 형성방법{METHOD FOR FORMING TRENCH TYPE ISOLATION LAYER IN SEMICONDUCTOR DEVICE}

도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 STI 공정을 나타낸 단면도.

도 2는 실리콘리치성 산화막의 O₂/SiH₄비에 따른 R.I 특성을 나타낸 그래프.

도 3은 CMP 공정시 실리콘리치성 산화막의 제거율(연마속도)을 나타낸 그래프.

* 도면의 주요 부분에 대한 부호의 설명

10: 실리콘 기판 12: 패드 실리콘리치성 산화막

13: 측벽 산화막 14: 라이너 질화막

15: 라이너 산화막 16: HDP 산화막

본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성방법에 관한 것이다.

전통적인 소자분리 공정인 실리콘국부산화(LOCOS) 공정은 근본적으로 버즈비크(Bird's beak)로부터 자유로울 수 없으며, 버즈비크에 의한 활성영역의 감소로 인하여 고집적 반도체 소자에 적용하기 어렵게 되었다.

한편, 트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인을 근본적으로 해결할 수 있고, 활성영역의 확보에 유리한 소자분리 공정으로 부각되고 있으며, 현재는 물론 향후 기가 디램급 이상의 초고집적 반도체 소자 제조 공정까지 적용이 유망한 기술이다.

종래기술에 따른 STI 공정은, 우선 실리콘 기판 상에 110Å 두께의 패드 산화막 및 600Å 두께의 패드 질화막을 형성하고, 소자분리 마스크를 사용한 사진 및 식각 공정을 통해 패드 질화막 및 패드 산화막을 패터닝하여 트렌치 마스크 패턴을 형성한 다음, 트렌치 마스크 패턴을 베리어로 사용하여 노출된 실리콘 기판을 건식 식각함으로써 트렌치를 형성하고, 열산화 공정을 실시하여 트렌치 내부에 80Å 두께의 측벽 산화막을 형성한다.

다음으로, 전체 구조 표면을 따라 50Å 두께의 라이너 질화막(liner nitride) 및 80Å 두께의 라이너 산화막을 증착한 후, 전체 구조 상부에 4500Å 두께의 고밀도플라즈마(high density plasma, HDP) 산화막을 증착하여 트렌치를 매립 하고, HDP 산화막에 대한 어닐링을 실시하고, 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시하여 HDP 산화막을 평탄화시킨다.

계속하여, 인산 용액(H₃PO₄)을 사용하여 패드 질화막을 습식 제거하고, BOE 용액 또는 HF 용액을 사용하여 잔류하는 패드 산화막을 습식 제거하여 트렌치 소자 분리 공정을 완료한다.

일반적으로, STI 공정을 진행함에 있어서 상기한 바와 같이 라이너 질화막을 적용하고 있다. 라이너 질화막은 후속 산화 분위기에서의 열공정(예컨대, 게이트 산화 공정)에 의해 활성 영역과 소자분리 영역의 경계면의 실리콘 기판이 산화됨에 따른 스트레스를 감소시키고, 소자분리막과 실리콘 기판 간의 도펀트(특히 붕소) 확산을 억제함으로써 소자의 동작 특성, 특히 DRAM의 경우에는 리프레시 특성을 개선하는데 기여한다. 실제적으로, 라이너 질화막 적용시 접합 누설 등을 줄임으로써 비적용시에 비해 30ms의 리프레시 시간의 증가를 가져오고 있다. 한편, 이러한 리프레시 특성은 DRAM의 고집적화가 진행될수록 더욱 중요시되고 있어 라이너 질화막의 사용은 거의 불가피한 것으로 보고되고 있다.

한편, 라이너 질화막은 질화막 특유의 인장성 응력 때문에 후속 트렌치 매립 절연막의 열화 및 결함을 유발하기도 하는데, 이러한 문제점을 고려하여 라이너 질화막 상에 응력 버퍼층으로 라이너 산화막을 추가로 증착하고 있다. 한편, 라이너 산화막은 현재 트렌치 매립 절연막으로 사용되고 있는 HDP 산화막 증착시 라이너 질화막의 산화나 손상을 방지하는 역할을 수행하기도 한다.

상기와 같이 수행되는 종래의 STI 공정 중 인산 용액을 사용한 패드 질화막 제거 공정시 질화막 레지듀를 방지하기 위해서는 식각 타겟의 20∼50% 정도의 과도 식각을 수행하여야 한다. 이러한 과도 식각 과정에서 라이너 질화막이 과도하게 손실되고, 결국 CMP 공정 이후에 수행되는 여러 차례의 습식 공정을 거치면서 소자분리 영역 가장자리의 소자분리막의 손실을 가속화하여 모트(moat)를 유발하게 된다.

이처럼 소자분리 영역 가장자리 부분에 형성된 모트의 깊이가 깊을 경우, 후속 게이트 패터닝시 게이트 전극용 전도막(예컨대, 폴리실리콘막)의 레지듀를 유발하여 마이크로 브릿지의 요인이 되는 것은 물론, 셀 트랜지스터의 문턱전압(threshold voltage, Vt)을 감소시키는 등 여러 가지 부작용을 유발하게 된다.

한편, 전술한 바와 같이 종래에는 CMP 공정시 연마 정지막으로 패드 질화막을 사용하고 있는데, 이러한 패드 질화막의 사용은 공정을 복잡하게 만드는 단점이 있다. 즉, 패드 질화막의 스트레스를 완화시키기 위해서 패드 산화막을 사용해야 하고, 스트레스에 의한 웨이퍼 변형(warpage)을 방지하기 위해 웨이퍼 배면의 패드 질화막을 식각하는 공정을 수행해야 한다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 공정을 단순화하면서, 소자분리 영역 가장자리에서의 모트 발생을 억제할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 실리콘 기판 상에 패드 실리콘리치성 산화막을 형성하는 단계; 상기 패드 실리콘리치성 산화막을 선택적으로 식각하여 트렌치 마스크 패턴을 형성하는 단계; 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 트렌치 매립 산화막을 형성하는 단계; 상기 패드 실리콘리치성 산화막을 연마 정지막으로 사용하는 화학·기계적 연마 공정을 실시하여 상기 트렌치 매립 산화막을 평탄화시키는 단계; 및 산화막 습식 식각 공정을 실시하여 잔류하는 상기 패드 실리콘리치성 산화막을 제거하는 단계를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법이 제공된다.

또한, 본 발명의 다른 측면에 따르면, 실리콘 기판 상에 패드 실리콘리치성 산화막을 형성하는 단계; 상기 패드 실리콘리치성 산화막을 선택적으로 식각하여 트렌치 마스크 패턴을 형성하는 단계; 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 열산화 공정을 실시하여 상기 트렌치 내에 측벽 산화막을 형성하는 단계; 상기 측벽 산화막이 형성된 전체 구조 표면을 따라 라이너 질화막을 형성하는 단계; 상기 라이너 질화막이 형성된 전체 구조 표면을 따라 라이너 산화막을 형성하는 단계; 상기 라이너 산화막이 형성된 전체 구조 상부에 고밀도플라즈마(HDP) 산화막을 증착하여 트렌치 갭필을 수행하는 단계; 상기 패드 실리콘리치성 산화막을 연마 정지막으로 사용하는 화학·기계적 연마 공정을 실시하여 상기 고밀도플라즈마 산화막을 평탄화시키는 단계; 및 산화막 습식 식각 공정을 실시하여 잔류하는 상기 패드 실리콘리치성 산화막을 제거하는 단계를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법이 제공된다.

본 발명에서는 종래의 패드 질화막을 대신하여 패드 실리콘리치성 산화막을 사용한다. 실리콘리치성 산화막은 트렌치 갭필 산화막인 HDP 산화막과 연마 선택비를 가지며, 습식 식각율은 비슷한 특성을 가진다. 이 경우, 패드 실리콘리치성 산화막을 제거하기 위한 식각 공정에서 라이너 질화막의 손실을 방지함으로써 모트 발생을 억제할 수 있으며, 패드 실리콘리치성 산화막과 HDP 산화막의 습식 식각율이 비슷하기 때문에 유효 소자분리막 높이(Efffective Fox Height, EFH) 제어도 용이하다. 또한, 패드 질화막의 배제에 따라 패드 산화막 증착 및 제거 공정, 웨이퍼 배면 식각 공정 등을 생략할 수 있어 공정을 단순화하는 장점이 있다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 STI 공정을 나타낸 단면도이다.

본 실시예에 따른 STI 공정은, 우선 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 패드 실리콘리치성 산화막(12)을 증착하고, 소자분리 마스크를 사용한 사진 및 식각 공정을 통해 패드 실리콘리치성 산화막(12)을 패터닝하여 트렌치 마스크 패턴을 형성한 다음, 트렌치 마스크 패턴을 베리어로 사용하여 노출된 실리콘 기판(10)을 건식 식각함으로써 트렌치를 형성하고, 열산화 공정을 실시하여 트렌치 내부에 측벽 산화막(13)을 형성한다. 이때, 패드 실리콘리치성 산화막(12)은 플라즈마 화학기상증착(PECVD) 방식 또는 고밀도플라즈마(HDP) 방식을 사용하여 100~1000Å 두께로 증착하는 것이 바람직하며, 증착시 실리콘 소오스인 SiH₄ 가스의 유량비는 30~250sccm, O₂/SiH₄비는 0.8~1.4, RF 파워는 500~2000W 조건을 사용하는 것이 바람직하다.

다음으로, 도 1b에 도시된 바와 같이 전체 구조 표면을 따라 라이너 질화막(14)을 증착한 후, 다시 전체 구조 표면을 따라 라이너 산화막(15)을 증착한다.

이어서, 도 1c에 도시된 바와 같이 전체 구조 상부에 고밀도플라즈마(high density plasma, HDP) 산화막(16)을 증착하여 트렌치를 매립하고, HDP 산화막(16)에 대한 어닐링을 실시하고, 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시하여 HDP 산화막(16)을 평탄화시킨다. 이때, 패드 실리콘리치성 산화막(12)을 연마 정지막으로 사용한다.

계속하여, 도 1d에 도시된 바와 같이 HF 용액 또는 BOE 용액을 사용하여 패드 실리콘리치성 산화막(12)을 습식 제거한다. 이 때, 노출된 라이너 산화막(15)도 제거된다.

이후, 도 1e에 도시된 바와 같이 인산 용액을 사용하여 라이너 질화막(14)의 돌출 부분을 습식 제거한다.

도 2는 실리콘리치성 산화막의 O₂/SiH₄비에 따른 R.I. 특성을 나타낸 그래프이며, 도 3은 CMP 공정시 실리콘리치성 산화막의 제거율(연마속도)을 나타낸 그래프이다.

R.I.(Refractive Index)값은 물질의 경화도를 나타내는 지수이며, 조밀(dense)한 정도를 표현한다. 통상적으로, HDP 산화막의 R.I.값은 1.45~1.46의 값을 가지는 반면, 실리콘리치성 산화막은 1.47~1.52의 R.I.값을 가진다. 이러한 실리콘리치성 산화막은 HDP 산화막에 비해 CMP 공정시 연마속도가 상당히 떨어지는 특징을 가진다. 도 3의 경우, 도 2에 도시된 실리콘리치성 산화막의 O₂/SiH₄비의 7가지 조건에 대응하는 CMP 제거율을 나타낸 것으로, 실리콘리치성 산화막의 O₂/SiH₄비가 감소할수록 즉, 실리콘리치성 산화막 내에 실리콘 함유율이 높아질수록 CMP 제거율이 급격히 떨어지는 것을 확인할 수 있다. 따라서, 트렌치 갭필 산화막인 HDP 산화막의 평탄화를 위한 CMP 공정시 실리콘리치성 산화막이 연마 정지막으로서 충분한 역할을 할 수 있다.

그러나, 한편으로 실리콘리치성 산화막은 HDP 산화막과 유사한 습식 식각 선택비를 보인다. 100:1 HF 용액에서의 습식 식각 속도는 30~35Å 정도이다. 따라서, 패드 실리콘리치성 산화막을 제거할 때, HDP 산화막이나 라이너 산화막이 함께 제거되어 EFH 제어가 용이해진다.

한편, 패드 실리콘리치성 산화막을 제거하기 위한 식각 공정에서 라이너 질화막의 손실을 방지함으로써 모트 발생을 억제할 수 있으며, 패드 질화막의 배제에 따라 패드 산화막 증착 및 제거 공정, 웨이퍼 배면 식각 공정(습식) 등을 생략할 수 있어 공정을 단순화하는 장점이 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서는 패드 실리콘리치성 산화막을 먼저 제거하고 라 이너 질화막을 다음에 제거하는 경우를 일례로 들어 설명하였으나, 본 발명은 라이너 질화막을 먼저 제거하고 패드 실리콘리치성 산화막을 나중에 제거하는 경우에도 적용된다.

또한, 전술한 실시예에서는 소자 특성 및 신뢰도 확보를 위하여 측벽 산화막, 라이너 질화막, 라이너 산화막 등을 적용하는 경우를 일례로 들어 설명하였으나, 본 발명은 이들 물질막을 적용하지 않는 경우에도 일정 효과를 가지므로, 이들 물질막의 적용 여부와 관계없이 적용된다.

또한, 전술한 실시예에서는 트렌치 매립 산화막으로 HDP 산화막을 적용하는 경우를 일례로 들어 설명하였으나, 실리콘리치성 산화막과 연마 속도가 다른 산화막을 트렌치 매립 산화막으로 적용하는 경우에도 본 발명은 성립된다.

전술한 본 발명은 공정을 단순화하여 생산성을 증가시키는 효과가 있으며, 모트 및 EFH 제어가 용이하여 반도체 소자의 수율 및 신뢰도 개선을 기대할 수 있다.

Claims (9)

1. 삭제
2. 삭제
3. 삭제
4. 삭제
5. 삭제
6. 실리콘 기판 상에 패드 실리콘리치성 산화막을 형성하는 단계;

   상기 패드 실리콘리치성 산화막을 선택적으로 식각하여 트렌치 마스크 패턴을 형성하는 단계;

   노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;

   열산화 공정을 실시하여 상기 트렌치 내에 측벽 산화막을 형성하는 단계;

   상기 측벽 산화막이 형성된 전체 구조 표면을 따라 라이너 질화막을 형성하는 단계;

   상기 라이너 질화막이 형성된 전체 구조 표면을 따라 라이너 산화막을 형성하는 단계;

   상기 라이너 산화막이 형성된 전체 구조 상부에 고밀도플라즈마(HDP) 산화막을 증착하여 트렌치 갭필을 수행하는 단계;

   상기 패드 실리콘리치성 산화막을 연마 정지막으로 사용하는 화학·기계적 연마 공정을 실시하여 상기 고밀도플라즈마 산화막을 평탄화시키는 단계;

   산화막 습식 식각 공정을 실시하여 잔류하는 상기 패드 실리콘리치성 산화막을 제거하는 단계; 및

   상기 라이너 질화막의 돌출 부분을 제거하는 단계

   를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법.
7. 삭제
8. 제6항에 있어서,

   상기 패드 실리콘리치성 산화막은 플라즈마 화학기상증착(PECVD) 방식 또는 고밀도플라즈마(HDP) 방식을 사용하여 100~1000Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
9. 제6항에 있어서,

   상기 패드 실리콘리치성 산화막은 30~250sccm의 SiH₄ 가스 유량비, 0.8~1.4의 O₂/SiH₄비, 500~2000W RF 파워 조건을 적용하는 증착하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.

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