KR0183887B1 - 반도체 장치의 소자 분리 영역 형성 방법 - Google Patents

반도체 장치의 소자 분리 영역 형성 방법 Download PDF

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Abstract

본 발명은 실리콘 기판에 트렌치를 형성하여서 소자 분리막을 형성하는 반도체 장치의 소자 분리 영역 형성 방법에 관하여 기재하고 있다. 이는, 실리콘 기판상에 제1산화물층, 제1질화물층, 제1고온 산화물층을 순차적으로 적층 형성시킴으로서 다수 절연층을 형성하는 단계와, 감광층을 식각 마스크로 하여서 상기 다수 절연층의 일부를 순차적으로 식각하여 패터닝시키는 단계와, 상기 다수 절연층의 패턴을 통하여 노출된 상기 실리콘 기판의 일부를 열산화시켜서 제2산화물층을 형성하는 단계와, 상기 제2산화물층이 형성된 실리콘 기판의 전면에 실리콘 질화물을 소정 두께로 증착시켜서 제2질화물층을 형성하는 단계와, 상기 제2질화물층을 건식 식각 공정에 의하여 식각시킴으로서 제1스페이서를 형성하는 단계와, 상기 제1스페이서를 구비한 실리콘 기판의 전면에 제2고온 산화물층을 형성하는 단계와, 상기 제2고온 산화물층을 건식 식각 공정에 의하여 식각시킴으로서 제2스페이서를 형성하는 단계와, 상기 제2스페이서의 패턴을 통하여 노출된 상기 실리콘 기판을 열산화시킴으로서 제3산화물층을 형성하는 단계와, 상기 제2스페이서를 식각 마스크로하여 상기 실리콘 기판에 트렌치를 형성하는 단계와, 상기 트렌치를 구비한 실리콘 기판의 전면에 절연 물질을 적층시켜서 소자 분리막을 구비한 절연층을 형성시키는 단계와, 평탄화 공정 및 식각 공정에 의하여 실리콘 기판의 활성 영역 및 소자 분리막의 표면을 노출시키는 단계로 이루어진다. 따라서, 본 발명에 따르면, 소자 분리막의 에지 영역을 작용하는 스트레스의 영향을 저감시킬 수 있을 뿐만 아니라 정렬 마진을 최대화시킬 수 있으며 그 결과 누설 전류를 제거할 수 있다.

Description

반도체 장치의 소자 분리 영역 형성 방법
제1도 내지 제4도는 일반적인 LOCOS 공정에 의하여 소자 분리막이 형성되는 것을 순차적으로 도시한 단면도.
제5도 내지 제9도는 일반적인 트렌치를 이용한 소자 분리막 형성 방법을 순차적으로 도시한 단면도.
제10도 내지 제16도는 본 발명의 실시예에 따라서 소자 분리막을 형성하는 방법을 순차적으로 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
30 : 실리콘 기판 32 : 제1산화층
34 : 제1질화물층 36 : 제1고온 산화물층
38 : 제2산화물층 42a : 제2질화물층
42 : 제1스페이서 44a : 제2고온 산화물층
44 : 제2스페이서 46 : 절연층
46' : 소자 분리막
본 발명은 반도체 장치의 소자 분리 영역 형성 방법에 관한 것으로, 특히 소자 분리 영역의 에지에 작용하는 스트레스를 감소시킬 수 있을 뿐만 아니라 정렬 마진을 최대화시킬 수 있는 반도체 장치의 소자 분리 영역 형성 방법에 관한 것이다.
일반적으로, 반도체 장치의 집적도가 크게 증가함에 따라서 미세패턴의 개발 및 메모리 셀 면적을 감소시킴과 동시에 인접하는 셀들을 전기적으로 서로 격리시키기 위한 소자 분리 영역의 면적을 감소시키는 기술이 중요시되어 왔으며 이러한 소자 분리 영역의 형성은 모든 제조 공정 단계에 있어서 초기 단계의 공정으로서 활성 영역의 크기 및 후공정 단계의 공정 마진(process margin)을 좌우하게 되므로 소자 분리 영역을 구성하는 절연막의 단차를 평탄화시키는 기술 및 절연막 에지 부분의 프로파일을 개선시키는 기술이 요구된다.
한편, 상기된 바와 같은 요구를 만족시키기 위하여 종래 실시예에 따르면, 반도체 장치의 소자 분리 영역 형성 방법은 실리콘을 국부적으로 산화시켜서 소자 분리 영역을 형성시키는 LOCOS 공정과 실리콘 기판에 형성된 트렌치를 절연 물질로 충진시킴으로서 소자 분리 영역을 형성시키는 공정으로 대별된다.
이때, 제1도 내지 제4도에 도시되어 있는 바와 같이, 상기 LOCOS 공정은 실리콘 기판(10)상에 패드 산화막(12) 및 질화막(14)을 화학 기상 증착(CVD) 공정 또는 물리 기상 증착(PVD) 공정에 의하여 순차적으로 증착하여 적층 형성하는 단계와, 마스크로 작용하는 감광막(도시되어 있지 않음)의 패턴을 통하여 노출된 상기 질화막(14)의 일부 및 패드 산화막(12)의 일부를 제거하여서 상기 실리콘 기판(10)의 일부를 노출시키는 단계와, 상기 질화막(14) 및 패드 산화막(12)의 패턴을 통하여 노출된 상기 실리콘 기판(10)의 일부를 열산화 공정에 의하여 필드 산화막(16)을 형성하는 단계와, 상기 실리콘 기판(10)상에 잔존하는 상기 질화막(14) 및 패드 산화막(12)을 식각 공정에 의하여 제거하는 단계로 이루어진다.
이때, 상기된 바와 같은 LOCOS 공정은 비록 소자 분리 영역을 용이하게 형성시킬 수 있고 또한 넓은 부위와 좁은 부위의 활성 영역을 동시에 분리시키기 위한 영역을 형성시킬 수 있다는 장점을 구비하고 있지만, 256M DRAM급 이상의 고집적화되는 디바이스에 있어서 소자 분리 영역의 폭이 감소함에 따라서 필드 산화막을 형성하기 위한 열산화 공정시 수반되는 버즈 비크(bird's beak)에 의하여 소자 분리 영역의 폭이 증가하여서 활성 영역의 전용 면적을 감소시키고 또한 펀치스루(punch through)를 유발시킬 수 있을 뿐만 아니라 열산화 공정에 의하여 필드 산화막을 형성시킬 때 산화막의 에지 부분에 열 팽창 계수의 차이에 따른 응력이 집중됨으로서 실리콘 기판에 결정 결함이 발생하여 누설 전류가 증가하며 또한 형성되는 소자 분리 영역의 폭에 따라서 필드 산화막의 두께가 상이하다는 문제점을 안고 있다.
한편, 제5도 내지 제9도를 참조하면, 상기된 바와 같은 LOCOS 공정의 문제점을 해소시키기 위하여 제안된 트렌치를 이용한 소자 분리 방법은 실리콘 기판(20)상에 패드 산화막(22) 및 질화막(24)을 순차적으로 적층시킨 후 감광막(가상선으로 표시되어 있음)의 패턴을 식각 마스크로 하여서 상기 질화막(24)의 일부 및 패드 산화막(22)의 일부를 순차적으로 제거하여 상기 실리콘 기판(20)의 일부를 노출시키는 단계와, 상기 질화막(24)의 패턴을 식각 마스크로 하여서 상기 실리콘 기판(20)의 일부를 식각하여서 트렌치(T)를 형성하는 단계와, 상기 트렌치(T)를 구비한 실리콘 기판(20)의 전면에 절연 물질을 소정 두께로 증착시켜서 상기 트렌치(T)를 충진시키는 절연막(26)을 형성시키는 단계와, 평탄화 공정 및 식각 공정에 의하여 상기 실리콘 기판(20)상에 잔존하는 패드 산화막(22) 및 질화막(24)을 제거하여 상기 트렌치(T)내부에 절연 물질이 충진된 소자 분리 절연막(26')을 구비한 실리콘 기판(20)을 노출시키는 단계로 이루어진다.
그러나, 상기된 바와 같은 트렌치를 이용한 소자 분리 영역 형성 방법에 의하여 트렌치를 형성시킬 때 상기 트렌치 내부 표면이 플라즈마 식각 공정에 의한 물리적 손상을 받게되며 이로 인하여 필드 절연막의 에지에서 구조적 결함을 발생시켜서 반도체 장치의 동작 특성을 저하시키게 된다.
또한, 제9도에 확대 도시되어 있는 바와 같이, 상기 질화막(24) 및 패드 산화막(22)을 식각 공정에 의하여 제거할 때 상기 트렌치(T)를 충진시키고 있는 소자 분리 절연막(26')의 측면이 식각되어서 실리콘 기판(20)의 표면에 대하여 소정 크기의 단차를 갖는 홈(A)을 형성시키는 디핑(dipping)현상이 발생하여 반도체 장치의 표면 프로파일이 불량하게 되고 또한 트렌치(T) 영역의 측벽 상부를 노출시킨다.
즉, 실리콘 기판(20)의 활성 영역과 소자 분리 절연막(26')의 경계영역에서 이 후의 공정에 의하여 형성되는 게이트 산화막의 두께가 얇아져서 전계 집중 현상이 발생하여 상기 게이트 산화막의 내압을 감소시킬 뿐만 아니라 기생 채널이 형성되므로 문턱 전압보다 낮은 게이트 전압에서 큰 누설 전류가 발생하여 트레인 전류(Id) 대 게이트 전압(Vg) 특성 곡선에서 험프(hump) 현상을 나타내어 반도체 장치의 특성을 저하시킨다.
본 발명은 상기와 같은 종래의 문제점을 해소시키기 위하여 안출된 것으로 그 목적은 반도체 장치가 고집적화될수록 효과적으로 셀과 셀을 절연시킬 수 있으며 특히 소자 분리막이 형성되는 영역에서 스트레스를 감소시켜 소프트성 에러를 최소화시킬 수 있을 뿐만 아니라 정렬 마진을 최대화시켜서 누설 전류를 제거함으로서 반도체 장치의 동작 특성을 향상시킬 수 있는 반도체 장치의 소자 분리 영역 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 실리콘 기판상에 제1산화물층, 제1질화물층, 제1고온 산화물층을 순차적으로 적층 형성시킴으로서 다수 절연층을 형성하는 단계와, 감광층을 식각 마스크로 하여서 노출된 상기 다수 절연층의 일부를 순차적으로 식각하여 소정 형상으로 패터닝시키는 단계와, 상기 다수 절연층의 패턴을 통하여 노출된 상기 실리콘 기판의 일부를 열산화시켜서 제2산화물층을 형성하는 단계와, 상기 제2산화물층이 형성된 실리콘 기판의 전면에 실리콘 질화물을 소정 두께로 증착시켜서 제2질화물층을 형성하는 단계와, 상기 제2질화물층을 건식 식각 공정에 의하여 식각시킴으로서 제1스페이서를 형성하는 단계와, 상기 제1스페이서를 구비한 실리콘 기판의 전면에 제2고온 산화물층을 형성하는 단계와, 상기 제2고온 산화물층을 건식 식각 공정에 의하여 식각시킴으로서 제2스페이서를 형성하는 단계와, 상기 제2스페이서의 패턴을 통하여 노출된 상기 실리콘 기판을 열산화시킴으로서 제3산화물층을 형성하는 단계와, 상기 제1스페이서를 식각 마스크로 하여서 상기 실리콘 기판에 트렌치를 형성하는 단계와, 상기 트렌치를 구비한 실리콘 기판의 전면에 절연 물질을 적층시켜서 소자 분리막을 구비한 절연층을 형성시키는 단계와, 평탄화 공정 및 식각 공정에 의하여 실리콘 기판의 활성 영역 및 소자 분리막의 표면을 노출시키는 단계로 이루어진 것을 특징으로 하는 반도체 장치의 소자 분리 영역 형성 방법에 의해서 달성된다.
본 발명의 일실시예에 따르면, 상기 다수 절연층을 구성하는 제1산화물층은 습식 식각 공정에 의하여 제거되고 이에 의해서 언더 컷 형상의 단면을 갖는 패턴이 형성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명하면 다음과 같다.
제10도 내지 제16도는 본 발명의 실시예에 따라서 소자 분리 영역을 형성하는 방법을 순차적으로 도시한 단면도이다.
즉, 본 발명의 일실시예에 따른 반도체 장치의 소자 분리 영역 형성 방법은 실리콘 기판(30)상에 제1산화물층(32), 제1질화물층(34), 제1고온산화물층(36)을 순차적으로 적층 형성시킴으로서 다수 절연층을 형성하는 단계와, 감광층(가상선으로 도시되어 있음)을 식각 마스크로 하여서 노출된 상기 다수 절연층(32,34,36)의 일부를 순차적으로 식각하여 소정 형상으로 패터닝시키는 단계와, 상기 다수 절연층(32,34,36)의 패턴을 통하여 노출된 상기 실리콘 기판(30)의 일부를 열산화시켜서 제2산화물층(38)을 형성하는 단계와, 상기 제2산화물층(38)이 형성된 실리콘 기판(30)의 전면에 실리콘 질화물을 소정 두께로 증착시켜서 제2질화물층(42a)을 형성하는 단계와, 상기 제2질화물층(42a)을 건식 식각 공정에 의하여 식각시킴으로서 제1스페이서(42)를 형성하는 단계와, 상기 제1스페이서(42)를 구비한 실리콘 기판(30)의 전면에 제2고온 산화물층(44a)을 형성하는 단계와, 상기 제2고온 산화물층(44a)을 건식 식각 공정에 의하여 식각시킴으로서 제2스페이서(44)를 형성하는 단계와, 상기 제2스페이서(44)의 패턴을 통하여 노출된 상기 실리콘 기판(30)을 열산화시킴으로서 제3산화물층(38')을 형성하는 단계와, 상기 제3산화물층(38')을 식각시켜서 트렌치(T)를 형성하는 단계와, 상기 트렌치(T)를 구비한 실리콘 기판(30)의 전면에 절연 물질을 적층시켜서 소자 분리막을 구비한 절연층(46)을 형성시키는 단계와, 평탄화 공정 및 식각 공정에 의하여 실리콘 기판(30)의 활성 영역 및 소자 분리막의 표면을 노출시키는 단계로 이루어진다.
먼저, 실리콘 기판(30)상에 다수의 증착 공정과 식각 공정과 열산화공정에 의하여 제2산화물층(38)이 형성된 것을 도시한 제10도를 참조하면, 평탄한 상태로 유지된 실리콘 기판(30)의 표면을 약 900℃정도의 산화성 분위기하에서 열산화시킴으로서 산화물을 형성시키고 그 결과 약 100Å 내지 300Å 정도 두께로 유지된 평탄화 표면 상태의 제1산화물층(32)을 형성시키며, 상기 제1산화물층(32)은 이 후의 식각 공정에 의하여 제거되는 부분(제10도에 일점쇄선으로 표시되어 있음)을 구비한다.
또한, 상기 제1산화물층(32)상에 화학 기상 증착 공정(CVD)과 같은 진공 증착 공정에 의하여 실리콘 질화물(SiN)을 소정 두께 예를 들면 약 1500Å 내지 2500Å 정도로 증착시킴으로서 제1질화물층(34)을 형성시키고 이 후에 상기 제1질화물층(34)상에 고온 분위기하의 진공 증착 공정에 의하여 실리콘 산화물(SiO2)을 약 900Å 내지 1300Å 정도의 소정 두께로 증착시켜서 제1고온 산화물층(36)을 형성시키며 상기 제1 질화물층(34) 및 제1고온산화물층(36)은 이 후의 식각 공정에 의하여 제공되는 부분(제10도에 이점쇄선 및 삼점쇄선으로 표시되어 있음)을 포함한다.
한편, 제10도에 가상선으로 표시되어 있는 바와 같이, 상기 제1고온 산화물층(36)상에 포토 레지스터(PR)를 스핀 코팅에 의하여 소정 두께로 도포시킨 후 베이킹을 수행함으로서 감광층을 형성시킨 후 상기 감광층을 노광 및 현상시키는 사진 식각 공정에 의하여 소정 형상으로 패터닝시킨다.
여기에서, 상기 감광층을 식각 마스크로 사용하는 습식 식각 공정 또는 건식 식각 공정에 의하여 상기 제1고온 산화물층(36)과 제1질화물층(34)과 제1산화물층(32)으로 구성된 다수의 절연층을 각각의 패턴을 구비하는 형상으로 형성시킨다.
즉, 상기 감광층의 패턴을 통하여 노출된 상기 제1고온 산화물층(36) 및 제1질화물층(34)의 일부 즉 제10도에 삼점 쇄선 및 이점쇄선으로 표시된 부분을 건식 식각 공정에 의하여 선택적으로 제거함으로서 제1고온 산화물층(36) 패턴 및 제1질화물층(34) 패턴을 형성시키고 이 후에 상기 감광층의 패턴을 통하여 노출된 상기 제1산화물층(32)의 일부 즉 일점 쇄선으로 표시된 부분을 습식 식각 공정에 의하여 오버 에칭시킴으로서 상기 제1질화물층(34) 패턴의 에지 부분 하단에 언더 컷 형상의 단면을 구비한 제1산화물층(32) 패턴을 형성시키며 그 결과 상기 제1질화물층(34)의 패턴을 통하여 노출된 상기 실리콘 기판(30)의 일부를 열산화시킴으로서 약 300Å 내지 800Å 정도의 두께로 유지된 제2산화물층(38)이 형성되고 이러한 제2산화물층(38)은 도면상에 표시된 가상선을 경계 부위로 하여서 상기 제1산화물층(32)과 구분된다.
또한, 상기 다수의 절연층(32,34,36) 패턴의 에지 부분에 소정의 선폭 크기를 갖는 제1스페이서(42)를 형성시키는 것을 도시한 제11도를 참조하면, 상기 다수의 절연층(32,34,36)을 소정 형상으로 패터닝시키기 위한 식각 공정의 식각 마스크로 작용하는 감광층을 애싱(ashing) 공정에 의하여 제거하거나 또는 아세톤에 용해시킴으로서 제거한 후 노출되는 상기 제1고온 산화물층(36)상에 화학 기상 증착 공정(CVD)에 의하여 실리콘 질화물을 약 250Å 내지 300Å 정도의 상대적으로 얇은 두께로 증착시켜서 제2질화물층(42a)을 형성시킨다.
이때, 상기 제2질화물층(42a)은 상기 제1고온 산화물층(36)상에 소정 두께로 증착될 뿐만 아니라 상기 다수 절연층(32,34,36) 패턴의 에지 부분과 상기 제2산화물층(38)상에도 소정 두께로 증착되어 있으며 이러한 제2질화물층(42a)의 일부 즉 제11도에 일점쇄선으로 표시된 부분은 반응성 이온 식각(RIE) 공정과 같은 건식 식각 공정의 이방성 식각 특성에 의하여 제거되며 그 결과 상기 다수 절연층(32,34,36) 패턴의 측벽에 소정의 길이를 갖고 또한 소정의 선폭 크기를 갖는 제1스페이서(42)를 형성시킨다.
또한, 상기 제1스페이서(42)의 측벽상에 제2스페이서(44)를 형성시키는 것을 도시한 제12도를 참조하면, 상기된 바와 같은 건식 식각 공정에 의하여 상기 제2질화물층(42a)의 일부를 제거함으로서 노출된 상기 제1고온 산화물층(36)상에 고온 분위기하의 진공 증착 공정 예를 들면 화학 기상 증착 공정에 의하여 실리콘 산화물을 소정 두께로 증착시켜서 제2고온 산화물층(44a)을 형성시킨다.
이때, 상기 제2고온 산화물층(44a)은 상기 제1고온 산화물층(36)상에 소정 두께로 증착될 뿐만 아니라 상기 제1스페이서(42)의 측벽과 상기 제1스페이서의 패턴을 통하여 노출된 상기 제2산화물층(38)상에도 소정 두께로 증착되어 있으며 이러한 제2고온 산화물층(44a)의 일부 즉 제12도에 이점쇄선으로 표시된 부분은 반응성 이온 식각(RIE) 공정과 같은 건식 식각 공정의 이방성 식각 특성에 의하여 제거되며 그 결과 상기 제1스페이서(42)의 측벽상에 소정의 길이를 갖고 또한 소정의 선폭 크기를 갖는 제2스페이서(44)를 형성시킨다.
한편, 소자 분리막과 활성 영역의 경계면상에 작용하는 스트레스 영향을 저감시키기 위하여 버즈 비크 형상의 열산화막이 형성된 실리콘 기판을 도시한 제13도를 참조하면, 상기 제2스페이서(44)의 패턴을 통하여 토출된 상기 제2산화물층(38)의 하단에 위치하는 실리콘 기판(30)의 일부는 고온의 산화성 분위기하에서 열산화되어 팽창되며 그 결과 버즈 비크 형상으로 형성되고 또한 상기 제2산화물층(38)의 형성 두께보다 상대적으로 두껍게 유지된 예를 들면 약 500Å 내지 2000Å정도의 두께로 유지된 제3산화물층(38')을 향상시킨다.
이후에, 상기 제2스페이서(22)의 패턴을 식각 마스크로 하여서 상기 실리콘 기판(30)상에 소정의 깊이 및 선폭 크기를 갖는 트렌치(T)를 형성시키는 것을 도시한 제14도를 참조하면, 상기 제2스페이서(44)의 패턴을 통하여 노출된 상기 제3산화물층(38')의 일부를 이방성 식각 특성이 양호한 반응성 이온 식각 공정과 같은 건식 식각 공정에 의하여 제거함으로서 소정의 선폭 크기를 갖는 제3산화물층(38')의 패턴을 형성시킨다.
이후에, 상기 제3산화물층(38')의 패턴을 통하여 노출된 상기 실리콘 기판(30)의 일부는 연속적으로 수행되는 상기된 바와 같은 건식 식각 공정에 의하여 제거되며 그 결과 상기 실리콘 기판(30)에 소정의 깊이를 갖는 트렌치(T)를 형성시킨다.
또한, 상기 트렌치(T)의 내부에 절연 물질을 충진시켜서 소자 분리막을 형성시키는 것을 도시한 제15도를 참조하면, 소정의 선폭 크기를 갖는 트렌치(T)를 구비한 실리콘 기판(30)의 결과물상에 화학 기상 증착 공정에 의하여 실리콘 산화물과 같은 절연 물질을 소정 두께로 증착시켜서 절연층(46)을 형성시키며 이때 상기 절연층(46)은 상기 트렌치(T) 내부를 완전히 충진시킬 뿐만 아니라 상기 제1고온 산화물층(36)상에 소정의 두께로 적층된다.
한편, 트렌치 형상의 소자 분리막(46')이 형성된 실리콘 기판(30)을 도시한 제16도를 참조하면, 상기 제1고온 산화물층(36)이 노출될 때까지 화학 기계 연마 공정(CMP)에 의하여 상기 제1고온 산화물층(36)상에 소정 두께로 존재하는 상기 절연층(46)의 일부를 제거하여서 평탄한 표면상태를 제공하며 이 후에 상기 실리콘 기판(30)상에 잔존하는 다수 절연층 즉 제1산화물층(32)과 제1질화물층(36)과 제1고온 산화물층(36)을 습식 식각 공정 또는 건식 식각 공정에 의하여 제거한 후 화학 기계 연마 공정 또는 이온 밀링 공정과 같은 평탄화 공정에 의하여 상기 트렌치(T)를 충진시키고 있는 절연 물질 즉 소자 분리막(46')의 표면과 상기 실리콘 기판(30)의 표면을 평탄한 표면 상태로 제공하고 또한 소자 분리막(46')의 에지 영역에 2층 구조의 경사면을 형성한다.
따라서, 본 발명에 따르면, 트렌치를 형성하기 위한 다수 절연층 패턴의 측벽상에 상이한 조성의 스페이서를 2개 형성함으로서 소자 분리막의 에지 영역에 2층 구조의 경사면을 형성시키며 이에 의해서 소자 분리막의 에지 영역에 작용하는 스트레스의 영향을 저감시킬 수 있을 뿐만 아니라 정렬 마진을 최대화시킬 수 있으며 그 결과 누설 전류를 제거할 수 있다.
이상, 상기 내용은 첨부 도면을 참조하여 본 발명의 바람직한 일실시예를 단지 예시한 것으로 본 발명이 속하는 분야의 당업자는 본 발명의 요지를 변경시킴이 없이 본 발명에 대한 수정 및 변경을 가할 수 있다.

Claims (10)

  1. 실리콘 기판상에 제1산화물층, 제1질화물층, 제1고온 산화물층을 순차적으로 적층 형성시킴으로서 다수 절연층을 형성하는 단계와, 감광층을 식각 마스크로 하여서 상기 다수 절연층의 일부를 순차적으로 식각하여 패터닝시키는 단계와, 상기 다수 절연층의 패턴을 통하여 노출된 상기 실리콘 기판의 일부를 열산화시켜서 제2산화물층을 형성하는 단계와, 상기 제2산화물층이 형성된 실리콘 기판의 전면에 실리콘 질화물을 소정 두께로 증착시켜서 제2질화물층을 형성하는 단계와, 상기 제2질화물층을 건식 식각 공정에 의하여 식각시킴으로서 제1스페이서를 형성하는 단계와, 상기 제1스페이서를 구비한 실리콘 기판의 전면에 제2고온 산화물층 형성하는 단계와, 상기 제2고온 산화물층을 건식 식각 공정에 의하여 식각시킴으로서 제2스페이서를 형성하는 단계와, 상기 제2스페이서의 패턴을 통하여 노출된 상기 실리콘 기판을 열산화시킴으로서 제3산화물층을 형성하는 단계와, 상기 제2스페이서를 식각 마스크로하여 상기 실리콘 기판에 트렌치를 형성하는 단계와, 상기 트렌치를 구비한 실리콘 기판의 전면에 절연 물질을 적층시켜서 소자 분리막을 구비한 절연층을 형성시키는 단계와, 평탄화 공정 및 식각 공정에 의하여 실리콘 기판의 활성 영역 및 소자 분리막의 표면을 노출시키는 단계로 이루어진것을 특징으로 하는 반도체 장치의 소자 분리 영역 형성 방법.
  2. 제1항에 있어서, 상기 제2질화물층의 적층 두께는 250Å 내지 300Å으로 유지되는 것을 특징으로 하는 반도체 장치의 소자 분리 영역 형성 방법.
  3. 제2항에 있어서, 상기 제2질화물층은 상기 제1고온 산화물층상에 소정 두께로 증착될 뿐만 아니라 상기 다수 절연층 패턴의 측벽에 소정 두께로 증착되는 것을 특징으로 하는 반도체 장치의 소자 분리 영역 형성 방법.
  4. 제3항에 있어서, 상기 제1스페이서는 상기 다수 절연층 패턴의 측벽에 잔존하는 상기 제2질화물층으로 이루어져 있는 것을 특징으로 하는 반도체 장치의 소자 분리 영역 형성 방법.
  5. 제4항에 있어서, 상기 제2고온 산화물층의 적층 두께는 300Å 내지 1000Å으로 유지되는 것을 특징으로 하는 반도체 장치의 소자 분리 영역 형성 방법.
  6. 제5항에 있어서, 상기 제2고온 산화물층은 상기 제1고온 산화물층상에 소정 두께로 증착될 뿐만 아니라 상기 제1스페이서의 측벽에 소정 두께로 증착되는 것을 특징으로 하는 반도체 장치의 소자 분리 영역 형성 방법.
  7. 제6항에 있어서, 상기 제2스페이서는 상기 제1스페이서의 측벽에 잔존하는 상기 제2고온 산화물층의 일부로 구성되는 것을 특징으로 하는 반도체 장치의 소자 분리 영역 형성 방법.
  8. 제7항에 있어서, 상기 제3산화물층의 적층 두께는 500Å 내지 2000Å으로 유지되는 것을 특징으로 하는 반도체 장치의 소자 분리 영역 형성 방법.
  9. 제1항에 있어서, 상기 제1산화물층은 습식 식각 공정에 의하여 제거되는 것을 특징으로 하는 반도체 장치의 소자 분리 영역 형성 방법.
  10. 제9항에 있어서, 상기 제1산화물층은 오버 에칭되어서 언더 컷 형상의 단면을 제공하는 것을 특징으로 하는 반도체 장치의 소자 분리 영역 형성 방법.
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