KR20060038626A - 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명은 캐패시터 하부전극 형성을 위한 딥-아웃 공정에서 화학용액이 하부구조에 손상을 입하는 것을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것으로, 기판 상에 식각정지막을 형성하는 단계; 상기 식각정지막 상에 하기의 화학식으로 표현되는 유기중합체를 포함하는 어택방지막을 형성하는 단계; 상기 어택방지막 상에 캐패시터 형성을 위한 희생막을 형성하는 단계; 상기 희생막, 어택방지막 및 식각정지막을 선택적으로 식각하여 캐패시터 형성영역을 정의하는 오픈부를 형성하는 단계; 상기 오픈부가 형성된 프로파일을 따라 하부전극용 전도막을 형성하는 단계; 상기 오픈부가 매립되도록 제1포토레지스트를 도포하는 단계; 상기 희생막이 노출되는 타겟으로 상기 제1포토레지스트 및 하부전극용 전도막을 제거하여 아이솔레이션된 하부전극을 형성하는 단계; 제1포토레지스트를 제거하는 단계; 상기 하부전극이 실린더 형상을 갖도록 딥-아웃 공정을 실시하여 상기 희생막을 제거하는 단계; 상기 희생막을 제거후 노출된 상기 어택방지막을 제거하는 단계를 포함한다.

하부전극, 캐패시터, 유기중합체

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

도1a 내지 도1c는 종래기술에 의한 반도체 소자의 실린더형 캐패시터 제조 방법을 도시한 공정단면도.

도2a 내지 도2e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 실린더형 캐패시터 제조 방법을 도시한 공정단면도.

도 3은 본 발명의 바람직하 실시예에 따라 제조된 캐패시터의 구성도.

*도면의 주요 부분에 대한 부호의 설명*

20 : 기판 21 : 활성영역

22 : 제1층간절연막 23 : 콘택플러그

24 : 콘택패드 25 : 제2층간절연막

26 : 식각정지막 27 : 어택방지막

28 : 희생막 29 : 하부전극용 전도막

29a : 하부전극 30 : 제1포토레지스트

31 : 제2포토레지스트

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 캐패시터 하부전극 형성을 위한 딥-아웃 공정에서 화학용액이 하부구조에 손상을 입하는 것을 방지할 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.

반도체 메모리 장치, 특히 DRAM(Dynamic Random Access Memory)의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.

이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.

캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.

C= ε·As/d

여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다. 따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다.

이 중에서 콘케이브(Concave) 구조, 실린더(Cylinder) 구조등과 같이 캐패시 터의 전극 구조를 3차원 형태로 만들어 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키는 방안이 먼저 고려되었다.

콘케이브 구조는 절연막에 캐패시터의 전극이 형성될 홀을 만들고, 홀의 내부 표면에 캐패시터의 하부전극을 형성시키고, 그 상부에 유전체 박막과 상부전극을 형성시키는 형태이다. 그러나, 반도체 메모리 장치가 점점 더 고집적화되면서 콘케이브 구조로도 제한된 셀면적 내에서 셀당 요구되는 충분한 캐패시터 용량을 확보하기 힘들게 되어, 보다 큰 표면적을 제공할 수 있는 실린더 구조가 제안되었다.

실린더 구조는 절연막에 캐패시터의 전극이 형성될 홀을 만들고, 그 홀의 내부에 캐패시터의 하부전극을 형성한 다음, 거푸집으로 사용된 절연막을 제거한 다음, 남은 하부전극의 표면을 따라 유전체 박막과 상부전극을 차례로 적층하는 형태이다.

따라서 실린더 구조는 하부전극의 안쪽과 바깥쪽 표면 모두를 캐패시터의 유효 표면적으로 사용할 수 있어, 콘케이브 구조보다 제한된 면적에서 보다 큰 캐패시턴스를 가지는 캐패시터를 형성할 수 있다.

그러나, 반도체 메모리 장치의 집적도는 점점 더 증가되어 하나의 단위셀에 할당되는 면적이 계속 줄어들고 있다. 반면에 안정적인 데이터의 유지를 위해서는 캐패시터는 일정한 용량이 요구되는 상황에서는 실린더 구조의 캐패시터도 제조되는 전극의 형태가 그 폭은 점점 더 좁아지고, 높이는 점점 더 높아지고 있는 실정이다.

반도체장치의가 고집적화되면서, 실린더형 하부전극을 가지는 캐패시터로도 제한된 면적에서 원하는 캐패시턴스를 가지기 힘들게 되었다.

이를 해결하기 위해 유전체 박막을 실리콘산화막 또는 실리콘질화막을 사용하지 않고, 고유전율을 가지는 유전체 물질을 사용하게 되었다. 또한, 고유전율을 가지는 유전체 물질의 특성을 최대한 얻기 위해 상, 하부전극막을 금속막으로 형성하고 있다.

금속막을 실린더형 하부전극으로 사용하다 보니, 캐패시터 형성용 희생막을 제거하는 습식식각공정에서 사용되는 화학용액이 금속의 고유 특성상 박막의 내부에 생성되는 결정립계를 따라 침투하여 하부구조에 데미지를 가하는 문제점이 생기고 있다.

또한, 전술한 화학용액은 하부전극과 하부구조간의 계면을 따라 침투하기도 하여 하부전극의 하단에 형성된 절연막, 콘택플러그등의 하부구조에 데미지를 가하게 되는 문제점도 생기고 있다.

도1a 내지 도1c는 종래기술에 의한 반도체 소자의 실린더형 캐패시터 제조 방법을 도시한 공정단면도이다.

도1a를 참조하면, 활성영역(11)이 형성된 반도체기판(10)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)과 연결되는 콘택홀을 형성한다. 콘택홀을 도전성 물질로 매립하여 콘택플러그(13)를 형성한다.

이어서, 실리콘질화막등을 이용하여 식각정지막(14)을 형성하고, 그 상부에 캐패시터 형성을 위한 희생막(15)을 형성한다.

이어서, 희생막(15)을 선택적으로 제거하여 오픈부(16)를 형성한다. 먼저 식각정지막(14)이 노출되도록 희생막(15)을 선택적으로 제거한 후에, 노출된 식각정지막(14)을 제거하도록 한다.

이어서, 도1b에 도시된 바와 같이, 오픈부(16)가 형성된 프로파일을 따라 전도막을 증착한 후, 오픈부(16)를 완전히 매립하도록 포토레지스트 등을 이용한 보호막을 도포하고 희생막(15)이 노출되는 타겟으로 에치백 또는 CMP공정을 실시하여 서로 아이솔레이션된 하부전극(17)을 형성한다.

이어서, 도 1c에 도시된 바와 같이, 완전 딥-아웃(Full Dip-Out)공정을 실시하여 희생막(15)을 제거함으로써, 캐패시터 하부전극(17)이 실린더 형상을 갖도록 한다.

이 때의 습식식각공정에서 사용되는 화학용액이 하부전극의 취약한 부분을 통해 전파되다가 층간절연막(12)같은 하부구조를 식각하게 되어 심각한 디펙트(Defect)를 형성하게 된다. 전술한 문제는 하부전극을 금속으로 사용하게 됨으로서 종래에 하부전극으로 폴리실리콘막을 사용할 때보다 더욱 심각하게 발생하게 된다

또한, 하부전극의 외부영역에 형성된 실리콘질화막도 크랙이나 핀홀같은 취약한 부분이 있게 되면, 이 부분을 통해 화학용액이 침투하게 되어 하부구조에 손상을 입히게 된다.

또한, 희생막(15)을 제거하는 습식식각 공정시 사용한 화학용액이 기판상의 어딘가에 남아 있는 경우, 후속공정에서 실시하는 열공정에서 활동성을 가져, 하부 구조에 심각한 디펙트가 되고 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 캐패시터 하부전극 형성을 위한 딥-아웃 공정에서 화학용액이 하부구조에 손상을 입하는 것을 방지할 수 있는 캐패시터 제조 방법을 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위해서 본 발명은 기판 상에 식각정지막을 형성하는 단계; 상기 식각정지막 상에 하기의 화학식으로 표현되는 유기중합체를 포함하는 어택방지막을 형성하는 단계; 상기 어택방지막 상에 캐패시터 형성을 위한 희생막을 형성하는 단계; 상기 희생막, 어택방지막 및 식각정지막을 선택적으로 식각하여 캐패시터 형성영역을 정의하는 오픈부를 형성하는 단계; 상기 오픈부가 형성된 프로파일을 따라 하부전극용 전도막을 형성하는 단계; 상기 오픈부가 매립되도록 제1포토레지스트를 도포하는 단계; 상기 희생막이 노출되는 타겟으로 상기 제1포토레지스트 및 하부전극용 전도막을 제거하여 아이솔레이션된 하부전극을 형성하는 단계; 제1포토레지스트를 제거하는 단계; 상기 하부전극이 실린더 형상을 갖도록 딥-아웃 공정을 실시하여 상기 희생막을 제거하는 단계; 상기 희생막을 제거후 노출된 상기 어택방지막을 제거하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.

(화학식)

상기 희생막을 제거는 상기 하부전극이 형성된 기판 상에 제2포토레지스트를 형성하는 단계와, 적어도 상기 희생막이 노출되도록 상기 제2포토레지스트의 일부를 제거하는 단계와, 상기 희생막을 제거하는 단계와, 잔류하는 상기 제2포토레지스트를 제거하는 단계를 포함한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도2a 내지 도2e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 실린더형 캐패시터 제조 방법을 도시한 공정단면도이다.

하기에서 설명할 본 발명의 바람직한 실시예는 원형모양의 캐패시터를 구현하기 위한 것이다. 물론 원형모양의 캐패시터의 제조 방법에 한정되는 것은 아니다.

도 3은 본 발명의 바람직하 실시예에 따라 제조된 캐패시터의 구성도이다.

도 3에 도시된 바와 같이. 콘택플러그(SNC) 상에 타원형의 콘택패드(CP)가 형성하고 콘택패드(CP) 상에 원형의 캐패시터(SN)가 형성하며, 비트라인 (BN)을 경계로 캐패시터(SN)는 지그재그로 엇갈리게 배치되도록 형성한다.

상기와 같이 캐패시터를 형성하는 이유는 습식 딥-아웃에 의한 계면 장력으로 하부전극이 단락되는 것을 방지하면서도, 엇갈린 하부전극을 종래의 장단축의 비가 큰 타원형에서 실질적인 원형으로 바꿈으로써, 장축과 단축간의 식각 프로파일 차이에 따른 리닝 현상에 의한 하부전극간의 브릿지를 방지하고 전하저장용량을 늘릴 수 있도록 하기 위함이다.

이하 본 발명의 바람직한 실시예에 따른 반도체 소자의 캐패시터 제조방법은 먼저 도2a에 도시된 바와 같이, 활성영역(21)이 형성된 기판(20) 상에 제1층간절연막(22)을 형성한 후, 재1층간절연막(22)을 관통하여 반도체기판(20)의 활성영역(21)과 연결되는 콘택홀을 형성한다. 콘택홀을 도전성 물질로 매립하여 콘택플러그(23)를 형성한다.

이어서, 제1층간절연막(22) 상에 하부의 콘택플러그(23)와 이후에 형성되는 캐패시터 하부전극을 콘택시키기 위한 콘택패드(24)를 형성한다.

이어서, 콘택패드(24) 상에 제2층간절연막(25)을 형성한 후, 콘택패드(24)가 노출되는 타겟으로 제2층간절연막(25)을 노출시킨다.

이어서, 제2층간절연막(25) 상에 식각정지막(26)을 형성하고, 식각정지막(26) 상에 하기의 화학식1로 표현되는 유기중합체를 포함하는 어택방지막(27)을 형성한다. 어택방지막(27)은 5nm 내지 1000nm의 두께로 형성하는 것이 바람직하다.

이어서, 어택방지막(27)을 200∼300℃의 온도에서 60∼120초의 동안 가열하여 경화시킨다. 여기서, 어택방지막이(27)은 이후 공정인 희생막을 제거하는 습식식각공정에서 사용되는 화학용액이 하부구조로 침투되는 방지한다.

이어서, 어택방지막(27) 상에 캐패시터형성을 위한 희생막(28)을 형성한다.

희생막(28)은 캐패시터의 하부전극을 형성하도록 하는 거푸집역할을 하게 되는 것으로서, USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃ 사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.

이어서 도2b에 도시된 바와 같이, 희생막(28), 어택방지막(27) 및 식각정지막(26)을 선택적으로 식각하여 캐패시터 형성영역을 정의하는 오픈부(C)를 형성한다.

이어서, 오픈부(C)가 형성된 프로파일을 따라 TiN등의 금속물질을 이용하여 하부전극용 전도막(29)을 형성한다. 이어서, 오픈부(C)를 완전히 매립하도록 제1포토레지스트(30)를 도포하고, 희생막(28)이 노출되는 타겟으로 제1포토레지스트(30) 및 하부전극용 전도막(29)을 제거하여 아이솔레이션된 하부전극(29a)을 형성한다.

이어서, 식각잔류물 및 잔류하는 제1포토레지스트(30)를 제거한다.

이어서, 도 2c에 도시된 바와 같이 제2포토레지스트(31)를 도포하고 블랭킷노광후 희생막(28)이 노출되도록 제2포토레지스트(31)의 일부를 제거한다.

이어서, 도 2d에 도시된 바와 같이, BOE등의 화학용액을 이용한 딥-아웃 공정을 실시하여 희생막(28)을 제거한다. 이때, 진행하는 습식식각공정에서 사용하는 화학용액인 BOE용액이 종래에는 하부구조에 침투하여 데미지를 입혔으나, 본 실시예에 따른 캐패시터 제조방법에서는 제2포토레지스트 및 어택방지막(27)이 하부전극(29a)의 표면과 식각정지막(34)을 보호하고 있기 때문에, 화학용액이 하부전극의 하부구조로 침투되지 않아 손상을 입히지 못한다.

이어서, 도 2e에 도시된 바와 같이, 제2포토레지스트(31)를 제거하고 O2가스를 이용한 건식식각으로 어택방지막(27)을 제거한다.

이어서, 도면에 도시되지 않았지만 하부전극(29a)의 표면을 따라 유전체 박막을 형성하고, 그 상부에 상부전극을 형성하여 실린더형 캐패시터를 완성한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 바와 같은 본 발명은, 캐패시터 하부전극 형성을 위한 딥-아웃 공정에서 화학용액이 하부구조로 침투되는 것을 억제하여 하부구조의 손상을 방지함으로써, 반도체 소자의 수율을 향상시킬수 있다.

Claims (7)

1. 기판 상에 식각정지막을 형성하는 단계;

   상기 식각정지막 상에 하기의 화학식으로 표현되는 유기중합체를 포함하는 어택방지막을 형성하는 단계;

   상기 어택방지막 상에 캐패시터 형성을 위한 희생막을 형성하는 단계;

   상기 희생막, 어택방지막 및 식각정지막을 선택적으로 식각하여 캐패시터 형성영역을 정의하는 오픈부를 형성하는 단계;

   상기 오픈부가 형성된 프로파일을 따라 하부전극용 전도막을 형성하는 단계;

   상기 오픈부가 매립되도록 제1포토레지스트를 도포하는 단계;

   상기 희생막이 노출되는 타겟으로 상기 제1포토레지스트 및 하부전극용 전도막을 제거하여 아이솔레이션된 하부전극을 형성하는 단계;

   제1포토레지스트를 제거하는 단계;

   상기 하부전극이 실린더 형상을 갖도록 딥-아웃 공정을 실시하여 상기 희생막을 제거하는 단계;

   상기 희생막을 제거후 노출된 상기 어택방지막을 제거하는 단계

   를 포함하는 반도체 소자의 제조 방법.

   (화학식)

   
2. 제1항에 있어서,

   상기 어택방지막을 5nm 내지 1000nm의 두께로 형성하는 반도체 소자의 제조 방법.
3. 제1항 또는 제2항에 있어서,

   상기 어택방지막을 형성후, 어택방지막을 200∼300℃의 온도에서 60∼120초의 동안 가열하여 경화시키는 단계를 더 포함하는 반도체 소자의 제조 방법.
4. 제1항에 있어서,

   상기 어택방지막을 제거하는 단계에서, O2가스를 이용하는 반도체 소자의 제 조 방법.
5. 제1항에 있어서,

   상기 희생막은 산화막을 포함하는 반도체 소자의 제조 방법.
6. 제1항 또는 제5항에 있어서,

   상기 희생막을 제거하는 단계는,

   상기 하부전극이 형성된 기판 상에 제2포토레지스트를 형성하는 단계와, 적어도 상기 희생막이 노출되도록 상기 제2포토레지스트의 일부를 제거하는 단계와, 상기 희생막을 제거하는 단계와, 잔류하는 상기 제2포토레지스트를 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
7. 제1항에 있어서,

   상기 하부전극은 TiN막을 포함하는 반도체 소자의 제조 방법.

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