KR100978423B1 - 파형 보정 장치 및 파형 보정 방법 - Google Patents

파형 보정 장치 및 파형 보정 방법 Download PDF

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Abstract

파형 신호를 샘플링하여 얻어진 디지털 신호를, 저코스트, 고속이면서 고정밀도로 보정할 수 있는 파형 보정 회로 및 파형 보정 방법을 제공한다. 파형 보정 장치(100)는, 파형 신호를 샘플링하여 얻어진 디지털 신호의 최대값 및 최소값을 검출하는 검출부 Dymax와, 오프셋값 OSy를 산출하는 제1 연산부(110)와, 최대값 또는 최소값에 대해 그 OSy를 감가산함으로써 실제의 진폭 Ay를 산출하는 제2 연산부(120)와, 디지털 신호로부터 OSy를 감가산하여 제1 보정 신호 yc를 생성하는 제3 연산부(40)와, Ay를 기준 진폭 ARy에 수렴시키기 위해, Ay의 자릿수를 시프트한 값을, Ay에 대해 가감산하는 제4 연산부(51)와, 그와 동시에 yc를 제2 보정 신호에 수렴시키기 위해, yc의 자릿수를 Ay의 시프트량과 동일량만큼 시프트한 값을, yc에 대해 가감산하는 제5 연산부(52)를 구비하고 있다.
Figure R1020080009026
파형 보정 장치, A/D 컨버터, 진폭 검출부, 가산기(제1 연산부), 감산기(제2 연산부)

Description

파형 보정 장치 및 파형 보정 방법{WAVEFORM CORRECTION DEVICE AND WAVEFORM CORRECTION METHOD}
본 발명은, 파형 보정 장치 및 파형 보정 방법에 관한 것으로, 예를 들면 회전 운동 또는 왕복 운동을 행하는 운동체의 위치 검출기에 이용되는 파형 보정 장치 및 파형 보정 방법에 관한 것이다.
일반적으로, 기계의 고정밀도의 운동 제어를 위해, 로터리 인코더가 회전 운동을 행하는 운동체(예를 들면, 서보 모터)의 위치 검출기로서 이용되거나, 혹은 리니어 스케일이 직선 왕복 운동을 행하는 운동체의 위치 검출기로서 이용된다. 위치 검출기의 출력 신호는, 주기적으로 아날로그-디지털 변환(샘플링)된 후, 각도 혹은 위치를 나타내는 값으로 변환되어 이용된다. 운동체의 각도 혹은 위치를 고정밀도로 검출하기 위해서는, 샘플링에 의해 얻어진 디지털 신호(sin 신호 및 cos 신호)의 오프셋을 제거하고, 또한 sin 신호 및 cos 신호의 각 진폭을 기준값으로 보정할 필요가 있다.
종래, 오퍼레이터가 이 디지털 신호의 보정을 목시로 행하고 있었다. 구체적으로는, sin 신호 및 cos 신호를 싱크로스코프에 입력하고, X-Y 평면 상에 리사 쥬라 불리는 원을 표시시킨다. 오페레이터는 오프셋을 제거하고, 또한 진폭을 보정하기 위해, 이 리사쥬의 위치 및 크기를 육안으로 관측하면서, 출력 회로 혹은 입력 회로를 조정하고 있었다. 이는, sin 신호 및 cos 신호의 정규화 작업이다. 정규화란, 샘플링에 의해 얻어진 리사쥬를 소정의 규격을 따른 형상으로 조절하는 것이다.
목시에 의해 sin 신호 및 cos 신호를 정규화하는 경우, 물론 싱크로스코프 및 손질이 필요로 된다. 이 때문에, 코스트가 높아지고, 또한 시간도 많이 걸린다. 또한, 목시로 정규화하기 위해, 숙련자이어도 고정밀도의 정규화를 행하는 것은 어렵다. 이는, 위치 검출 정밀도 또는 속도 검출 제도를 악화시키는 원인으로 되어 있었다.
위치 검출기의 출력 회로 내부의 응답 속도가 느리면, 위치 검출기에서 단위 시간당 변화 가능한 전압 폭(스루레이트)이 작아진다. 따라서, 위치 검출기의 입출력 신호의 주파수가 높아지면, sin 신호 및 cos 신호의 진폭이 동적으로 저하한다고 하는 현상이 있다. 이와 같은 경우에는, 목시로는 정규화시키는 것이 불가능하다.
따라서, 본 발명의 목적은 파형 신호를 샘플링하여 얻어진 디지털 신호를, 저코스트, 고속이면서 고정밀도로 보정할 수 있는 파형 보정 회로 및 파형 보정 방법을 제공하는 것이다.
본 발명의 실시 형태에 따른 파형 보정 장치는, 회전 운동 또는 왕복 운동을 행하는 운동체의 위치를 나타내는 파형 신호를 주기적으로 샘플링하고, 이 신호를 디지털화하여 얻어진 디지털 신호를 보정하는 파형 보정 장치로서,
현 시점까지의 복수의 샘플링에 의해 얻어진 복수의 디지털 신호 중 최대값 및 최소값을 검출하는 최대값ㆍ최소값 검출부와, 상기 파형 신호의 중간값으로서 미리 설정된 기준 전위로부터 상기 복수의 디지털 신호 중 최대값과 최소값의 중간값까지의 오프셋값을 산출하는 제1 연산부와, 상기 복수의 디지털 신호 중 최대값 또는 최소값에 대해 상기 오프셋값을 감산 또는 가산함으로써 상기 복수의 디지털 신호의 실제의 진폭을 산출하는 제2 연산부와, 현 시점의 샘플링에 의해 얻어진 디지털 신호로부터 상기 오프셋값을 감산 또는 가산하여 제1 보정 신호를 생성하는 제3 연산부와, 상기 실제의 진폭을 미리 설정된 기준 진폭에 수렴시키기 위해, 2진수로 표현된 실제의 진폭값의 자릿수를 시프트한 값을, 상기 실제의 진폭에 대해 가산 또는 감산하는 제4 연산부와, 상기 제4 연산부에서의 가산 또는 감산의 실행과 동시에, 상기 제1 보정 신호를 제2 보정 신호에 수렴시키기 위해, 상기 제1 보정 신호의 자릿수를 상기 실제의 진폭의 시프트량과 동일량만큼 시프트한 값을, 상기 제1 보정 신호에 대해 가산 또는 감산하는 제5 연산부를 구비하고 있다.
상기 제4 연산부는,
Ai=Ai-1+Ay×2-i <식 1>
Ai=Ai-1-Ay×2-i <식 2>
(단, i=1, 2…n이다. A0=Ay이다. Ay는 상기 실제의 진폭이다)
미리 설정된 기준 진폭에 진폭 Ai가 수렴될 때까지, 혹은 다음 샘플링이 실행될 때까지, <식 1> 또는 <식 2>를 반복 연산하고,
상기 제5 연산부는,
yi=yi-1+ya×2-i <식 3>
yi=yi-1-ya×2-i <식 4>
(단, i=1, 2…n이다. y0=ya이다. ya는 어느 시점의 디지털 신호의 값이다)
<식 1> 또는 <식 2>로 나타낸 상기 진폭 Ai가 미리 설정된 기준 진폭에 수렴될 때까지, 혹은 다음 샘플링이 실행될 때까지, <식 3> 또는 <식 4>를 반복 연산한다.
상기 실제의 진폭이 상기 기준 진폭보다도 작은 경우, 상기 제4 연산부는 <식 1>을 연산하고, 또한 상기 제5 연산부는 <식 3>을 연산하고, 상기 실제의 진폭이 상기 기준 진폭보다도 큰 경우, 상기 제4 연산부는 <식 2>를 연산하고, 또한 상기 제5 연산부는 <식 4>를 연산한다.
상기 복수의 디지털 신호는 sin 신호 및 cos 신호로 표현되고, 상기 제1 내지 제5 연산부는, 상기 sin 신호 및 상기 cos 신호의 각각에 대응하여 설치되고, 상기 sin 신호 및 상기 cos 신호의 각각에 대해 연산을 실행한다.
상기 장치는, 상기 sin 신호 또는 상기 cos 신호 중 어느 한쪽의 부호가 일정한 기간 동안에 샘플링된 상기 복수의 디지털 신호 중, cos 신호의 최대값 xmax, cos 신호의 최소값 xmin, sin 신호의 최대값 ymax 및 sin 신호의 최소값 ymin을 유지하는 최대값ㆍ최소값 레지스터를 더 구비하고 있다.
상기 제1 연산부는, 상기 복수의 디지털 신호의 최대값과 최소값을 가산하고, 그 값의 자릿수를 1 자릿수만큼 시프트시키는 가산기이다.
상기 장치는, 상기 최대값ㆍ최소값 레지스터와 상기 제2 연산부 사이에 설치된 제1 저역 통과 필터와, 상기 제1 연산부와 상기 제2 연산부 사이에 설치된 제2 저역 통과 필터를 더 구비하고 있다.
상기 장치는, 상기 제4 연산부의 연산 결과를 유지하는 제1 계산값 레지스터와, 상기 제5 연산부의 연산 결과를 유지하는 제2 계산값 레지스터와, 상기 샘플링 직후의 최초의 연산에서 상기 실제의 진폭을 상기 제4 연산부에 송신하고, 그 이후의 연산에서는, 상기 제1 계산값 레지스터에 유지된 데이터를 상기 제4 연산부에 송신하는 제1 선택부와, 상기 샘플링 직후의 최초의 연산에서 상기 제1 보정 신호를 상기 제5 연산부에 송신하고, 그 이후의 연산에서는, 상기 제2 계산값 레지스터에 유지된 데이터를 상기 제5 연산부에 송신하는 제2 선택부와, 상기 제1 선택부에서 선택된 상기 실제의 진폭 또는 상기 제1 계산값 레지스터에 유지된 데이터를 상기 기준 진폭과 비교하고, 그 비교 결과에 따라서 상기 제4 연산부 및 상기 제5 연산부가 실행하는 연산으로서 가산 또는 감산 중 어느 하나를 결정하는 비교부와, 상기 실제의 진폭의 자릿수를 시프트하는 제1 시프팅부와, 상기 제1 보정 신호의 자릿수를 시프트하는 제2 시프팅부와, 상기 제2 보정 신호를 유지하는 보정값 레지스터를 더 구비하고 있다.
상기 복수의 디지털 신호는 sin 신호 및 cos 신호로 표현되고, 상기 제1 내지 제5 연산부, 상기 제1 및 제2 계산값 레지스터, 상기 제1 및 제2 선택부, 상기 제1 및 제2 시프팅부, 및 상기 보정값 레지스터는, 상기 sin 신호 및 상기 cos 신호의 각각에 대응하여 설치되어 있다.
본 발명의 실시 형태에 따른 파형 보정 방법은, 회전 운동 또는 왕복 운동을 행하는 운동체의 위치를 나타내는 파형 신호를 주기적으로 샘플링하고, 이 신호를 디지털화하여 얻어진 디지털 신호를 보정하는 파형 보정 방법으로서,
현 시점까지의 복수의 샘플링에 의해 얻어진 복수의 디지털 신호 중 최대값 및 최소값을 검출하고, 상기 파형 신호의 중간값으로서 미리 설정된 기준 전위로부터 상기 복수의 디지털 신호 중 최대값과 최소값의 중간값까지의 오프셋값을 산출하고(제1 연산), 상기 복수의 디지털 신호 중 최대값 또는 최소값에 대해 상기 오프셋값을 감산 또는 가산함으로써 상기 복수의 디지털 신호의 실제의 진폭을 산출하고(제2 연산), 현 시점의 샘플링에 의해 얻어진 디지털 신호로부터 상기 오프셋값을 감산 또는 가산하여 제1 보정 신호를 생성하고(제3 연산), 미리 설정된 기준 진폭에 상기 실제의 진폭을 수렴시키기 위해, 2진수로 표현된 실제의 진폭값의 자릿수를 시프트한 값을, 상기 실제의 진폭에 대해 가산 또는 감산하고(제4 연산), 상기 제4 연산에서의 가산 또는 감산의 실행과 동시에, 상기 제1 보정 신호를 제2 보정 신호에 수렴시키기 위해, 상기 제1 보정 신호의 자릿수를 상기 실제의 진폭의 시프트량과 동일량만큼 시프트한 값을, 상기 제1 보정 신호에 대해 가산 또는 감산하는(제5 연산) 것을 구비한다.
상기 제4 연산에서는,
Ai=Ai-1+Ay×2-i <식 1>
Ai=Ai-1-Ay×2-i <식 2>
(단, i=1, 2…n이다. Ay는 상기 실제의 진폭이다. A0=Ay이다)
미리 설정된 기준 진폭에 진폭 Ai가 수렴될 때까지, 혹은 다음 샘플링이 실행될 때까지, <식 1> 또는 <식 2>를 반복 연산하고,
상기 제5 연산부에서는,
yi=yi-1+ya×2-i <식 3>
yi=yi-1-ya×2-i <식 4>
(단, i=1, 2…n이다. ya는 어느 시점의 디지털 신호의 값이다. y0=ya이다)
<식 1> 또는 <식 2>로 나타낸 상기 진폭 Ai가 미리 설정된 기준 진폭에 수렴될 때까지, 혹은 다음 샘플링이 실행될 때까지, <식 3> 또는 <식 4>를 반복 실행한다.
상기 실제의 진폭이 상기 기준 진폭보다도 작은 경우, 상기 제4 연산에서는 <식 1>을 실행하고, 또한 상기 제5 연산에서는 <식 3>을 실행하고, 상기 실제의 진폭이 상기 기준 진폭보다도 큰 경우, 상기 제4 연산에서는 <식 2>를 실행하고, 또한 상기 제5 연산에서는 <식 4>를 실행한다.
상기 복수의 디지털 신호는 sin 신호 및 cos 신호로 표현되고, 상기 제1 내지 제5 연산은, 상기 sin 신호 및 상기 cos 신호의 각각에 대해 실행된다.
본 발명에 따른 파형 보정 회로 및 파형 보정 방법은, 파형 신호를 샘플링하여 얻어진 디지털 신호를, 저코스트, 고속이면서 고정밀도로 보정할 수 있다.
이하, 도면을 참조하여 본 발명의 실시 형태를 설명한다. 본 실시 형태는, 본 발명을 한정하는 것은 아니다.
도 1은, 본 발명의 실시 형태에 따른 파형 보정 장치(100)의 블록도이다. 도 7에는 파형 보정 장치(100)의 동작 플로우를 도시한다. 로터리 인코더 또는 리니어 스케일(10)은, 회전 운동 또는 왕복 운동을 행하는 운동체의 위치를 나타내는 아날로그 정현파 신호(sin파, cos파)를 출력한다. sin파, cos파는, 직교 위상의 정현파의 값이다. 운동체는, 등속 운동을 행한다고는 할 수 없으므로, sin파, cos파의 주파수는 변화한다.
A/D 컨버터(20)는, 로터리 인코더 또는 리니어 스케일(10)로부터의 sin파 및 cos파를 주기적으로 샘플링하고, 이를 디지털 신호로 변환한다. 이에 의해, 디지 털화된 좌표의 신호(sin 신호, cos 신호)가 생성된다(S10).
파형 보정 장치(100)는 진폭 검출부(30)와, 제3 연산부로서의 감산기(40, 41)와, 파형 정형부(50)를 구비하고 있다. 파형 보정 장치(100)는, A/D 컨버터(20)로부터 sin 신호 및 cos 신호를 수신하고, 이 sin 신호 및 cos 신호를 각각 보정하고, 정규화된 sin 신호 및 정규화된 cos 신호를 출력하도록 구성되어 있다. 진폭 검출부(30), 감산기(40, 41) 및 파형 정형부(50)는, 바람직하게는 디지털 로직 회로로 구성되어 있다. 진폭 검출부(30), 감산기(40, 41) 및 파형 정형부(50)는, 예를 들면 ASIC(Application Specific Integrated Circuit) 등과 같은 커스텀 LSI이어도 되고, FPGA(Field Programmable Gate Array)이어도 된다. 진폭 검출부(30), 감산기(40, 41) 및 파형 정형부(50)는, 범용 CPU 및 프로그램으로 구성되어도 된다. 파형 보정 장치(100)는, 예를 들면 회전 운동 또는 왕복 운동을 행하는 운동체를 구비한 기계에 배설된다. 운동체는, 예를 들면 공작 기계에 배치된 서보 모터의 로터 또는 왕복 운동하는 아암 등이다.
진폭 검출부(30)는, sin 신호 및 cos 신호를 수신하고, sin 신호의 최대값 및 최소값과, cos 신호의 최대값 및 최소값을 검출한다(S20). 또한, 진폭 검출부(30)는, 최대값 및 최소값을 이용하여 sin 신호의 오프셋값 및 cos 신호의 오프셋값을 산출한다(S30). 여기서, 오프셋값이란, 미리 설정된 기준 전위(예를 들면, 제로 볼트)로부터 디지털 신호의 최대값과 최소값의 중간값까지의 전위차이다. 진폭 검출부(30)는, 오프셋값을 이용하여 sin 신호의 진폭 및 cos 신호의 진폭을 산출한다(S40). 진폭 검출부(30)는, 도 4에 도시한 바와 같이 승산기 및 제산기를 이용하지 않고, 가산기 및 감산기로 구성되어 있다.
도 2는, 진폭 검출부(30)의 기능을 도시하는 개념도이다. 도 2에는, 복수의 샘플링에 의해 얻어진 cos 신호 및 sin 신호를 리사쥬 도형으로 도시하고 있다. 종축 Ya가 sin 신호의 값을 나타내고, 횡축 Xa가 cos 신호의 값을 나타내고 있다. 어느 시점에서 샘플링된 현실의 좌표(cos 신호, sin 신호)는 (xa, ya)로 나타내어져 있다.
현실의 좌표(xa, ya)는, A/D 컨버터(20)에서 샘플링된 원주상의 좌표이며, 운동체의 현실의 위치 또는 각도를 나타낸다. Xa 및 Ya는, 현실의 좌표에 대한 축(실제의 축)이다. Xo 및 Yo는, 목표로 되는 기준축이다. Xo 및 Yo의 원점(0)이 기준 전위에 대응한다. 기준 좌표는 (xmax, 0), (0, ymax), (xmin, 0) 및 (0, ymin)이다. 기준 좌표는, 리사쥬 도형과 실제의 축 Xa, Ya와의 교점이다.
기준축(Xo, Yo)과 실제의 축(Xa, Ya)과의 차가 오프셋값이다. 진폭 검출부(30)는 xmax, ymax, xmin 및 ymin을 이용하여, cos 신호의 오프셋값 OSx, sin 신호의 오프셋값 OSy, cos 신호의 실제의 진폭 Ax, 및 sin 신호의 실제의 진폭 Ay를 산출한다.
감산기(40)는 sin 신호의 오프셋값 OSy를, A/D 컨버터(20)로부터 얻은 현실의 sin 신호 ya로부터 감산한다. 이에 의해, sin 신호로부터 오프셋값을 제외한 보정 신호 yc(yc=ya-OSy)가 얻어진다(S50). 감산기(41)는 cos 신호의 오프셋값 OSx를, A/D 컨버터(20)로부터 얻은 현실의 cos 신호 xa로부터 감산한다. 이에 의해, cos 신호로부터 오프셋값을 제외한 보정 신호 xc(xc=xa-OSx)가 얻어진다. 즉, 감산기(40)는 오프셋값을 이용하여, 실제의 축 Xa, Ya를 기준축 Xo, Yo에 적합시키도록 리사쥬 도형을 평행 이동시키는 기능을 갖는다. 또한, 오프셋값의 부호를 반전시킨 경우, 감산기 대신에 가산기를 40 및 41로서 채용하여도 된다.
파형 정형부(50)는, sin 신호의 보정 신호 yc 및 cos 신호의 보정 신호 xc를 수취한다. 파형 정형부(50)는, 보정 신호 yc를 비율 Dy로 축소 또는 확대한 정규화 신호 ycn(ycn=yc*Dy)을 실질적으로 구한다. 또한, 파형 정형부(50)는, 보정 신호 xc를 비율 Dx로 축소 또는 확대한 정규화 신호 xcn(=xc*Dx)을 실질적으로 구한다. 비율 Dy는, 미리 설정된 기준 진폭 ARy와 sin 신호의 실제의 진폭 Ay와의 비(ARy/Ay)이다. 비율 Dx는, 미리 설정된 기준 진폭 ARx와 cos 신호의 실제의 진폭 Ax와의 비(ARx/Ax)이다. 기준 진폭 ARx, ARy는, 표준적인 규격으로 정해진 목표의 진폭이며, 동종의 복수의 장치에 대해 공통으로 이용되는 기준이다.
도 3은 파형 정형부(50)의 기능을 도시하는 개념도이다. 파형 정형부(50)는 실제의 진폭 Ax, Ay를 기준 진폭 ARx, ARy에 적합하도록 실질적으로 확대 또는 축소하고, 이 확대 또는 축소와 동일 비율로 보정 신호 xc, yc를 실질적으로 확대 또는 축소하도록 구성되어 있다. 이에 의해, 보정 신호 xc 및 yc는, 각각 정규화 신호 xcn 및 ycn으로 보정된다. 파형 정형부(50)는, 실제로는 승산(yc*Dy, xc*Dx) 및 제산(ARy/Ay, ARx/Ax)을 실행하지 않고, 가산 및 감산만으로 정규화 신호를 연산하도록 구성되어 있다.
이와 같이, 진폭 검출부(30)는, 현실의 신호 ya, xa의 각 오프셋값 및 각 진폭을 검출한다. 감산기(40, 41)는, 현실의 신호 ya, xa로부터 오프셋을 제거한다. 파형 정형부(50)는, 실제의 진폭이 기준 진폭에 적합하도록, 현실의 신호 ya, xa를 확대 또는 축소한다. 이에 의해, 현실의 신호 ya, xa는, 정규화 신호 xcn 및 ycn으로 보정된다. 규격화 신호 xcn, ycn은, 위치 검출 및 속도 검출에 이용될 수 있다.
일반적으로, 제산기 및 승산기는 디지털 회로로 실현하는 것이 곤란한 회로이다. 이를 실현하기 위해서는 가산기 및 승산기에 비해 매우 대규모의 디지털 회로를 이용할 필요가 있다. 따라서, 제산 및 승산을 디지털 로직으로 실현하면, 회로 규모가 커져, 코스트가 높아진다. 따라서, 제산이나 승산을 저렴한 FPGA 등으로 실현하는 것은 곤란하였다.
본 실시 형태에 따른 파형 보정 장치(100)는, 제산기 및 승산기를 이용하지 않고, 가산기 및 감산기로 구성되어 있다. 따라서, 파형 보정 장치(100) 전체의 회로 규모는, 매우 작은 것으로 된다. 또한, 제산기 및 승산기가 없으므로, 본 실시 형태에 따른 파형 보정 장치(100)는, 저가의 FPGA 등의 로직 회로로 실현하기 쉽다. 그 결과, 파형 보정 장치(100)는 저코스트로 제조 가능하게 된다. 또한, 본 실시 형태에 따른 파형 보정 장치(100)는, 단순한 가감산을 반복 실행한다. FPGA 및 ASIC와 같은 로직 회로는, 범용 CPU 및 프로그램과 비교하여, 이와 같은 단순 작업을 고속으로 반복 실행하는 데에 적합하다. 따라서, 파형 보정 장치(100)는, 정규화 신호를 단시간에 연산할 수 있다. 물론, 파형 보정 장치(100)는, 오퍼레이터보다도 단시간에 또한 고정밀도로 sin 신호 및 cos 신호를 정규화할 수 있다.
도 4는, 진폭 검출부(30)의 내부 구성을 도시하는 블록도이다. 진폭 검출부(30)는 기준 검출 회로(101)와, 부호 변화 레지스터(102∼104)와, 천이 검출 회로(105)와, 최대ㆍ최소 검출 회로(이하, 간단히, 검출 회로라고도 함) Dymax, Dymin, Dxmax, Dxmin과, 제1 연산부로서의 가산기(110, 111)와, 제2 연산부로서의 감산기(120, 121)와, 오프셋 레지스터 Ros1, Ros2와, 저역 통과 필터 LPF1∼LPF4를 구비하고 있다.
기준 검출 회로(101)는, 현실의 좌표(cos 신호, sin 신호)=(xa, ya)를 수취한다. 기준 검출 회로(101)는, 운동체가 4개의 기준 좌표(xmax, 0), (0, ymax), (xmin, 0) 및 (0, ymin)을 통과한 것을 검출한다. 기준 좌표의 통과는, sin 신호 및 cos 신호의 부호의 변화에 의해 검출할 수 있다. 부호 변화 레지스터(102∼104)는, 운동체가 기준 좌표를 통과하였을 때에 변화하는 현실의 좌표(xa, ya)의 부호의 변화를 유지한다. 3개의 부호 변화 레지스터(102∼104)는, 현실의 좌표(xa, ya)의 부호의 과거 3회의 이력을 유지할 수 있다.
천이 검출 회로(105)는, 부호 변화 레지스터(102∼104)에 유지된 부호의 천이에 기초하여, 최대ㆍ최소 검출 회로에 명령을 보낸다. 예를 들면, 현실의 좌표가 0, π/2, π의 순서대로 회전한 경우, 부호 변화 레지스터(102∼104)는 (xa의 부호, ya의 부호)로서 각각 (+, +), (-, +), (-, -)의 데이터를 유지한다. 천이 검출 회로(105)는, 부호 변화 레지스터(102∼104)의 데이터에 의해, 운동체의 현실의 좌표가 제1 상한, 제2 상한, 제3 상한으로 이동하고 있는 것을 식별할 수 있다. 현실의 좌표가 π/2, π, (3/2)π의 순서대로 회전한 경우, 부호 변화 레지스 터(102∼104)는, 각각 (-, +), (-, -), (+, -)의 데이터를 유지한다. 천이 검출 회로(105)는, 부호 변화 레지스터(102∼104)의 데이터에 의해, 운동체의 현실의 좌표가 제2 상한, 제3 상한, 제4 상한으로 이동하고 있는 것을 식별할 수 있다. 현실의 좌표가 π, (3/2)π, 0의 순서대로 회전한 경우, 부호 변화 레지스터(102∼104)는, 각각 (-, -), (+, -), (+, +)의 데이터를 유지한다. 천이 검출 회로(105)는, 부호 변화 레지스터(102∼104)의 데이터에 의해, 운동체의 현실의 좌표가 제3 상한, 제4 상한, 제1 상한으로 이동하고 있는 것을 식별할 수 있다. 현실의 좌표가 (3/2)π, 0, π/2의 순서대로 회전한 경우, 부호 변화 레지스터(102∼104)는, 각각 (+, -), (+, +), (-, +)의 데이터를 유지한다. 천이 검출 회로(105)는, 부호 변화 레지스터(102∼104)의 데이터에 의해, 현실의 좌표가 제4 상한, 제1 상한, 제2 상한으로 이동하고 있는 것을 식별할 수 있다. 또한, 상기 구체예는, 운동체가 반시계 방향 CCW로 회전하고 있는 경우의 구체예이다. 마찬가지로, 운동체가 시계 방향 CW로 회전하고 있는 경우도, 천이 검출 회로(105)는 운동체의 현실의 좌표의 천이를 검출할 수 있다.
검출 회로 Dymax, Dymin, Dxmax, Dxmin은, 현실의 좌표 xa 또는 ya 중 어느 한쪽의 부호가 일정한 기간 동안에 샘플링된 복수의 현실의 좌표 (xa, ya) 중 xa의 최대값 xmax, xa의 최소값 xmin, ya의 최대값 ymax 및 ya의 최소값 ymin을 유지하도록 구성되어 있다.
예를 들면, 검출 회로 Dymax는, 현실의 좌표(xa, ya)의 ya의 부호가 플러스(+)인 기간에 샘플링된 복수의 현실의 좌표 중 ya의 최대값 ymax를 유지하도록 구성되어 있다. 보다 상세하게는, 검출 회로 Dymax는, ya의 가상의 최대값을 유지하는 임시 레지스터 PR1과, 임시 레지스터의 데이터와 현실의 좌표 ya를 비교하는 비교기 COMP1과, 최대값 ymax를 유지하는 레지스터 Rymax를 구비하고 있다.
임시 레지스터 PR1은, 우선 최초로 샘플링된 현실의 좌표 ya를 유지한다. 비교기 C0MP1은, 다음에 샘플링된 현실의 좌표 ya와 이전의 샘플링에 의해 얻어지고 임시 레지스터 PR1에 저장된 데이터를 비교하고, 보다 큰 값을 임시 레지스터 PR1에 되돌린다. 이를 반복함으로써, 임시 레지스터 PR1에 저장된 값은 샘플링마다 갱신되고, 최대값 ymax에 점차로 근접해 간다.
레지스터 Rymax는, 천이 검출 회로(105)로부터의 유지 명령에 의해 임시 레지스터 PR1의 값을 유지한다. 이 유지 명령은, ya의 부호가 플러스(+)인 기간의 종료 시에 출력된다. 이 때, 운동체의 1 회전 또는 1 왕복에서, 임시 레지스터 PR1에 저장된 값이 최대로 되어 있기 때문이다. 레지스터 Rymax에 저장된 값은, 운동체가 1 회전 또는 1 왕복할 때마다 갱신된다.
운동체가 고속으로 동작하고 있는 경우, cos파 및 sin파의 주파수는 높게 된다. 샘플링은 어떤 일정 기간을 두고 주기적으로 실행되기 때문에, 운동체가 고속 동작하면, 샘플링이 상대적으로 엉성하게 된다. 따라서, 레지스터 Rymax에 저장된 최대값 ymax는, sin파의 거의 정점을 나타내지만, 반드시 엄밀하게 그 정점의 값을 나타내는 것이 아니라, 운동체의 회전 또는 왕복마다 어느 정도 변화된다. 따라서, 저역 통과 필터 LPF1이, 레지스터 Rymax와 감산기(120) 사이에 설치되어 있다. 저역 통과 필터 LPF1은, 그의 컷오프 주파수가 정현파(sin파, cos파)의 주파수보다 도 낮고, 따라서 레지스터 Rymax로부터 출력되는 최대값 ymax를 안정화시킨다.
임시 레지스터 PR1은, 천이 검출 회로(105)로부터의 리세트 명령에 의해 리세트된다. 리세트 명령은 유지 명령과 동시, 혹은 그 직후에 출력된다. 이에 의해, 레지스터 Rymax가 임시 레지스터 PR1의 값을 유지한 후에, 임시 레지스터 PR1을 리세트할 수 있다.
검출 회로 Dymin은, ya의 부호가 마이너스(-)인 기간에 샘플링된 복수의 현실의 좌표 중 ya의 최소값 ymin을 유지하도록 구성되어 있다. 보다 상세하게는, 검출 회로 Dymin은, ya의 가상의 최소값을 유지하는 임시 레지스터 PR2와, 임시 레지스터의 데이터와 현실의 좌표 ya를 비교하는 비교기 COMP2와, 최소값 ymin을 유지하는 레지스터 Rymin을 구비하고 있다.
임시 레지스터 PR2는, 최초로 샘플링된 현실의 좌표의 ya를 유지한다. 비교기 COMP2는, 다음에 샘플링된 ya와 이전의 샘플링에 의해 얻어져 임시 레지스터 PR2에 저장된 데이터를 비교하고, 보다 작은 값을 임시 레지스터 PR2에 되돌린다. 이를 반복함으로써, 임시 레지스터 PR2에 저장된 값은 샘플링마다 갱신되고, 최소값 ymin에 점차로 근접해 간다.
레지스터 Rymin은, 천이 검출 회로(105)로부터의 유지 명령에 의해 임시 레지스터 PR2의 값을 유지한다. 이 유지 명령은, ya의 부호가 마이너스(-)인 기간의 종료 시에 출력된다. 이 때, 운동체의 1 회전 또는 1 왕복에서, 임시 레지스터 PR2에 저장된 값이 최소로 되어 있기 때문이다. 레지스터 Rymin에 저장된 값은, 운동체가 1 회전 또는 1 왕복할 때마다 갱신된다.
가산기(110)는, 레지스터 Rymax, Rymin과 오프셋 레지스터 Ros1 사이에 접속되어 있다. 가산기(110)는, ymax와 ymin을 가산하고, 그 결과 얻어진 값을 2분의 1로 한다. 이에 의해, 오프셋값이 산출된다. 예를 들면, ymax=10, ymin=-8로 하면, 오프셋값 OSy는, 1로 된다. 또한, 실제의 계산은, 2 진수의 디지털 값으로 실행된다. 2 진수의 디지털 값을 2 분의 1로 하기 위해서는, 그 디지털 값의 자릿수를 1 자릿수만큼 우 시프트시키는 것이다. 우 시프트란, 어떤 수치가 보다 작은 값으로 되는 방향으로 자릿수를 시프트시키는 것이다. 따라서, 가산기(110)는, 간단히 ymax와 ymin을 가산하고, 그 가산값의 자릿수를 1 자릿수만큼 우 시프트시키면 된다.
가산기(110)에서 산출된 오프셋값 OSy는, 오프셋 레지스터 Ros1에 저장된다. 오프셋 레지스터 Ros1은, 천이 검출 회로(105)로부터의 유지 명령을 받았을 때에, 오프셋값 OSy를 유지한다.
오프셋값 OSy도, ymaX와 마찬가지로, 운동체의 회전 또는 왕복마다 어느 정도 변화한다. 따라서, 저역 통과 필터 LPF2가, 오프셋 레지스터 Ros1과 감산기(120) 사이에 설치되어 있다. 저역 통과 필터 LPF2는, 그 컷오프 주파수가 정현파(sin파, cos파)의 주파수보다도 낮고, 따라서 오프셋 레지스터 Ros1로부터 출력되는 오프셋값 OSy를 안정화시킨다.
감산기(120)는, 최대값 ymax로부터 오프셋값 OSy를 감산한다. 이에 의해, sin 신호의 실제의 진폭 Ay가 얻어진다. 본 실시 형태에서는, 감산기(120)는 최대값 ymax로부터 오프셋값 OSy를 감산하고 있다. 그러나, 감산기(120)는 오프셋값 OSy로부터 최소값 ymin을 감산하여도 된다. 이와 같이 연산하여도, 진폭 Ay를 산출할 수 있기 때문이다.
현실의 좌표 xa(cos 신호)에 대해서도, 현실의 좌표 ya(sin 신호)와 마찬가지로 연산된다. 그에 의해, 오프셋 OSx 및 cos 신호의 실제의 진폭 Ax가 얻어진다. 예를 들면, 검출 회로 Dxmax는, 현실의 좌표(xa, ya)의 xa의 부호가 플러스(+)인 기간에 샘플링된 복수의 현실의 좌표 중 xa의 최대값 xmax를 유지하도록 구성되어 있다. 보다 상세하게는, 검출 회로 Dxmax는 xa의 가상의 최대값을 유지하는 임시 레지스터 PR3과, 임시 레지스터의 데이터와 현실의 좌표 xa를 비교하는 비교기 COMP3과, 최대값 xmax를 유지하는 레지스터 Rxmax를 구비하고 있다.
임시 레지스터 PR3은, 우선 최초로 샘플링된 현실의 좌표 xa를 유지한다. 비교기 COMP3은, 다음에 샘플링된 현실의 좌표 xa와 이전의 샘플링에 의해 얻어지고 임시 레지스터 PR3에 저장된 데이터를 비교하고, 보다 큰 값을 임시 레지스터 PR3에 되돌린다. 이를 반복함으로써, 임시 레지스터 PR3에 저장된 값은 샘플링마다 갱신되고, 최대값 xmax에 점차로 근접해 간다.
레지스터 Rxmax는, 천이 검출 회로(105)로부터의 유지 명령에 의해 임시 레지스터 PR3의 값을 유지한다. 이 유지 명령은, xa의 부호가 플러스(+)인 기간의 종료 시에 출력된다. 이 때, 운동체의 1 회전 또는 1 왕복에서, 임시 레지스터 PR3에 저장된 값이 최대로 되어 있기 때문이다.
임시 레지스터 PR3은, 천이 검출 회로(105)로부터의 리세트 명령에 의해 리세트된다. 리세트 명령은 유지 명령과 동시, 혹은 그 직후에 출력된다. 이에 의 해, 레지스터 Rxmax가 임시 레지스터 PR3의 값을 유지한 후에, 임시 레지스터 PR3을 리세트할 수 있다.
저역 통과 필터 LPF3은, 레지스터 Rxmax와 감산기(121) 사이에 설치되어 있다. 저역 통과 필터 LPF3은, 다른 저역 통과 필터와 마찬가지로, 레지스터 Rxmax로부터 출력되는 최대값 xmax를 안정화시킨다.
검출 회로 Dxmin은, xa의 부호가 마이너스(-)인 기간에 샘플링된 복수의 현실의 좌표 중 xa의 최소값 xmin을 유지하도록 구성되어 있다. 보다 상세하게는, 검출 회로 Dxmin은, xa의 가상의 최소값을 유지하는 임시 레지스터 PR4와, 임시 레지스터의 데이터와 현실의 좌표 xa를 비교하는 비교기 COMP4와, 최소값 xmin을 유지하는 레지스터 Rxmin을 구비하고 있다.
임시 레지스터 PR4는, 최초로 샘플링된 현실의 좌표의 xa를 유지한다. 비교기 COMP4는, 다음에 샘플링된 xa와 이전의 샘플링에 의해 얻어지고 임시 레지스터 PR4에 저장된 데이터를 비교하고, 보다 작은 값을 임시 레지스터 PR4에 되돌린다. 이를 반복함으로써, 임시 레지스터 PR4에 저장된 값은 샘플링마다 갱신되고, 최소값 xmin에 점차로 근접해 간다.
레지스터 Rxmin은, 천이 검출 회로(105)로부터의 유지 명령에 의해 임시 레지스터 PR4의 값을 유지한다. 이 유지 명령은, xa의 부호가 마이너스(-)인 기간의 종료 시에 출력된다. 이 때, 운동체의 1 회전 또는 1 왕복에서, 임시 레지스터 PR4에 저장된 값이 최소로 되어 있기 때문이다. 레지스터 Rxmin에 저장된 값은, 운동체가 1 회전 또는 1 왕복할 때마다 갱신된다.
가산기(111)는, 레지스터 Rxmax, Rxmin과 오프셋 레지스터 Ros2 사이에 접속되어 있다. 가산기(111)는, xmax와 xmin을 가산하고, 그 결과 얻어진 값을 2분의 1로 한다. 이에 의해, 오프셋값이 산출된다. 실제로는, 가산기(111)는, 간단히 xmax와 xmin을 가산하고, 그 가산값의 자릿수를 1 자릿수만큼 우 시프트시키면 된다.
가산기(111)에서 산출된 오프셋값 OSx는, 오프셋 레지스터 Ros2에 저장된다. 오프셋 레지스터 Ros2는, 천이 검출 회로(105)로부터의 유지 명령을 받았을 때에, 오프셋값 OSx를 유지한다.
오프셋값 OSx도, 레지스터 Rxmax 내의 최대값 xmax와 마찬가지로, 운동체의 회전 또는 왕복마다 어느 정도 변화한다. 따라서, 저역 통과 필터 LPF4가, 오프셋 레지스터 Ros2와 감산기(121) 사이에 설치되어 있다. 저역 통과 필터 LPF4는, 오프셋 레지스터 Ros2로부터 출력되는 오프셋값 OSx를 안정화시킨다.
감산기(121)는, 최대값 xmax로부터 오프셋값 OSy를 감산한다. 이에 의해, sin 신호의 실제의 진폭 Ay가 얻어진다. 본 실시 형태에서는, 감산기(121)는 최대값 xmax로부터 오프셋값 OSx를 감산하고 있다. 그러나, 감산기(120)는 오프셋값 OSx로부터 최소값 xmin을 감산하여도 된다. 이와 같이 연산하여도, 진폭 Ax를 산출할 수 있기 때문이다.
도 5는, 현실의 좌표(xa, ya)의 천이에 관하여, 유지 명령의 대상 레지스터 및 리세트 명령의 대상 레지스터를 나타낸 표이다. 현실의 좌표가 0, π/2, π의 순서대로 천이하는 경우, 혹은 π, π/2, 0의 순서대로 천이하는 경우, ya의 부호 는 플러스(+)이다. 따라서, 현실의 좌표가 이 순서대로 천이한 후, 천이 검출 회로(105)는, 레지스터 Rymax에 유지 명령을 출력한다. 레지스터 Rymax는, 유지 명령을 받고, 임시 레지스터 PR1에 저장된 값을 ymax로서 유지한다. 이 때, 혹은 이 직후, 천이 검출 회로(105)는 임시 레지스터 PR1에 리세트 명령을 출력한다. 이에 의해, 임시 레지스터 PR1에 저장된 값은 리세트된다.
현실의 좌표가 π, (3/2)π, 0의 순서대로 천이하는 경우, 혹은 0, (3/2)π, π의 순서대로 천이하는 경우, ya의 부호가 마이너스(-)이다. 따라서, 현실의 좌표가 천이한 후, 천이 검출 회로(105)는 레지스터 ymin에 유지 명령을 출력한다. 레지스터 ymin은 유지 명령을 받고, 임시 레지스터 PR2에 저장된 값을 ymin으로서 유지한다. 이 때, 혹은 이 직후, 천이 검출 회로(105)는 임시 레지스터 PR2에 리세트 명령을 출력한다. 이에 의해, 임시 레지스터 PR2에 저장된 값은 리세트된다.
현실의 좌표가 (3/2)π, 0, π/2의 순서대로 천이하는 경우, 혹은 π/2, 0, (3/2)π의 순서대로 천이하는 경우, xa의 부호가 플러스(+)이다. 따라서, 현실의 좌표가 천이한 후, 천이 검출 회로(105)는 레지스터 Rxmax에 유지 명령을 출력한다. 레지스터 Rxmax는 유지 명령을 받고, 임시 레지스터 PR3에 저장된 값을 xmax로서 유지한다. 이 때, 혹은 이 직후, 천이 검출 출신 회로(105)는 임시 레지스터 PR3에 리세트 명령을 출력한다. 이에 의해, 임시 레지스터 PR3에 저장된 값은 리세트된다.
현실의 좌표가 π/2, π, (3/2)π의 순서대로 천이하는 경우, 혹은 (3/2)π, π, π/2의 순서대로 천이하는 경우, xa의 부호가 마이너스(-)이다. 따라서, 현실 의 좌표가 이 순서대로 천이한 후, 천이 검출 회로(105)는 레지스터 Rxmin에 유지 명령을 출력한다. 레지스터 Rxmin은 유지 명령을 받고, 임시 레지스터 PR4에 저장된 값을 xmin으로서 유지한다. 또한, 이 때, 혹은 이 직후, 천이 검출 회로(105)는 임시 레지스터 PR4에 리세트 명령을 출력한다. 이에 의해, 임시 레지스터 PR4에 저장된 값은 리세트된다.
운동체는, 일정 속도로 일정 방향으로 회전하고 있다고는 할 수 없다. 따라서, 레지스터 Rymax의 갱신 빈도와 Rymin의 갱신 빈도는 동등하게 되지 않는 경우가 있다. 레지스터 Rxmax의 갱신 빈도와 Rxmin의 갱신 빈도도 동등하게 되지 않는 경우가 있다. 예를 들면, Rymax의 갱신 빈도가 Rymin의 갱신 빈도보다도 적은 경우, Rymax의 갱신 기간이 길어진다. 그 기간에 오프셋량 또는 운동체의 속도가 변화되면 최대값 ymax가 최소값 ymin에 비해 부정확한 값으로 되게 된다. 이와 같은 문제를 회피하기 위해, 진폭 검출부(30)는 레지스터 Rymin 및 Rymax를 페어로 갱신하고, 레지스터 Rxmax 및 Rxmin을 페어로 갱신하는 것이 바람직하다.
도 1을 다시 참조하여, 감산기(40, 41)의 기능을 설명한다. 감산기(40)는, 진폭 검출부(30)와 파형 정형부(50) 사이에 설치되어 있다. 감산기(40)는, 현실의 좌표 ya로부터 오프셋값 OSy를 감산한다. 오프셋값 OSy가 양수인 경우, 현실의 좌표 ya는, 기준축 Yo에 대해 플러스측으로 어긋나 있다. 오프셋값 OSy가 음수인 경우, 현실의 좌표 ya는, 기준축 Yo에 대해 마이너스측으로 어긋나 있다. 따라서, 감산기(40)가 (ya-OSy)를 연산함으로써, 오프셋 성분이 현실의 좌표 ya로부터 제외된다. 이에 의해, 제1 보정 신호로서의 yc가 얻어진다.
감산기(41)도, 진폭 검출부(30)와 파형 정형부(50) 사이에 설치되어 있다. 감산기(41)는, 현실의 좌표 xa로부터 오프셋값 OSx를 감산한다. 오프셋값 OSx가 양수인 경우, 현실의 좌표 xa는, 기준축 Xo에 대해 플러스측으로 어긋나 있다. 오프셋값 OSx가 음수인 경우, 현실의 좌표 xa는, 기준축 Xo에 대해 마이너스측으로 어긋나 있다. 따라서, 감산기(40)가 (xa-OSx)를 연산함으로써, 오프셋 성분이 현실의 좌표 xa로부터 제외된다. 이에 의해, 제1 보정 신호로서의 xc가 얻어진다.
또한, 오프셋값 OSy, OSx의 부호가 반전하고 있는 경우에는, 감산기 대신에 가산기를 제3 연산기(40, 41)로서 채용하면 된다. 오프셋값 OSy, OSx의 부호가 반전하고 있는 경우란, 예를 들면 오프셋 레지스터 Ros1, Ros2로부터 제3 연산기(40, 41)까지의 사이에, 인버터(도시하지 않음)가 버퍼로서 개재하고 있는 경우이다.
도 6은, 파형 정형부(50)의 내부 구성을 도시하는 블록도이다. 또한, 파형 정형부(50)는 독립적이고 또한 동일한 처리를 sin 신호 및 cos 신호의 각각에 대해 실행한다. 따라서, 도 6에서는 sin 신호에 관한 파형 정형부(50)를 도시하고, cos 신호에 관한 파형 정형부에 대해서는 생략한다. 도 7은, 본 발명의 실시 형태에 따른 파형 보정 장치(100)의 동작을 도시하는 플로우도이다.
파형 정형부(50)는, 제4 연산부(51)와, 제5 연산부(52)와, 제1 선택부(56)와, 제2 선택부(57)와, 제1 계산값 레지스터 R11과, 제2 계산값 레지스터 R21과, 보정값 레지스터 R31과, 비교부 COMP와, 제1 시프팅부 SFT1과, 제2 시프팅부 SFT2와, 시프트량 카운터 SC를 구비하고 있다.
파형 정형부(50)는, 실제의 진폭 Ax 및 제1 보정 신호로서 yc를 수신한다. 실제의 진폭 Ax 및 보정 신호 yc는, 각각 제1 선택부(56) 및 제2 선택부(57)에 송신된다. 또한, 실제의 진폭 Ax 및 보정 신호 yc는, 각각 제1 및 제2 시프팅부 SFT1, SFT2에 송신된다.
제1 선택부(56)는, 어느 시점의 샘플링 직후, 최초로 실제의 진폭 Ax를 선택하고, 실제의 진폭 Ax를 비교부 COMP 및 제4 연산부(51)에 송신한다. 그 후, 제1 선택부(56)는, 다음 샘플링까지 제1 계산값 레지스터 R11에 유지된 데이터를 비교부 COMP 및 제4 연산부(51)에 송신한다.
제2 선택부(57)는, 어느 시점의 샘플링 직후, 최초로 보정 신호 yc를 선택하고, 보정 신호 yc를 제5 연산부(52)에 송신한다. 그 후, 제2 선택부(57)는, 다음 샘플링까지 제2 계산값 레지스터 R21에 유지된 데이터를 제5 연산부(52)에 송신한다.
한편, 제1 시프팅부 SFT1은, 2 진수의 디지털값으로 표현된 실제의 진폭 Ay의 자릿수를 우 시프트하고, 시프트 후의 값을 제4 연산부(51)에 보낸다. 제2 시프팅부 SFT2는, 2 진수의 디지털값으로 표현된 보정 신호 yc의 자릿수를 우 시프트하고, 시프트 후의 값을 제5 연산부(52)에 보낸다.
시프트량 카운터 SC는, 제1 및 제2 시프팅부 SFT1, SFT2에서 시프트되는 시프트량(자릿수)을 결정한다. 샘플링 직후에서, 시프트량 i는 1이다. 그 후, 제4 및 제5 연산부(51, 52)의 연산의 실행마다 하나씩 인크리먼트된다. 즉, 시프트량 i는, 연산 횟수와 동등한 값이다. 또한, 제1 및 제2 시프팅부 SFT1, SFT2는, 각각 실제의 진폭 Ay 및 보정 신호 yc를 동일량만큼 시프트시킨다.
비교부 COMP는 제1 선택부(56)에서 선택된 실제의 진폭 Ay 또는 제1 계산값 레지스터 R11에 유지된 데이터 중 어느 하나와 기준 진폭 ARy를 비교한다. 또한, 비교부 COMP는, 그 비교 결과에 따라서, 제4 및 제5 연산부(51, 52)가 실행하는 연산식으로서 가산 또는 감산 중 어느 하나를 결정한다. 제4 및 제5 연산부(51, 52)가 실행하는 연산종(가산 또는 감산)은, 동일하다. 즉, 제4 연산부(51)가 가산을 실행하는 경우에는, 제5 연산부(52)도 가산을 실행하고, 제4 연산부(51)가 감산을 실행하는 경우에는, 제5 연산부(52)도 감산을 실행한다.
제4 연산부(51)는, 실제의 진폭 Ay를 기준 진폭 ARy에 수렴시키기 위해, 제1 시프팅부 SFT1에서 실제의 진폭 Ay의 자릿수를 우 시프트한 값을, 실제의 진폭 Ay에 대해 가산 또는 감산한다(S60). 또한, 제4 및 제5 연산부(51, 52)의 상세한 연산에 대해서는 후술한다. 제4 연산부(51)는, 이 가산 또는 감산에 의해 얻어진 결과값을 제1 계산값 레지스터 R11에 보낸다. 제1 계산값 레지스터 R11은, 제4 연산부(51)가 연산을 실행할 때마다 갱신되고, 그 결과값으로 이전의 결과값을 치환한다(S70).
제5 연산부(52)는, 제4 연산부(51)와 동기하여, 보정 신호 yc를 정규화 신호 ycn에 수렴시키기 위해, 보정 신호 yc의 자릿수를 실제의 진폭 Ay의 시프트량과 동일량만큼 시프트한 값을, 보정 신호 yc에 대해 가산 또는 감산한다(S61). 제5 연산부(52)는, 이 가산 또는 감산에 의해 얻어진 결과값을 제2 계산값 레지스터 R21에 보낸다. 제2 계산값 레지스터 R21은, 제5 연산부(52)가 연산을 실행할 때마다 갱신되고, 그 결과값으로 이전의 결과값을 치환한다(S71).
제4 및 제5 연산부(51, 52)는, 실제의 진폭 Ay의 자릿수의 우 시프트의 양 및 보정 신호 yc의 자릿수의 우 시프트의 양을 1, 2, 3…로 증대시키면서, 연산을 반복 실행한다.
실제의 진폭 Ay 또는 제1 계산값 레지스터 R11에 유지된 데이터가 기준 진폭 ARy보다도 큰 경우에는, 비교부 COMP는 제4 및 제5 연산부(51, 52)가 실행하는 연산의 종류를 감산으로 결정한다. 실제의 진폭 Ay 또는 제1 계산값 레지스터 R11에 유지된 데이터가 기준 진폭 ARy보다도 작은 경우에는, 비교부 COMP는 제4 및 제5 연산부(51, 52)가 실행하는 연산의 종류를 가산으로 결정한다. 이에 의해, 제4 연산부(51)가 연산을 반복함으로써, 제1 계산값 레지스터 R11에 유지된 데이터는, 기준 진폭 ARy에 수렴한다. 또한, 제5 연산부(52)가 연산을 반복함으로써, 제2 계산값 레지스터 R21에 유지된 데이터는, 정규화된 신호 ycn에 수렴한다.
제4 및 제5 연산부(51, 52)의 연산은, 제1 계산값 레지스터 R11에 유지된 데이터가 기준 진폭 ARy에 수렴될 때까지, 혹은 다음 샘플링이 실행될 때까지, 반복 실행된다(S80). 제4 및 제5 연산부(51, 52)의 연산의 종료 후, 보정값 레지스터 R31은, 제2 계산값 레지스터 R21에 유지된 데이터를 보정값 레지스터 R31에 저장한다. 이 보정값 레지스터 R31에 저장된 데이터는 정규화 신호 ycn으로서 위치 검출 회로나 속도 검출 회로 등에 출력된다.
다음으로, 제4 및 제5 연산부(51, 52)의 연산을 상세하게 설명한다. 보정 신호 yc는 정규화하기 위해, yc×Dy를 실질적으로 산출할 필요가 있다. 여기서, 비율 Dy는, Dy=Σ((D(i)-BD(i))×2-i)와 같이 2 진수로 표시할 수 있다. 여기서, i는, Dy를 2 진수로 표시하였을 때의 비트 번호를 나타내고 있다. D(1)가 최상위 비트의 값을 나타내고, i가 커짐에 따라서 하위 비트의 값을 나타낸다. BD(i)는, i번째의 비트의 값을 반전한 값을 나타내고 있다. 따라서, (D(i)-BD(i))는, 1 또는 -1 중 어느 하나의 값을 취할 수 있다. 즉, 비율 Dy는, Dy=±2-1±2-2±2-3…과 같이, 2-i의 가산 또는 감산을 반복함으로써 얻어진다. 이 사실을 이용함으로써, 다음과 같이 제4 및 제5 연산부(51, 52)의 연산식을 구할 수 있다.
제4 연산부(51)는, <식 1> 또는 <식 2> 중 어느 하나를 실행한다.
Ai=Ai-1+Ay×2-i <식 1>
Ai=Ai-1-Ay×2-i <식 2>
단, i=1, 2…n이다. A0=Ay이다. 제4 연산부(51)는, 기준 진폭 ARy에 진폭 Ai가 수렴될 때까지, 혹은 다음 샘플링이 실행될 때까지, <식 1> 또는 <식 2>를 반복 연산한다.
실제의 진폭 Ay 또는 진폭 Ai가 기준 진폭 ARy보다도 작은 경우, 비교부 COMP는 제4 연산부(51)의 연산식으로서 <식 1>을 선택한다. 실제의 진폭 Ay 또는 진폭 Ai가 기준 진폭 ARy보다도 큰 경우, 비교부 COMP는 제4 연산부(51)의 연산식으로서 <식 2>를 선택한다. 이에 의해, 개념적으로는, 제4 연산부(51)는 Ay±Ay/2±Ay/4±Ay/8±Ay/16…을 계산한다.
제5 연산부(52)는, <식 3> 또는 <식 4> 중 어느 하나를 실행한다.
yi=yi-1+ya×2-i <식 3>
yi=yi-1-ya×2-i <식 4>
단, y0=ya이다. 제5 연산부(52)는, 기준 진폭 ARy에 <식 1> 또는 <식 2>로 나타낸 상기 진폭 Ai가 수렴될 때까지, 혹은 다음 샘플링이 실행될 때까지, <식 3> 또는 <식 4>를 반복 연산한다.
실제의 진폭 Ay 또는 진폭 Ai가 기준 진폭 ARy보다도 작은 경우, 비교부 COMP는 제5 연산부(52)의 연산식으로서 <식 3>을 선택한다. 실제의 진폭 Ay 또는 진폭 Ai가 기준 진폭 ARy보다도 큰 경우, 비교부 COMP는 제5 연산부(52)의 연산식으로서 <식 4>를 선택한다. 이에 의해, 개념적으로는, 제5 연산부(52)는 ya±ya/2±ya/4±ya/8±ya/16…을 계산한다.
제4 및 제5 연산부(51, 52)가 동기하여 연산을 반복함으로써, Ai가 기준 진폭 ARy에 수렴됨과 동시에, yi는 정규화 신호 ycn에 수렴된다.
여기서, <식 1>∼ <식 4>는 2-i의 승산항을 포함한다. 그러나, 2-i의 승산은, 2 진수의 값을 i 비트만큼 우 시프트하는 것과 등가이다. 따라서, 제4 및 제5 연산부(51, 52)는, 실제로는 승산기 및 제산기를 포함하지 않고, 간단히 가산기, 감산기 및 디지털값을 우 시프트시키는 회로로 구성될 수 있다.
제4 및 제5 연산부(51, 52)에 의한 "수렴의 정밀도"는, 연산 횟수에 의존한다. 수렴의 정밀도는, yi와 ycn과의 차를 나타내고, 그 차가 작은 쪽이 고정밀도라고 할 수 있다. 연산 횟수 i를 증대시키면, 수렴의 정밀도는 높아지고, 반대로 연산 횟수 i를 감소시키면, 수렴의 정밀도는 낮아진다. 시프트량 카운터 SC에 소정값을 연산 횟수로서 저장하여도 된다. 이 경우, i가 제한값에 도달하였을 때에, 제4 및 제5 연산부(51, 52)의 연산은 종료한다. 제한값을 임의로 설정함으로써, 수렴의 정밀도를 임의로 설정할 수 있다.
한편, 연산이 다음 샘플링까지 속행되고, 연산 횟수 i가 다음 샘플링까지 일정하지 않은 경우에는, 다음 샘플링 시에, 연산 횟수 i는 보정값 레지스터 R31에 정규화 신호 ycn과 함께 저장된다. 연산 횟수 i에 의해, 수렴 정밀도를 알 수 있기 때문이다.
파형 정형부(50)는, sin 신호 및 cos 신호의 각각에 대응하여 설치되어 있다. 그에 의해, 파형 정형부(50)는 sin 신호 및 cos 신호의 각각에 대해 정규화 신호 ycn, xcn을 산출한다. 즉, 제4 및 제5 연산부(51, 52), 비교기 COMP, 제1 및 제2 계산값 레지스터 R11, R21, 제1 및 제2 선택부(56, 57), 제1 및 제2 시프팅부 SFT1, SFT2, 시프트량 카운터 SC, 보정값 레지스터 R31은, sin 신호 및 cos 신호의 각각에 대응하여 설치되어 있다. 기준 진폭은 sin 신호 및 cos 신호의 각각에 대해 설정되어도 되지만, 바람직하게는 기준 진폭은 sin 신호 및 cos 신호에 대해 공통(동일)이다.
본 실시 형태에 따른 파형 보정 장치는, 상술한 바와 같이 승산기 및 제산기 를 갖지 않고, 가산기 및 감산기로 구성되어 있다. 따라서, 로직 회로로 구성하기 쉽고, 또한 회로 전체의 규모가 매우 작은 것으로 된다. 또한, 로직 회로는 반복 연산을 연산하는 데에 적합하다. 따라서, 본 실시 형태에 따른 파형 보정 장치를 로직 회로로 구성함으로써, 연산 속도를 고속화할 수 있다.
본 실시 형태에 따른 파형 보정 장치는, 오퍼레이터의 목시에 의지하지 않고, sin 신호 및 cos 신호의 정규화를 자동으로 행할 수 있다. 이 때문에, sin 신호 및 cos 신호의 고정밀도의 정규화를 저코스트로 단시간에 실행할 수 있다. 또한, sin 신호 및 cos 신호의 진폭이 동적으로 변화하여도, 본 실시 형태에 따른 파형 보정 장치는, 그 진폭의 변환에 자동적으로 신속하게 추종하여, sin 신호 및 cos 신호를 정규화할 수 있다.
도 1은 본 발명의 실시 형태에 따른 파형 보정 장치(100)의 블록도.
도 2는 진폭 검출부(30)의 기능을 도시하는 개념도.
도 3은 파형 정형부(50)의 기능을 도시하는 개념도.
도 4는 진폭 검출부(30)의 내부 구성을 도시하는 블록도.
도 5는 현실의 좌표(xa, ya)의 천이에 관하여, 유지 명령의 대상 레지스터 및 리세트 명령의 대상 레지스터를 나타낸 표.
도 6은 파형 정형부(50)의 내부 구성을 도시하는 블록도.
도 7은 본 발명의 실시 형태에 따른 파형 보정 장치(100)의 동작을 도시하는 플로우도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 파형 보정 장치
20 : A/D 컨버터
10 : 로터리 인코더 또는 리니어 스케일
30 : 진폭 검출부
40, 41 : 감산기(제3 연산부)
50 : 파형 정형부
101 : 기준 검출 회로
102∼104 : 부호 변화 레지스터
105 : 천이 검출 회로
Dymax, Dymin, Dxmax, Dxmin : 최대ㆍ최소 검출 회로
110, 111 : 가산기(제1 연산부)
120, 121 : 감산기(제2 연산부)
Ros1, Ros2 : 오프셋 레지스터
LPF1∼LPF4 : 저역 통과 필터
51 : 제4 연산부
52 : 제5 연산부
56 : 제1 선택부
57 : 제2 선택부
R11 : 제1 계산값 레지스터
R21 : 제2 계산값 레지스터
R31 : 보정값 레지스터
C0MP : 비교부
SFT1 : 제1 시프팅부
SFT2 : 제2 시프팅부
SC : 시프트량 카운터

Claims (13)

  1. 회전 운동 또는 왕복 운동을 행하는 운동체의 각도 또는 위치를 나타내는 파형 신호를 주기적으로 샘플링하고, 이 신호를 디지털화하여 얻어진 디지털 신호를 보정하는 파형 보정 장치로서,
    현 시점까지의 복수의 샘플링에 의해 얻어진 복수의 디지털 신호 중 최대값 및 최소값을 검출하는 최대값ㆍ최소값 검출부와,
    상기 파형 신호의 중간값으로서 미리 설정된 기준 전위로부터 상기 복수의 디지털 신호 중 최대값과 최소값의 중간값까지의 오프셋값을 산출하는 제1 연산부와,
    상기 복수의 디지털 신호 중 최대값 또는 최소값에 대해 상기 오프셋값을 감산 또는 가산함으로써 상기 복수의 디지털 신호의 실제의 진폭을 산출하는 제2 연산부와,
    현 시점의 샘플링에 의해 얻어진 디지털 신호로부터 상기 오프셋값을 감산 또는 가산하여 제1 보정 신호를 생성하는 제3 연산부와,
    상기 실제의 진폭을 미리 설정된 기준 진폭에 수렴시키기 위해, 2진수로 표현된 실제의 진폭값의 자릿수를 시프트한 값을, 상기 실제의 진폭에 대해 가산 또는 감산하는 제4 연산부와,
    상기 제4 연산부에서의 가산 또는 감산의 실행과 동시에, 상기 제1 보정 신호를 제2 보정 신호에 수렴시키기 위해, 상기 제1 보정 신호의 자릿수를 상기 실제의 진폭의 시프트량과 동일량만큼 시프트한 값을, 상기 제1 보정 신호에 대해 가산 또는 감산하는 제5 연산부
    를 포함하는 것을 특징으로 하는, 파형 보정 장치.
  2. 제1항에 있어서,
    상기 제4 연산부는,
    Ai=Ai-1+Ay×2-i <식 1>
    Ai=Ai-1-Ay×2-i <식 2>
    (단, i=1, 2…n이다. A0=Ay이다. Ay는 상기 실제의 진폭이다)
    미리 설정된 기준 진폭에 진폭 Ai가 수렴될 때까지, 혹은 다음 샘플링이 실행될 때까지, <식 1> 또는 <식 2>를 반복 연산하고,
    상기 제5 연산부는,
    yi=yi-1+ya×2-i <식 3>
    yi=yi-1-ya×2-i <식 4>
    (단, i=1, 2…n이다. y0=ya이다. ya는 어느 시점의 디지털 신호의 값이다)
    <식 1> 또는 <식 2>로 나타낸 상기 진폭 Ai가 미리 설정된 기준 진폭에 수렴될 때까지, 혹은 다음 샘플링이 실행될 때까지, <식 3> 또는 <식 4>를 반복 연산하는 것을 특징으로 하는 파형 보정 장치.
  3. 제2항에 있어서,
    상기 실제의 진폭이 상기 기준 진폭보다도 작은 경우, 상기 제4 연산부는 <식 1>을 연산하고, 또한 상기 제5 연산부는 <식 3>을 연산하고, 상기 실제의 진폭이 상기 기준 진폭보다도 큰 경우, 상기 제4 연산부는 <식 2>를 연산하고, 또한 상기 제5 연산부는 <식 4>를 연산하는 것을 특징으로 하는 파형 보정 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 복수의 디지털 신호는 sin 신호 및 cos 신호로 표현되고,
    상기 제1 내지 제5 연산부는, 상기 sin 신호 및 상기 cos 신호의 각각에 대응하여 설치되고, 상기 sin 신호 및 상기 cos 신호의 각각에 대해 연산을 실행하는 것을 특징으로 하는 파형 보정 장치.
  5. 제4항에 있어서,
    상기 sin 신호 또는 상기 cos 신호 중 어느 한쪽의 부호가 일정한 기간 동안에 샘플링된 상기 복수의 디지털 신호 중, cos 신호의 최대값 xmax, cos 신호의 최소값 xmin, sin 신호의 최대값 ymax 및 sin 신호의 최소값 ymin을 유지하는 최대값ㆍ최소값 레지스터를 더 구비한 것을 특징으로 하는 파형 보정 장치.
  6. 제1항에 있어서,
    상기 제1 연산부는, 상기 복수의 디지털 신호의 최대값과 최소값을 가산하고, 그 값의 자릿수를 1 자릿수만큼 시프트시키는 가산기인 것을 특징으로 하는 파형 보정 장치.
  7. 제5항에 있어서,
    상기 최대값ㆍ최소값 레지스터와 상기 제2 연산부 사이에 설치된 제1 저역 통과 필터와,
    상기 제1 연산부와 상기 제2 연산부 사이에 설치된 제2 저역 통과 필터
    를 더 구비한 것을 특징으로 하는 파형 보정 장치.
  8. 제1항에 있어서,
    상기 제4 연산부의 연산 결과를 유지하는 제1 계산값 레지스터와,
    상기 제5 연산부의 연산 결과를 유지하는 제2 계산값 레지스터와,
    상기 샘플링 직후의 최초의 연산에서 상기 실제의 진폭을 상기 제4 연산부에 송신하고, 그 이후의 연산에서는, 상기 제1 계산값 레지스터에 유지된 데이터를 상기 제4 연산부에 송신하는 제1 선택부와,
    상기 샘플링 직후의 최초의 연산에서 상기 제1 보정 신호를 상기 제5 연산부에 송신하고, 그 이후의 연산에서는, 상기 제2 계산값 레지스터에 유지된 데이터를 상기 제5 연산부에 송신하는 제2 선택부와,
    상기 제1 선택부에서 선택된 상기 실제의 진폭 또는 상기 제1 계산값 레지스터에 유지된 데이터를 상기 기준 진폭과 비교하여, 그 비교 결과에 따라서 상기 제4 연산부 및 상기 제5 연산부가 실행하는 연산으로서 가산 또는 감산 중 어느 하나를 결정하는 비교부와,
    상기 실제의 진폭의 자릿수를 시프트하는 제1 시프팅부와,
    상기 제1 보정 신호의 자릿수를 시프트하는 제2 시프팅부와,
    상기 제2 보정 신호를 유지하는 보정값 레지스터
    를 더 구비한 것을 특징으로 하는 파형 보정 장치.
  9. 제8항에 있어서,
    상기 복수의 디지털 신호는 sin 신호 및 cos 신호로 표현되고,
    상기 제1 내지 제5 연산부, 상기 제1 및 제2 계산값 레지스터, 상기 제1 및 제2 선택부, 상기 제1 및 제2 시프팅부, 및 상기 보정값 레지스터는, 상기 sin 신호 및 상기 cos 신호의 각각에 대응하여 설치되어 있는 것을 특징으로 하는 파형 보정 장치.
  10. 회전 운동 또는 왕복 운동을 행하는 운동체의 위치를 나타내는 파형 신호를 주기적으로 샘플링하고, 이 신호를 디지털화하여 얻어진 디지털 신호를 보정하는 파형 보정 방법으로서,
    현 시점까지의 복수의 샘플링에 의해 얻어진 복수의 디지털 신호 중 최대값 및 최소값을 검출하고,
    상기 파형 신호의 중간값으로서 미리 설정된 기준 전위로부터 상기 복수의 디지털 신호 중 최대값과 최소값의 중간값까지의 오프셋값을 산출하고(제1 연산),
    상기 복수의 디지털 신호 중 최대값 또는 최소값에 대해 상기 오프셋값을 감산 또는 가산함으로써 상기 복수의 디지털 신호의 실제의 진폭을 산출하고(제2 연산),
    현 시점의 샘플링에 의해 얻어진 디지털 신호로부터 상기 오프셋값을 감산 또는 가산하여 제1 보정 신호를 생성하고(제3 연산),
    상기 실제의 진폭을 미리 설정된 기준 진폭에 수렴시키기 위해, 2진수로 표현된 실제의 진폭값의 자릿수를 시프트한 값을, 상기 실제의 진폭에 대해 가산 또는 감산하고(제4 연산),
    상기 제4 연산에서의 가산 또는 감산의 실행과 동시에, 상기 제1 보정 신호를 제2 보정 신호에 수렴시키기 위해, 상기 제1 보정 신호의 자릿수를 상기 실제의 진폭의 시프트량과 동일량만큼 시프트한 값을, 상기 제1 보정 신호에 대해 가산 또는 감산하는(제5 연산)
    것을 포함하는 것을 특징으로 하는, 파형 보정 방법.
  11. 제10항에 있어서,
    상기 제4 연산에서는,
    Ai=Ai-1+Ay×2-i <식 1>
    Ai=Ai-1-Ay×2-i <식 2>
    (단, i=1, 2…n이다. A0=Ay이다. Ay는 상기 실제의 진폭이다)
    미리 설정된 기준 진폭에 진폭 Ai가 수렴될 때까지, 혹은 다음 샘플링이 실행될 때까지, <식 1> 또는 <식 2>를 반복 연산하고,
    상기 제5 연산부에서는,
    yi=yi-1+ya×2-i <식 3>
    yi=yi-1-ya×2-i <식 4>
    (단, i=1, 2…n이다. ya는 어느 시점의 디지털 신호의 값이다. y0=ya이다)
    <식 1> 또는 <식 2>로 나타낸 상기 진폭 Ai가 미리 설정된 기준 진폭에 수렴될 때까지, 혹은 다음 샘플링이 실행될 때까지, <식 3> 또는 <식 4>를 반복 실행하는 것을 특징으로 하는 파형 보정 방법.
  12. 제11항에 있어서,
    상기 실제의 진폭이 상기 기준 진폭보다도 작은 경우, 상기 제4 연산에서는 <식 1>을 실행하고, 또한 상기 제5 연산에서는 <식 3>을 실행하고, 상기 실제의 진폭이 상기 기준 진폭보다도 큰 경우, 상기 제4 연산에서는 <식 2>를 실행하고, 또 한 상기 제5 연산에서는 <식 4>를 실행하는 것을 특징으로 하는 파형 보정 방법.
  13. 제10항 내지 제12항 중 어느 한 항에 있어서,
    상기 복수의 디지털 신호는 sin 신호 및 cos 신호로 표현되고,
    상기 제1 내지 제5 연산은, 상기 sin 신호 및 상기 cos 신호의 각각에 대해 실행되는 것을 특징으로 하는 파형 보정 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5190644B2 (ja) * 2008-09-24 2013-04-24 日本電産サンキョー株式会社 エンコーダの誤差補正方法
DE102009022084B4 (de) * 2009-05-20 2015-07-09 Sew-Eurodrive Gmbh & Co Kg Verfahren zur Bestimmung der Winkelstellung eines drehbaren Teils
JP5602420B2 (ja) 2009-12-10 2014-10-08 キヤノン株式会社 変位測定装置、露光装置、及び精密加工機器
JP6222425B2 (ja) * 2013-04-24 2017-11-01 セイコーエプソン株式会社 物理量検出回路、物理量検出装置、電子機器及び移動体
JP6940955B2 (ja) * 2017-02-14 2021-09-29 日本電産サンキョー株式会社 ロータリエンコーダ
JP2022111803A (ja) 2021-01-20 2022-08-01 キヤノン株式会社 被検物の位置又は角度を算出する算出方法、プログラム、情報処理装置及びシステム

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002243501A (ja) 2001-02-16 2002-08-28 Canon Inc エンコーダ出力信号の自動調整装置
JP2004045286A (ja) 2002-07-12 2004-02-12 Denso Corp レゾルバ補正方法
JP2005208028A (ja) 2003-12-22 2005-08-04 Minebea Co Ltd バリアブルリラクタンスレゾルバ用角度演算方法とそのための角度演算装置
JP2006170837A (ja) 2004-12-16 2006-06-29 Alps Electric Co Ltd 補償機能を備えた角度検出センサ

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4458322A (en) * 1981-06-19 1984-07-03 Manhattan Engineering Co., Inc. Control of page storage among three media using a single channel processor program and a page transfer bus
JPH06167354A (ja) * 1992-11-27 1994-06-14 Sony Magnescale Inc スケールの内挿処理装置
JPH07218288A (ja) * 1994-01-28 1995-08-18 Mitsubishi Electric Corp 絶対位置検出装置及びその誤差補正方法
TW579424B (en) 2001-07-09 2004-03-11 Shell Int Research Vibration analysis for predictive maintenance in machinery
EP1471332A1 (en) * 2003-04-17 2004-10-27 Dialog Semiconductor GmbH Digital interface for an angular sensor
DE10334869B3 (de) * 2003-07-29 2004-09-16 Tech3 E.K. Drehwinkelsensor
KR20060117324A (ko) * 2003-11-18 2006-11-16 코닌클리케 필립스 일렉트로닉스 엔.브이. 위치 결정
JP4524652B2 (ja) 2005-07-06 2010-08-18 ソニー株式会社 Ａｄ変換装置並びに半導体装置
WO2007148461A1 (ja) * 2006-06-19 2007-12-27 Panasonic Corporation エンコーダ信号の位相補正回路
JP4987448B2 (ja) * 2006-12-05 2012-07-25 東芝機械株式会社 速度検出装置
JP2010164541A (ja) * 2009-01-19 2010-07-29 Canon Inc 処理装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002243501A (ja) 2001-02-16 2002-08-28 Canon Inc エンコーダ出力信号の自動調整装置
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