KR100976375B1 - 2점 위상변조기의 트리밍 - Google Patents

Abstract

위상변조기내의 VCO 이득의 자동적인 측정을 위한 방법과 시스템이 알려졌다. 발명의 방법과 시스템은 종합, 위상변조기의 안, 주파수 제어입력을 가진 발진기를 제어하는데 사용되는 주어진 출력주파수를 가진 신호, 변조입력, 그리고 되돌림 루프로 구성된다. 주파수 제어신호는 상기 주파수 제어입력에 적용되며 제어된 발진기의 얻은 변화는 상기 변조입력을 경유하여 상기 되돌림 루프의 외부에 보완된다. 발명의 방법과 시스템은 EDGE와 WCDMA 시스템을 포함하는 위상과 진폭변조를 사용하는 어떠한 텔레커뮤니케이션 시스템에도 쓰일 수 있을 것이다.

Description

2점 위상변조기의 트리밍{Trimming of a Two Point Phase Modulator}

발명의 분야

본 발명은 일반적으로 라디오 주파수신호의 직접적인 변조에 관한 것이다. 보다 구체적으로 본 발명은 라디오 주파수신호의 직접적인 변조에 사용되는 2점 위상변조기에 관한 것이다.

발명의 배경

스펙트럼측면에서 효율적인 모든 디지털, 협대역 라디오 송신기들은 원칙적으로 두 개의 작업을 수행한다. 첫째, 베이스밴드 데이터는 자신의 스펙트럼폭을 제한하도록 필터링되어야 하고, 둘째, 필터링된 베이스밴드 신호는 바람직한 라디오 주파수밴드로 번역되어야 한다. 베이스밴드 신호를 라디오 주파수 신호로 번역하는 수많은 기술이 존재한다. 그 중 하나가 베이스밴드 신호를 위상동기루프(PLL, phase-locked loop)와 같은 주파수 신시사이저의 입력으로 직접 제공하는 것을 포함한다. 이 기술의 예들은 US Patents 6,229,400, 5,483,203, 그리고 5,207,491; EP Published Applications 1079514 그리고 0961412; 및 UK Published Application 2337884에서 볼 수 있을 것이다.

PLL의 동작은 본 발명이 속하는 기술분야에서 통상의 기술을 가진 자에게 잘 알려져 있으므로 여기에서의 설명은 생략한다. PLL의 분주기 인수 N이 정수 또는 유리수-N PLL에서과 같이 정수 아닌 값이 될 수 있다고 말하는 것으로 충분할 것이다. 유리수-N PLL들은 일반적으로 시그마 델타 변조기(Sigma Delta Modulator)에 의하여 제어된다. 결과로 나온 PLL 출력신호 평균값으로 기준신호의 유리수 곱을 만들 수 있도록 서로 다른 정수값 사이에서 PLL의 분주기 인수를 스위칭한다.
베이스밴드 신호를 시그마 델타 변조기에 적용하면 유리수-N PLL을 직접 변조한 결과를 낳는다. 전형적으로, 베이스밴드 신호의 필터링된 버전이 시그마 델타 변조기에 제공되고, 이때 주파수 분주기의 주파수 분주기 인수를 변경하는데 상기 베이스밴드 신호의 순시 주파수를 사용한다. 시그마 델타 변조기로 주파수 분주기 인수를 제어함으로써 정진폭(Constant Envelope)을 갖는 변조(다시 말하면 주파수 및 위상 변조)가 이루어질 수 있다. 그리고 시그마 델타 변조기가 복잡한 아날로그 회로를 대신하기 때문에, 정진폭 시스템(예를 들면, 이동 커뮤니케이션을 위한 전역적 시스템(GSM, Global Systems for Mobile Communications) 또는 디지털 커뮤니케이션 시스템(DCS, Digital Communication Systems))을 위한 매우 소형의 아키텍쳐를 개발할 수 있다.

현재, 완성된 라디오 송신기는 직접 변조 방식을 사용한 단일의 ASIC(application specific integrated circuit)으로 집적될 수 있다.

그러나 정진폭 시스템들은 대역폭 이용에서 효율적이지 않으므로, 제안된 시스템들은 위상 및 주파수 변조에 더하여 진폭 변조 또한 사용한다. 이러한 시스템들의 예로 EDGE(Enhanced Data GSM Environment) and WCDMA(Wideband Code Division Multiple Access)를 들 수 있다. 이러한 시스템들에서, 변조신호는 위상부분과 진폭부분으로 나누어진다. 위상부분은 유리수-N PLL로 도입되며 진폭부분은 (효율적으로 다중된) PLL 파워 증폭기의 뒤에 더하여진다. 이러한 방법에서 스위칭블록들은 전력 효율이 매우 좋은 완성된 변조기 전체에서 사용될 수 있다.

그러나 신호를 진폭 및 위상부분으로 나눌 때, 위상 및 진폭의 각 대역폭은 결합된 신호의 대역폭보다 훨씬 넓어진다. 그리고 진폭과 위상부분이 PLL 뒤에 있는 곱셈기에서 결합되므로, 진폭과 위상부분의 다이네믹한 범위 및 대역폭, 그리고 진폭과 위상부분들 사이의 타이밍에 엄격한 요건이 부과된다.

PLL 루프 대역폭 제한을 회피하는 한 가지 방법은 PLL에 또 하나의 변조점을 부가하는 것이며 따라서 "2점 변조"라는 용어를 사용한다. 2점 변조에서, 제2 의 변조신호가 루프 필터 뒤에 있는 PLL로 삽입된다. 2점 위상변조기의 예를 도 1에 나타내었다. 2점 위상변조기는 위상 주파수 검출기(25), 루프필터(저역통과 필터(LP)이다)(65), 덧셈기(11), 전압제어 발진기(VCO)(16), 피드백 루프내의 주파수 분주기(8), 그리고 시그마 델타 변조기를 포함한다. 진폭부분을 부가하기 위한 PLL 파워 증폭기(14) 또한 제시한다. 유사한 변조 설계가 US Patent No. 5,834,987에 "Frequency synthesizer systems and methods for three point modulation with a DC-response."란 제목으로 서술되어 있다.

동작에 있어서, 베이스밴드 신호의 순시 주파수(f_inst)는 두 점에서 PLL(15)로 인가된다: 점(10)(시그마 델타 변조기에서) 및 점(12)(덧셈기에서). 기준주파수 (θ_ref)는 위상 주파수 검출기(25)에 인가되고, 진폭부분 "A"는 파워 증폭기(14)에 인가된다. 변조 입력으로부터 VCO(16)의 출력으로 가는 전달함수는 다음과 같이 유도될 수 있다.

[수학식 1]

식에서 볼 수 있는 바와 같이, 2점 변조기에 대한 전달 함수는 PLL 루프 대역폭과 독립적이다. 이는 PLL 루프 대역폭과 변조 대역폭 사이에서 절충해야 할 필요성을 없앤다. 불행하게도, 전달 함수가 VCO 이득(Kvco)에 종속하기 때문에, 이러한 설계는 결과적으로 새로운 미지의 것, 말하자면 VCO 이득의 추정(K'vco)을 도입하게 된다. 만약 K'vco가 틀리면, 시스템의 ACPR(adjacent channel power ratio)요구사항과 절충하게 될 스펙트럼의 증가를 초래할 수 있다.

표준 VCO 구성이 도 2에 도시하였다. 볼 수 있는 바와 같이, VCO는 인덕터(L1, L2)(20, 21)와 버랙터(C_v)(30, 32)로 구성되는 공진기를 포함한다. 기생용량(C_par)(24)은 공진기로부터 볼 수 있듯이 모든 캐퍼시터 로딩(loading)과 모든 기생용량들을 나타낸다. 또한 커플링 캐퍼시터들(C_c)(26, 28)과 버랙터(C_v)를 공진기에 느슨하게 커플링하기 위한 R_gnd(34, 36)(버랙터를 위한 접지기준)로 구성되는 튜닝 네트워크 가 도시된다. 도 2의 밑부분은 발진을 유지하기 위한 능동 소자들(예를 들어, 트랜지스터들(38, 40))을 보여준다. 온보드 VCO를 가진 라디오 주파수(RF) ASIC에서, VCO 이득은 인덕터의 크기, 출력주파수, 그리고 버랙터의 바이어스 점에 의존한다.

VCO의 튜닝 감도(VCO 이득)는 VCO 중심 주파수(w_o )를 튜닝 전압에 관하여 미분을 취함으로써 다음과 같이 유도된다.

[수학식 2]

수학식 (2)에서 볼 수 있는 것처럼, 튜닝 감도는 많은 파라미터들에 의존한다. 예를 들어 VCO 온칩 인덕터들(예를 들어 L1, L2)는 커다란 금속 구조이고 본래가 안정적이다. 버랙터 커패시터와 버랙터 용량의 기울기는 튜닝 전압(V_tune)(42)에 의존한다. 튜닝 전압(V_tune)은, 결국 VCO 중심 주파수에 의존한다. 그러나 신중하게 설계하고 상기 수학식을 고려함으로써 전체 VCO 이득 변화를 감소시킬 수 있다.

주파수에 대한 측정된 VCO 이득 테이블은 VCO 이득에서의 변화를 보상할 수 있다. 그러나 이러한 솔루션의 커다란 문제는, 회로를 제조할 때 공진기의 기생용량(C_par)이 변하고 따라서 서로 다른 튜닝 전압이 올바른 출력주파수를 얻어야 하는 것이 요구된다는 것이다. VCO 이득은 하나의 샘플로부터 또 다른 것까지 50% 정도 변할 수 있다. 이는 VCO 이득이 각각의 VCO 칩이 안정적으로 동작하도록 측정되어야 함을 의미한다.

다른 해결책은 VCO가 PLL 튜닝 전압과 변조입력이라는 두 개의 분리된 입력을 갖는 수정된 VCO 회로 구성이며, 이는 US Patent No. 5, 834, 987에 서술되어 있다. 이러한 회로구조의 타입은 도 3에 도시되어 있다. 볼 수 있는 바와 같이, 도 3의 회로는 분리된 튜닝 입력(V_mod)(50)과 변조 버랙터들(C_v1)(30-1, 32-1)이 변조를 위하여 부가된 것을 제외하고는 도 2의 회로와 유사하다. 커플링 커패시터들(C_c1)(26-1, 28-1)과 바닥 저항기들(R_gnd1)(34-1, 36-1) 또한 존재한다. V_mod 튜닝 입력은 V_tune 튜닝 입력(42)과 유사하지만 버랙터들(C_v1)의 동작점을 설정하기 위하여 인가된 DC 전압을 가진다. 이는 변조 버랙터들(C_v1)이 적절한 DC 레벨에서 바이어스되도록 한다. 또한, 입력 대역폭과 튜닝 감도는 변조를 위해 최적화될 수 있다. 만약 버랙터들(C_v1)에 인가된 DC 레벨이 일정하다면, 수학식 2에서 변하는 것은 단지 중심주파수이다. 바꾸어 말하면, 수정된 VCO 솔루션은, 그러한 변화들이 튜닝 전압에서 보상되기 때문에 기생용량의 변화에 독립적이다. 이는 샘플에서 샘플로의 VCO 이득 변화가 주로 특정 바이어스 점에서의 버랙터내의 확산과 커플링 커패시터내의 확산에 의존한다는 것을 의미한다. 그러나 신중한 설계로, (주로 값이 큰 소자를 선택하는 것에 의해) VCO 이득 변화를 10%이하로 줄일 수 있다.

상술한 설계들이 이점을 가지지만, EDGE와 WCDMA 시스템과 같은 VCO 이득 추정에 대한 엄격한 요구사항을 가진 시스템들에 대해서는 충분하지 않을 것이다. 더욱이 더 복잡한 변조 계획들(예를 들면 16QAM)을 갖는 미래의 시스템들에 대한 VCO 이득 추정 요구사항은 더 높아질 것이다. 따라서 VCO 이득의 자동 측정 또는 트리밍 방식을 필요로 한다.

발명의 요약

본 발명은 위상변조기내의 VCO 이득의 자동 교정(Calibration)을 위한 방법과 시스템을 제공한다. 본 발명의 방법과 시스템은 주파수 제어 입력을 갖는 제어된 발진기, 제어 입력, 그리고 피드백 루프를 포함한다. 주파수 제어 신호는 상기 주파수 제어 입력에 인가되며, 제어 발진기의 이득 변화는 변조입력을 경유하여 피드백 루프의 외부에서 보완된다. 발명의 방법과 시스템은 EDGE와 WCDMA 시스템을 포함하여, 위상과 진폭 변조를 사용하는 어떠한 통신시스템에도 채용될 수 있을 것이다.

일반적으로, 한 관점에서, 본 발명은 위상변조기를 제공한다. 위상변조기는 위상 주파수 검출기를 가지는 위상동기루프, 위상 주파수 검출기에 결합된 저역통과 변조입력부, 전압 제어 발진기, 그리고 상기 전압 제어발진기에 결합된 고역통과 변조입력부를 포함한다. 트리밍회로는 위상 주파수 검출기와 전압제어 발진기 사이에 연결된다. 트리밍회로는 위상 주파수 검출기로부터 에러신호를 수신하여 고역통과 변조입력의 이득을 제어하도록 설정되는데, 고역통과 변조입력의 이득은 고역통과 변조입력과 저역통과 변조입력이 함께 전압제어 발진기에 대한 전역통과 변조입력을 형성하도록 제어된다.

일반적으로 또 다른 관점에서 본 발명은 위상 주파수 검출기,위상 주파수 검출기에 결합된 저역통과 변조입력부, 상기 전압제어 발진기, 상기 전압제어 발진기에 결합된 고역통과 변조입력부, 그리고 트리밍회로를 포함하는 위상동기루프를 가진 위상변조기내의 전압제어 발진기의 이득을 제어하는 방법을 제공한다. 상기 방법은 트리밍회로내의 위상 주파수 검출기로부터의 에러신호를 받는 단계와 상기 트리밍회로 및 에러 신호를 이용하여 고역통과 변조입력과 저역통과 변조입력이 함께 전압제어 발진기에 대한 전역통과 변조 입력을 형성하도록 상기 고역통과 변조입력의 이득을 제어하는 단계를 포함한다.

일반적으로, 또 다른 관점에서 본 발명은 위상동기루프를 제공한다. 위상동기루프는 위상 주파수 검출기, 전압제어 발진기, 그리고 상기 위상 주파수 검출기와 상기 전압제어 발진기 사이에 연결된 트리밍회로를 포함한다. 트리밍회로는 위상 주파수 검출기로부터의 에러신호를 수신하고, 상기 에러신호와 상기 전압제어 발진기의 이득의 추정에 기초하여 전압제어 발진기의 이득을 제어하도록 설정된다.

일반적으로, 여전히 또 다른 관점에서 본 발명은 주파수 신시사이저를 제공한다. 주파수 신시사이저는 출력주파수를 생성하기 위한 주파수제어 입력신호에 호응하는 튜닝입력과 피드백 루프를 가진 전압제어 발진기, 및 피드백 루프의 외부에 있는 전압제어 발진기의 이득변화를 보상하기 위한 보상회로를 포함한다.

일반적으로, 또 다른 관점에서 본 발명은 주어진 출력주파수를 가진 신호를 신시사이징하는 방법을 제공한다. 상기 방법은 피드백 루프를 가진 제어 발진기의 주파수 제어입력에 인가된 주파수 제어신호에 호응하는 출력주파수를 생성하는 단계 및 상기 되돌림 루프의 외부에서 제어발진기의 이득변화를 보상하는 단계로 구성된다.

일반적으로, 여전히 또 다른 관점에서 본 발명은 자동 VCO 이득보상을 위한 보상 루프를 갖는 2점 위상변조기를 제공한다. 상기 변조기는 출력주파수를 생성하기 위한 주파수 제어입력신호에 호응하는 튜팅입력과 되돌림 루프를 가진 제어 발진기 및 상기 되돌림 루프의 외부에서 상기 제어발진기의 이득변화를 보상하기 위한 보상회로를 포함한다.

강조되어야만 하는 것은 포함된 용어가 본 명세서에 사용될 때, 열거되는 상태적 특징들, 정수들, 스텝들 또는 컴포넌트들이 존재하더라도, 하나 또는 그 이상 의 다른 특징들, 정수들, 스텝들, 컴포넌트들 또는 그룹들 그것의 존재 또는 추가를 제외하는 것은 아니다.

도면의 간단한 설명

제1도는 2점 변조를 도시한 블럭도이다.

제2도는 전형적인 차동, 온칩 VCO의 간단한 개략도이다.

제3도는 변조를 위하여 최적화된 수정된 VCO의 간단한 개략도이다.

제4도는 본 발명의 구체예에 따른 예비 전하 펌프을 가진 수정된 위상 주파수 검출기를 보여주는 블럭도이다.

제5도는 본 발명의 구체예에 따른 VCO 이득 추정을 설정하기 위한 2점 위상 변조 및 피드백을 사용한 변조기의 블럭도이다.

제6도는 본 발명의 구체예에 따른 VCO 이득 추정을 설정하기 위한 2점 위상 변조 및 피드백을 사용하는 변조기의 또 다른 구체예의 블럭도이다.

제7도는 본 발명의 구체예에 따른 전하 펌프 출력 대신에 루프 전압을 측정하도록 수정된, 도 6과 유사한 변조기의 블럭도이다.

제8도는 본 발명의 구체예에 따른 전하 펌프 출력 대신에 루프 전압을 측정하도록 수정된 또 다른 변조기의 블럭도이다.
제9도는 도 8의 변조기를 위한 루프 전압 증폭기의 예시로 구현된 블럭도이다.

삭제

제10도는 도 8의 변조기를 위한 VCO 트리밍 루프의 예시로 구현된 계통도이다.

제11도는 도 8에 도시된 루프 전압 증폭기의 예시로 구현된 계통도이다.

제12도는 도 8에 도시된 한계/지연 블록의 예시로 구현된 계통도이다.

제13도는 도 8에 도시된 믹서의 예시로 구현된 계통도이다.

제14도는 도 8에 도시된 가변이득 블록의 예시로 구현된 계통도이다.

발명의 구체예에 대한 상세한 설명

이전에 언급하였듯이, 더 복잡한 변조 계획들(예를 들면 16QAM)을 가진 미래의 시스템과 같은 EDGE 그리고 WCDMA 등의 특정 시스템들은 전술한 변조 계획을 사용하는 더 엄격한 VCO 이득 추정들을 요구한다. 따라서 본 발명은 VCO 이득의 자동적인 측정을 위한 방법과 시스템을 제공한다. 또한, 자동적 측정을 사용하는 것은 제조의 측면에서 높은 수율 및 더 안정한 동작을 가져올 것이다.

도 3의 수정된 VCO를 다시 참조하면, VCO 이득 변화를 위한 보상은 변조입력 버랙터들 C_v1에서 DC 레벨을 변화시킴으로써 적용될 수 있다. VCO 입력(다시 말하면 도 1의 점(12))에서 변조를 적용하기 위하여 사용된 디지털 아날로그(digital-to-analog) 변환기(DAC) 뒤에서 VCO 이득의 추정(K'vco)을 적용함으로써 DAC의 동작 범위 요구사항은 영향을 받지 않는다. 이러한 일반적인 고려사항들은 하기에 서술된 피드백 시스템에 대하여도 마찬가지로 적용된다.

도 1의 2점 변조기를 다시 참조하면, VCO 입력(점(12))에 인가되는 변조신호는 VCO 출력주파수에서의 변화를 초래한다. 결과적으로 VCO 출력주파수를 시도하고 교정하려는 위상 주파수 검출기(25)에 의하여 방해출력이 생성된다. 그러나 프리-스케일러(다시 말하면 주파수 분할기)(8) 입력에 동일한 변조신호가 인가될 때, 위상 주파수 검출기 출력으로부터 온 에러신호는 0이다. 도 1의 계획은 위상 주파수 검출기(25)에 대한 아래의 전달함수를 가져온다.

[수학식 3]

수학식 3에서 볼 수 있듯이 위상 주파수 검출기로부터의 출력은 VCO 이득추정을 트림(Trim)하는데 사용할 수 있다. 예를 들어 본 발명의 구체예에 따른 예비 전하펌프는 현재 존재하는 전하펌프와 병렬로 위상 주파수 검출기에 부가될 수 있다. 도 4는 본 발명의 구체예에 따른 위상 주파수 검출기(80)의 예시적 구현예를 보여준다. 위상 주파수 검출기(80)는 기준신호와 프리-스케일러(주파수 분할기)신호가 플립플롭(406과 408) 각각에 제공되는 점에서 종래의 위상 주파수 검출기와 유사하다. 플립플롭(406과 408)은 전하펌프(402)를 제어하여, 기준 및 프리-스케일러 입력 사이의 위상차이에 비례하는 전하를 출력하도록 한다. AND-게이트(410)는 플립플롭들을 재설정하는데 사용되고 데드밴드(Deadband) 보상을 위하여 지연셀(412)이 사용된다.

본 발명의 구체예에 따르면, 도시된 바와 같이 위상 주파수 검출기(80)는 제1 전하펌프(402)와 병렬로 연결된 제2 전하펌프를 포함한다. 두 개의 전하펌프는 동일한 듀티사이클(Duty Cycle)에 대하여 두 개의 에러신호, 즉 출력 전류들(60과 62)을 생성한다. PLL 루프 필터를 위하여 통상적으로 사용되는 제1 출력(60)이 사용되는 한편, 제2 출력(62)은 VCO 이득 추정을 트리밍하기 위하여 VCO에 피드백을 제공한다.

도 5는 본 발명의 구체예에 따른 위상 주파수 검출기(80)를 사용하는 예시적 2점 위상변조기(500)를 도시한다. 도 5의 계획은 제1 에러신호가 루프 필터에 제공되는 점에서 도 4의 계획과 비슷하다. 변조기(500)는 정합필터(70)와 가변이득 증폭기(75)를 포함하는 트리밍 또는 제어 루프를 포함한다. 제2 전하펌프(404)로부터의 제2 에러신호는 VCO 이득추정 에러에 기인하는 변조에러를 측정하기 위하여 사용된 정합필터(70)에 제공되고 또한 트리밍 루프를 조정(예를 들면, 정착시간 및 정착중 요동)하는 다이네믹스(Dynamics)를 설정한다. 필터(70)는 교정신호를 생성하기 위하여 에러신호(62)의 극성을 검출할 수 있어야 한다. 이러한 극성은 원래의 변조신호(f_inst)를 가지고 에러신호(62)를 교정함으로써 측정될 수 있다.

도 6은 중심주파수 변화에 기인하는 VCO 이득 변화를 위한 보상이 부가된 2점 위상변조기(600)의 또 다른 구체예를 도시한다. 도 6의 변조기(600)는 가변이득 증폭기(175)가 제2 변조신호의 입력으로 부가된 것을 제하고는 도 5의 변조기(500)와 유사하다. 이는 사용된 DAC(도시되지 않음)으로부터 (중심 주파수 w_o 에 근거하여) VCO 이득 변화의 대략적인 추정을 가능하게 하고, 피드백 경로의 이득 범위를 감소시킨다. 또한 덧셈기(11)가 제거되고 분리된 변조입력을 갖는 VCO(116)가 부가되었다. 이 VCO(116)를 사용하여, 버랙터(도 3 참조)에 인가된 DC 레벨을 변경하기 위하여 증폭기(75와 175)를 사용할 수 있다. VCO 이득 변화의 주파수 의존부(수학식 2 참조)를 알고 있기 때문에, 피드백 루프의 외부에서 이를 보상할 수 있다. 피드백 루프 외부에서의 VCO 이득 측정 에러 부분에 대한 보상은 정착시간을 더 짧게 한다. 왜냐하면 제어 루프에서의 가변 증폭기(75)의 범위는 초기 에러가 더 작기 때문에 줄어들 것이기 때문이다.

상기 계획의 예시적 구현예에서, 작은 시험신호가 두 변조점에 인가될 수 있다. 만약 VCO 이득 측정이 옳다면, 위상 주파수 검출기(80)로부터 어떠한 출력도 없을 것이다. 반면에, 만약 집적 PLL의 출력신호가 시험신호 주파수에서 일관하여 샘플링된다면, 그 불일치에 따르는 DC 전압이 발생하게 된다. 이 전압은 증폭기(175, 75)를 포함하는 제2 변조경로에서의 이득을 설정하는데 사용될 수 있다. 그 결과는 VCO 이득 측정을 제어하기 위한 피드백 시스템이다. 약간의 추가적인 필터링(예를 들어 정합필터(70)를 경유하여)은 보상 루프 내에서 올바른 다이네믹스를 얻기 위하여 일부 부가적 필터링(예를 들면, 정합필터(70)의 통과)을 적용할 수 있다.

시험신호는 PLL 출력에 나타나고, 따라서 그것이 전송채널의 외부에서 인가될 때는 인접채널전력비(ACPR, Adjacent Channel Power Ratio) 스펙트럼을, 또는 그 신호가 전송채널 내부에서 인가될 때는 EVM(Error Vector Magnitude)을 파괴되지 않도록 충분히 낮은 신호신호를 선택해야 한다. 시험신호는 PLL 뒤에서(도 1 참조) 진폭신호와 믹싱되기 때문에, 변조기 출력에서 스퍼(Spur)로 나타나지 않을 것이다.

또한, 이중 전하펌프 솔루션을 사용할 때, 측정된 에러신호는 위상 에러신호의 고역통과(HP) 필터링된 버전을 나타낸다. 에러신호의 주 에너지는 저주파(LF)부분에 포함되기 때문에, 에러신호의 퀄리티가 최적이 아님을 의미할 수 있다.

만약 에러신호가 그 대신에 루프 필터 뒤에서 측정된다면, 자동 튜닝으로 사용될 수 있는 주파수 에러의 저역통과(LP) 필터링된 버전이 된다. 에러신호는 다음과 같다.

[수학식 4]

이것은 두 개의 주파수 삽입점들이 DC 결합될 것을 요한다. 이러한 솔루션의 블럭도는 도 7에 도시된다. 볼 수 있는 바와 같이, 도 7의 변조기(700)는 정합필터(70)가 루프 필터(65) 뒤에서 재배치되는 점에서 도 6의 변조기(600)와 다르다. 이것은 VCO 이득을 제어하기 위하여 루프 전압이 측정되어 사용되도록 한다.

도 8은 본 발명의 구체예에 따라 VCO 이득을 제어하기 위하여 루프 전압을 사용하는 또 다른 2점 위상변조기(800)를 보여준다. 2점 위상변조기(800)는 도 7에 도시된 변조기(700)의 모든 구성요소들을 포함한다. 게다가 2점 위상변조기(800)는 또한 루프 전압 증폭기(802), 한계/지연 블록(804), 그리고 믹서(806)를 포함한다. 신호 "trimstart"는 이득 트리밍 프로세스를 초기화하기 위하여 사용되고 PLL이 자신의 위상 동기 프로세스를 시작한 후 일정한 시간 내에 트리거된다. VCO 이득을 트리밍하기 위하여, 덧셈기(11)의 앞이 아닌 루프 필터(65) 뒤의 루프에서 에러신호(810)가 측정된다. 에러신호(810)는 이후 루프 전압 증폭기(802)에 의하여 증폭 및 필터링되고, 변조신호의 지연된/제한된 버전과 함께 믹서(806)에서 믹싱된다. 적분기(808)는 믹서(806)에서 온 믹싱된 신호를 적분하고, 가변이득 증폭기(75)는 덧셈기(11)를 경유한 에러신호(810)와의 결합 이전에 VCO 변조신호의 이득을 조절한다. 제2 가변이득 증폭기(175)는 사용된 중심 주파수 w_o 에 기인하는 VCO 이득 변화를 대략적으로 추정하게 하고, 따라서 피드백 경로의 이득 범위를 감소시킨다. 상술한 바와 같이, 증폭기(75와 175)는 버랙터들(도 3을 보라)에 인가된 DC 레벨을 변경하는데 사용될 수 있다. 이러한 각 블록들의 예시적 구현예를 아래에서 설명한다.

도 9는 루프 전압 증폭기(802)의 구현예를 도시한다. 이 증폭기의 목적은 에러신호(810)를 증폭하여 변조기내에 수반되는 회로의 정합 및 노이즈 요구사항에 덜 구속되도록 하기 위한 것이다. 에러신호(810)은 VCO 이득에 반비례한다. 60MHz/V의 최대 VCO 이득과 60kHz의 평균 주파수 편이를 가정한다면, VCO 입력에서의 신호레벨은 약 1mV가 될 것이다. 이에 더하여 최대 잔류에러가 약 5%라고 가정한다면, 에러신호(810)을 위한 최소레벨은 약 50μV가 될 것이다. 루프 전압이 송신기 출력주파수와 파라미터 확산에 종속하여 2V만큼씩 변화하기 때문에, 변조기의 동적 범위 요구사항은 90dB 이상이 될 것이다(20log(2V/50μV) = 92dB).

또한, 루프 전압이 DC 성분이므로, 증폭기(902) 앞에 삽입된 고역통과 필터에 의해서 제거될 수 있다. 그러나 GSM(Global System for Mobile Communication)과 EDGE(Enhanced Data GSM Environment)와 같은 이동전화 시스템들은 PLL의 위상 동기화에 기인하여 모든 슬롯에 대한 루프 전압에서의 전이가 존재하는 TDMA(Time Division Multiple Access)를 기반으로 한다. 그러나 이는 가변 고역통과 차단주파수를 갖는 피드백 증폭기를 구현함으로써 극복될 수 있다. 다음에, PLL의 위상 동기화 과정에서 차단주파수는 높고, PLL 동기화가 된 후에는, 이득 트리밍 루프가 고역통과 필터의 차단주파수를 낮추는 Trimstart에 의해 활성화된다.

하나의 구현예에서, PLL 동기화 시간은 약 75μS일 것이다. 이 시간이 경과한 후, 이득 트리밍 프로세스를 시작하기 위하여 예를 들면, 카운터를 사용하여 Trimstart 신호가 트리거 된다. 이득 트리밍 루프 정착시간 또한 약 75μS가 될 것이므로 약 150μS의 총 교정시간이 소요되고, GSM/EDGE 시스템들을 위하여 충분한 값이다.

도 9에서 V_loop는 에러신호(810)를 나타낸다. 저역통과 필터(900)는 에러신호(810)에서 모든 고주파 노이즈를 제거한다. 어떤 고주파 노이즈는 PLL 루프 대역폭에서 피킹과 그룹지연 리플의 결과로 생길 수 있다. 저역통과 필터의 차단주파수는 PLL 루프 대역폭보다 낮아야 한다. 예를 들면, 만약 PLL 3dB 루프 대역폭이 150kHz라면, 저역통과 필터의 차단주파수는 약 60kHz가 되어야 한다.

저역통과 필터의 출력은 차동 증폭기(902)로 제공된다. 일부의 구체예에서는, 차동 증폭기(902)는 약 20배의 이득을 갖는다. 차동 증폭기(902)의 출력은 상호 컨덕턴스 셀(904)로 제공된다. 양극성 트랜지스터에 대하여, 상호 컨덕턴스는 다음과 같이 정의된다.

[수학식 5]

여기에서, i_c는 컬렉터 전류, v_be는 베이스-이미터 전압, v_cb는 컬렉터-베이스 전압이다. 상호 컨덕턴스 셀(904)의 출력은 믹서(806)로 제공된다.

차등 증폭기(902)의 출력은 또한 제2 상호 컨덕턴스 셀(906)로 제공된다. 이 셀(906)의 상호 컨덕턴스값은 다음과 같이 증폭기(802)(증폭기(802)는 저역통과 필터와 결합하여 대역통과 필터를 형성하는 고역통과 특성이 있다)의 대역폭을 설정하는데 사용될 수 있다.

[수학식 6]

Trimstart 신호를 수신하기 전에, 상호 컨덕턴스 셀(906)의 상호 컨덕턴스 값은 약 200 μA/V, 용량 C는 약 500pF, 그리고 차동 증폭기 이득은 약 20이고, 약 1.3MHz의 3dB 대역폭으로 번역한다. 상기 스텝에서의 응답은 이 경우에 한정된 슬루 레이트(Slew Rate: 단위 시간당 출력전압의 최대변화량)임을 주의해야 하며, 슬루 레이트 한계(Slew Rate Limit)는 다음과 같이 정의된다.

[수학식 7]

따라서 슬루 레이트 한계에 기초하여, 1V 스텝은 45μS이 걸린다.

Trimstart 신호를 받은 후에는, 상호 컨덕턴스 셀(906)의 상호 컨덕턴스 값은 1μA/V, 3dB 대역폭은 60kHz가 된다. 따라서 이제는 루프 전압 증폭기(802)는 약 6-60kHz의 대역폭을 가진 대역통과 증폭기이다.

믹서(806)에 관하여, 도 8을 다시 참조하면, 이 구성요소는 피드백 신호를 위한 적절한 사인(Sign)에 도달하도록 원래의 입력신호(f_inst)를 에러신호(810)와 코럴레이션(Correlation)하는데 사용된다. 일부의 구체예에서 믹서(806)를 구현하기 위하여 통상적인 길버트 믹서(Gilbert mixer)를 사용할 수 있다.

제한/지연 블록(804)은 믹서(806)가 PLL의 그룹 지연을 보상함으로써 올바르게 동작하도록 한다. 본 발명의 일부 구체예에서 제한/지연 블록(804)은 하나 또는 그 이상의 RC 네트워크들을 스위칭 인/아웃함으로써 구현될 수 있다.

적분기(808)는 믹서(806)로부터의 출력을 적분하는데 사용된다. 믹서(806)의 평균 출력신호는 VCO 이득 설정에서 에러에 해당하는 전압이다. 본 발명의 일부 구체예에서 이 전압은 적분기(808)의 상호 컨덕턴스 셀에서 전류로 변환되고, 다음에 적분기(808)의 커패시터에 의하여 적분된다. 이 커패시터의 양단 전압은 다음에 증폭기(75)의 이득을 제어하는데 사용된다. 일부 구체예에서 적분기(808)의 상호 컨덕턴스는 루프 정착시간을 최적화하도록 프로그램될 수 있다. 어느 경우에서도, 에러신호(810)는 VCO 이득에 반비례하므로, 상호 컨덕턴스는 VCO 이득에 비례해야 한다.

도 10은 도 8에 도시된 VCO 트리밍 루프의 구체예의 상위 레벨 구조이다. 도 10에서, 좌하부는 루프 전압 증폭기(802)를 나타내고, 좌상부는 제한/지연 블록(804)을 나타내고, 중앙부는 믹서(806)와 상호 컨덕턴스 셀(808)의 결합을 나타내고, 오른쪽 부분은 가변이득 증폭기(75와 175)를 나타낸다. "f_mom"과 "f_mom_bar"로 표시된 신호들은 f_inst/K'vco의 차동 버전(differential version)들을 나타내고, "LOn"과 "LOp"는 f_mom과 f_mom_bar의 지연되고 제한된 버전들을 나타낸다. Imixern과 Imixerp는 믹서(806)로 들어가는 차동 증폭기(802)로부터 온 차동 출력전력을 나타낸다. "Sbt"는 온칩 기판과의 연결을 나타낸다. "Vfb"는 차동 증폭기(802)에서 피드백 노드를 나타내고, "Vbgr"은 전체 회로에 대한 바이어스점을 설정하는 온칩 밴드갭 기준으로부터의 기준전압을 나타낸다. "Vcc"과"Gnd"는 각각 공급전압과 그라운드를 나타낸다. 이들 각 블록의 구체예를 아래에서 설명한다.

도 11을 참조하면, 도 9의 루프 전압 증폭기(802)의 구체예가 도시되어 있다. 이 도에서, R0와 C2는 저역통과 필터(900)의 구체예를 제공한다. M1, M2, R21, 그리고 R22는 차동 증폭기(902)의 구체예를 제공한다. Q2와 Q3는 전압 레벨 변경에 사용된다. Q17, R15, 그리고 M3-M6은 DC 바이어스점을 설정하는데 사용된다. Q4와 Q5는 믹서(Q18과 R5에 의하여 바이어스된 DC)를 구동하는 상호 컨덕턴스를 제공한다. Q12-Q15, Q6, Q7, Q26, 그리고 Q27은 피드백 경로를 구동하기 위한 상호 컨덕턴스를 제공한다. C7은 적분형 커패시터이다. 상호 컨덕턴스는 Trimstart 신호를 이용하는 Q20, R8, M7 또는 Q19, R23, M0에 연결함으로써 스위칭할 수 있다.

도 12는 제한/지연 블록(804)의 구체예를 도시한 것이다. 도에서, Q18, Q19, R18, 그리고 R19는 리미터(Limitor)를 제공하고, RC결합 R18, R20, 그리고 C1, C2는 지연을 제공한다. 바이어스점은 Q17과 R15에 의하여 설정된다.

도 13에는 믹서(806)의 구체예를 도시하였다. 이 도에서, Q22와 Q23((Q23, Q26, 그리고 R9, R11에 의하여 바이어스된 DC)은 DC 레벨 변경에 사용된다. 적분형 커패시터 C1을 구동하는 상호 컨덕턴스는 Q3, Q4, Q10, 그리고 Q11에 의하여 형성된다(Q25, R0, Q26, 그리고 R9, R11에 의하여 바이어스드된 DC). C1 양단의 전압은 주파수 경로의 이득을 제어한다.

도 14는 가변이득 증폭기(75와 175)의 구체예를 도시한다. 이 블록은 차동 주파수 신호를 V_mod(도 3을 보라)를 구동할 수 있는 단일단(Single Ended) 신호로 변환한다. 저항기 R34 양단의 전압은 VCO의 V_mod를 변조한다. 트랜지스터 M3와 M4는 전류 미러를 형성한다. 트랜지스터 Q35와 저항기 R44는 저항기 R34를 통하는 DC-전류/전압을 설정하기 위해 사용된다. 이는 주파수 입력이 음의 값을 가질 수 있도록 한다. 트랜지스터들 Q18, Q19, M1, 그리고 M2는 저항기 R43과 함께 트랜지스터들 M3와 M4에 의해 형성된 전류 미러로 전류를 출력하는 이미터 축퇴된 상호 컨덕턴스(트랜지스터들 Q32, Q33, 그리고 저항기들 R40, R41에 의하여 바이어스된 DC)를 형성한다. 이 회로는 고정 이득부를 형성한다.

가변이득부는 트랜지스터들 Q12, Q13, M1, 및 M2, 그리고 저항기 R42(트랜지스터들 Q30, Q31 저항기들 R38, R39에 의하여 바이어스된 DC)로 구성된 또 다른 상호 컨덕턴스에 의하여 형성된다. 이득의 변화가 가능하도록, 길버트(Gilbert) 이득 증폭기가 트랜지스터들 Q14-Q17, Q36, 및 Q37과 함께 형성된다. 길버트 이득 증폭기는 트랜지스터들 M23 및 M24, 그리고 저항기 R18(트랜지스터들 Q27와 Q28, 그리고 저항기들 R15와 R16에 의하여 바이어스된 DC)에 의하여 형성된 상호 컨덕턴스를 사용하여 전류 제어된다.

트랜지스터 M24의 게이트 DC 레벨은 트랜지스터 Q29 그리고 저항기 R17, R45 그리고 트랜지스터 Q0에 의하여 설정된다. Trimstart 신호 이전에는(다시 말하면 PLL 위상 동기화 중), 가변이득부는 MOS 스위치 M10을 사용하여 최대값의 반으로 설정한다. 이것은 Trimstart 신호가 발생한 후 이득을 위아래로 대칭적으로 변경할 수 있도록 한다.

본 발명의 구체예는 VCO와 주파수 분주기 입력에서, 두 변조점을 참조하여 상술하였다. 그러나 본 발명은 하나의 저역통과경로와 하나의 고역통과경로를 갖는 어떠한 2점 변조기에서도 똑같이 적용될 수 있다. 예를 들어 저역통과경로는 PLL 기준 신호를 통하여 제공될 것이다.

본 발명은 상기의 구체예에 의하여 보다 더 잘 이해될 수 있으며, 구체예는 본 발명의 예시를 위한 것이며 첨부된 특허청구범위에 의하여 한정되는 보호범위를 제한하고자 하는 것은 아니다.

Claims (46)

1. 위상 주파수 검출기(80), 상기 위상 주파수 검출기에 결합된 저역통과 변조부, 전압제어 발진기(VCO) 및 상기 전압제어 발진기에 결합된 고역통과 변조입력부를 포함하는 위상 고정 루프(PLL); 및

   상기 위상 주파수 검출기 및 상기 전압제어 발진기(VCO)에 연결되어 위상 주파수 검출기로부터 온 에러신호를 수신하고 상기 고역통과 변조입력부의 변조입력 및 저역통과 변조입력의 변조입력이 함께 전압제어 발진기(VCO)에 대한 전역통과 변조입력을 형성하도록 고역통과 변조입력부의 변조입력의 이득을 제어하도록 설정된 트리밍회로;

   를 포함하고, 상기 트리밍회로는 상기 전압제어 발진기의 이득 추정 및 변화를 자동으로 교정하도록 상기 위상 동기 루프와 함께 피드백 제어루프를 형성하는 것을 특징으로 하는 2점 위상변조기.
2. 제1항에 있어서, 상기 위상 주파수 검출기(80)는 제1 전하펌프(402)와 제2 전하펌프(404)를 포함하고, 상기 에러신호는 상기 제1 전하펌프로부터의 피드백 컴포넌트(60)와 상기 제2 전하펌프로부터의 이득제어 컴포넌트(62)를 포함하는 것을 특징으로 하는 2점 위상변조기.
3. 제1항에 있어서, 상기 트리밍회로내에 상기 트리밍회로의 동적 특성(Dynamic behaviour)을 제어하기 위한 정합필터(70)를 더 포함하는 것을 특징으로 하는 2점 위상변조기.
4. 제1항에 있어서, 상기 트리밍회로는 상기 위상 주파수 검출기에 연결된 저역통과 필터(65)와 병렬로 위치되는 것을 특징으로 하는 2점 위상변조기.
5. 제1항에 있어서, 상기 트리밍회로는 상기 위상 주파수 검출기(80)와 연결된 저역통과 필터(65)의 후단에 위치되는 것을 특징으로 하는 2점 위상변조기.
6. 제1항에 있어서, 상기 전압제어 발진기(116)의 원하는 출력신호의 중심주파수에 기초하여 상기 전압제어 발진기(116)의 이득의 추정을 상기 전압제어 발진기(116)로 도입하기 위하여 상기 전압제어 발진기(116)에 결합된 가변증폭기를 더 포함하여 구성되는 것을 특징으로 하는 2점 위상변조기.
7. 제6항에 있어서, 상기 전압제어 발진기(116)는 상기 가변증폭기의 출력을 수신하기 위한 분리된 변조입력을 갖는 것을 특징으로 하는 2점 위상변조기.
8. 제1항에 있어서, 상기 저역통과 변조입력과 상기 고역통과 변조입력을 결합하기 위한 덧셈기(11)를 더 포함하여 구성되는 것을 특징으로 하는 2점 위상변조기.
9. 제1항에 있어서, 상기 트리밍 회로는,

   출발신호의 수령과 동시에 상기 에러신호를 증폭하도록 설정된 루프전압 증폭기(802);

   상기 고역통과 변조입력에 제공된 변조신호를 지연하고 제한하도록 설정된 지연 및 제한부(804);

   상기 증폭된 에러신호를 상기 지연되고 제한된 변조신호와 믹싱하도록 설정된 믹서(806); 및

   상기 믹싱된 신호를 적분하도록 설정된 적분기(808);

   를 포함하고, 상기 적분된 믹싱된 신호는 상기 고역통과 변조입력에 제공된 상기 변조신호의 이득을 제어하는데 사용되는 것을 특징으로 하는 2점 위상변조기.
10. 제9항에 있어서, 상기 루프전압 증폭기(802)는 상기 에러신호를 필터링하도록 설정된 저역통과 필터(900) 및 상기 필터링된 에러신호를 증폭하도록 설정된 차동증폭기(902)를 포함하는 것을 특징으로 하는 2점 위상변조기.
11. 제10항에 있어서, 상기 루프전압 증폭기(802)는 상기 차등증폭기(902)의 피드백 경로내의 상호컨덕턴스 셀(906)을 더 포함하고, 상기 상호 컨덕턴스 셀(906)의 상호컨덕턴스를 높은 값과 낮은 값 사이에서 스위칭하여 상기 차등증폭기(902)를 대역통과 증폭기로 변환시키는 것을 특징으로 하는 2점 위상변조기.
12. 제1항에 있어서, 상기 위상변조기는 고도 데이터 GSM 환경 커뮤니케이션 시스템(Enhanced Data GSM Environment communication system)에 사용되도록 설정되는 것을 특징으로 하는 2점 위상변조기.
13. 제1항에 있어서, 상기 위상변조기는 광역밴드 코드분할 다중접근 커뮤니케이션 시스템(Wideband Code Division Multiple Access communication system)에 사용되도록 설정되는 것을 특징으로 하는 2점 위상변조기.
14. 위상 주파수 검출기(80)를 포함하는 위상 동기 루프, 상기 위상 주파수 검출기(80)에 결합된 저역통과 변조입력부, 전압제어 발진기(116), 상기 전압제어 발진기(116)에 결합된 고역통과 변조입력부, 그리고 상기 위상 주파수 검출기(80)와 상기 전압제어 발진기(116)에 연결된 트리밍회로를 포함하는 2점 위상변조기에서,

    상기 트리밍회로내에서 상기 위상 주파수 검출기(80)로부터 에러신호를 받는 단계;

    상기 고역통과 변조입력부의 변조입력 및 상기 저역통과 변조입력부의 변조입력이 함께 상기 전압제어발진기에 대한 전역통과 변조입력을 형성하도록 상기 트리밍회로와 에러신호를 이용하여 고역통과 변조입력부의 변조입력의 이득을 제어하는 단계; 및

    상기 전압제어 발진기(116)의 상기 이득의 추정을 상기 전압제어 발진기(116)에 적용하는 단계;

    를 포함하고, 상기 트리밍회로는 상기 위상 동기 루프와 함께 피드백 제어루프를 형성하는 것을 특징으로 하여 상기 전압제어 발진기(116)의 이득을 제어하는 방법.
15. 제14항에 있어서, 상기 에러신호를 수신하는 단계는 상기 에러신호의 피드백 컴포넌트(60)와 상기 에러신호의 이득제어 컴포넌트(62)를 수신하는 것을 포함하는 것을 특징으로 하는 상기 전압제어 발진기의 이득을 제어하는 방법.
16. 제14항에 있어서, 상기 트리밍회로의 동적 특성(Dynamic Behaviour)을 제어하기 위하여 상기 수신한 에러신호를 필터링하는 단계를 더 포함하는 것을 특징으로 하는 상기 전압제어 발진기의 이득을 제어하는 방법.
17. 제14항에 있어서, 상기 에러신호는 상기 위상 주파수 검출기(80)에 연결된 저역통과 필터(65)뒤의 트리밍 회로에 의하여 수신되는 것을 특징으로 하는 상기 전압 제어 발진기의 이득을 제어하는 방법.
18. 제14항에 있어서, 상기 에러신호는 상기 위상 주파수 검출기(80)에 연결된 저역통과 필터(65)전의 트리밍회로에 의하여 수신되는 것을 특징으로 하는 상기 전압제어 발진기의 이득을 제어하는 방법.
19. 제14항에 있어서, 상기 전압제어 발진기(116)의 원하는 출력신호의 중심주파수에 기초하여 상기 전압제어 발진기의 이득의 추정을 상기 전압제어 발진기(116)로 도입하는 단계를 더 포함하는 것을 특징으로 하는 상기 전압제어 발진기의 이득을 제어하는 방법.
20. 제19항에 있어서, 상기 전압제어 발진기(116)는 상기 전압제어 발진기(116)의 이득의 추정을 수신하기 위한 분리된 변조입력(90)을 가지는 것을 특징으로 하는 상기 전압제어 발진기의 이득을 제어하는 방법.
21. 제14항에 있어서, 상기 저역통과 변조입력부의 변조입력과 상기 고역통과 변조입력부의 변조입력을 결합하는 단계를 더 포함하는 것을 특징으로 하는 상기 전압제어 발진기의 이득을 제어하는 방법.
22. 제14항에 있어서, 상기 고역통과 변조입력부의 변조입력의 이득을 제어하는 단계는,

    시작신호의 수령과 동시에 상기 에러신호를 증폭(802)하는 단계;

    상기 고역통과 변조입력부에 제공된 변조신호를 지연 그리고 제한(804)하는 단계;

    상기 증폭된 에러신호를 상기 지연되고 제한된 변조신호와 믹싱(806)하는 단계; 및

    상기 믹싱된 신호를 적분(808)하는 단계;

    를 포함하고, 상기 적분된 믹싱된 신호는 상기 고역통과 변조입력에 제공된 변조신호의 이득을 제어하는데 사용되는 것을 특징으로 하는 상기 전압제어 발진기의 이득을 제어하는 방법.
23. 제22항에 있어서, 상기 에러신호를 증폭시키는 단계는 상기 에러신호를 저역통과 필터링(900)하는 단계 및 상기 에러신호를 차동적으로 증폭(902)시키는 단계를 포함하는 것을 특징으로 하는 상기 전압제어 발진기의 이득을 제어하는 방법.
24. 제23항에 있어서, 상기 에러신호를 증폭시키는 단계는 상기 에러신호를 대역통과 신호로 변환(906)하는 단계를 더 포함하는 것을 특징으로 하는 상기 전압제어 발진기의 이득을 제어하는 방법.
25. 제14항에 있어서, 상기 방법은 고도 데이터 GSM 환경 커뮤니케이션 시스템(Enhanced Data GSM Environment communication system)에 사용되는 것을 특징으로 하는 상기 전압 제어 발진기의 이득을 제어하는 방법.
26. 제14항에 있어서, 상기 방법은 광역밴드 코드분할 다중접근 커뮤니케이션 시스템(Wideband Code Division Multiple Access communication system)에 사용되는 것을 특징으로 하는 상기 전압 제어 발진기의 이득을 제어하는 방법.
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