KR20080011491A - 수직 채널 트랜지스터의 제조 방법 - Google Patents

수직 채널 트랜지스터의 제조 방법 Download PDF

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Abstract

수직 채널 트랜지스터의 제조 방법에 있어서, 기판의 표면 부분을 부분적으로 제거하여, 수직 방향으로 연장하며 채널이 형성될 제1 부분 및 제1 부분의 상부에 형성되며 불순물 영역이 형성될 제2 부분을 포함하는 반도체 패턴들을 형성한다. 제1 부분의 측면에 게이트 절연막을 형성하고, 게이트 절연막 및 제2 부분의 표면 상에 금속 질화막을 형성한다. 제2 부분은 노출되고 제1 부분은 매립되는 높이를 갖는 금속층 패턴을 인접하는 반도체 패턴들 사이에 증착한다. 금속층 패턴의 표면 상에 제2 부분을 노출시키는 버퍼막 패턴을 형성하고, 버퍼막 패턴을 식각 보호막으로 이용하여 제2 부분의 표면에 형성된 금속 질화막을 제거한다. 금속층을 이방성 식각하여 상기 게이트 절연막 상에 게이트 전극을 형성한다. 버퍼막 패턴을 이용하여 금속 질화막의 선택적인 제거 공정을 용이하게 수행함으로서 게이트 구조물의 프로파일을 향상시킬 수 있다.

Description

수직 채널 트랜지스터의 제조 방법{Method of forming a vertical channel type transistor}
도 1 및 도 2는 종래 기술에 따른 수직 채널 트랜지스터의 제조 방법의 문제점을 설명하기 위한 단면도들이다.
도 3 내지 도 14는 본 발명의 바람직한 실시예들에 따른 수직 채널 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 112 : 패드 산화막 패턴
115 : 마스크 패턴 120 : 제1 예비 리세스
125 : 보호막 패턴 130 : 제2 예비 리세스
135 : 제1 리세스 140 : 게이트 절연막
145 : 금속 질화막 147 : 제1 금속 질화막 패턴
148 : 제2 금속 질화막 패턴 149: 예비 반도체 패턴
150 : 반도체 패턴 150a : 제1 부분
150b : 제2 부분 160 : 제1 금속층 패턴
165 : 제2 금속층 패턴 170 : 버퍼 산화막
175 : 버퍼 산화막 패턴 180 : 드레인 영역
185 : 절연막 패턴 190 : 소스 영역
본 발명은 수직 채널 트랜지스터의 제조 방법에 관한 것이다. 보다 상세하게는, 채널 영역이 반도체 기판의 표면에 대하여 직교하는 방향을 따라 형성되는 트랜지스터의 제조 방법에 관한 것이다.
최근, 반도체 장치가 고집적화됨에 따라, 반도체 장치를 구성하는 패턴의 선폭 및 상기 패턴들의 간격이 현저하게 좁아지고 있다. 패턴의 선폭이 감소되면 트랜지스터의 채널(channel)의 길이도 감소하게 된다. 그런데, 채널 길이가 트랜지스터의 동작에 요구되는 유효 채널 길이보다 작게 형성되는 경우 단채널 효과에 의해 트랜지스터의 전기적인 특성이 현저하게 저하되는 문제가 발생할 수 있다. 이에 따라, 충분한 유효 채널 길이를 확보하기 위하여 다양한 구조를 갖는 트랜지스터들이 제안되었다.
단채널 효과를 방지할 수 있는 유효 채널 길이를 가지면서 트랜지스터의 성능을 극대화시키기 위한 방법의 하나로 리세스된 채널을 갖는 트랜지스터가 개발되었다. 예를 들면, 한국등록특허 제589056호에는 하부가 타원 형태로 확장된 리세스 내부에 매립된 게이트 전극 및 이의 제조 방법이 개시되어 있다. 즉, 기판의 표면 상에 형성되는 게이트 선폭이 작게 형성되더라도 기판의 하부에 매립되는 게이트 전극의 폭을 증가시킴으로서 채널 길이를 용이하게 증가시킬 수 있다.
그러나, 이와 같은 리세스된 채널을 갖는 트랜지스터는 하부가 확장된 리세스 내부에 게이트 전극을 보이드 없이 매립하기가 쉽지 않는 등 공정상의 다양한 어려움이 있다. 따라서, 충분한 반도체 장치의 수율 및 원하는 트랜지스터의 특성을 확보하기가 어렵다.
더 나아가, 반도체 장치의 집적 밀도가 기가 비트(giga bit)에 육박함에 따라, 노광 한계치 이하의 디자인 룰을 갖는 MOS 트랜지스터의 개발이 요구되고 있다. 이에 따라, 사실상 소스/드레인 영역을 동일 평면상에 형성시키는 플래너 타입의 트랜지스터를 기가 비트 대 메모리 장치에 적용하는 것은 거의 한계에 다달았다. 이러한 이유로 소스/드레인 영역을 상하로 배치시켜서 수직 채널을 유도하는 트랜지스터 구조가 제안되었다.
수직 채널을 갖는 트랜지스터의 게이트 구조물은 도 1에 도시된 바와 같이, 실리콘 질화막 패턴(12)을 식각 마스크로 이용하여 기판(10)의 표면 부분에 리세스(11)를 형성함으로써 기둥 형상의 반도체 패턴(14)을 형성하고, 상기 반도체 패턴(14)의 하부 측면에 게이트 절연막(16)을 형성한다. 다음에, 상기 게이트 절연막(16) 및 실리콘 질화막 패턴(12)의 표면을 따라 탄탄륨 질화막(TaN)(18)을 형성하고, 상기 결과물 상에 상기 리세스(11)를 매립하는 텅스텐층(20)을 증착한다.
이어서, 도 2를 참조하면, 상기 텅스텐층(20)을 에치백하여 상기 탄탈륨 질화막(18)을 부분적으로 노출시키는 텅스텐층 패턴(22)을 형성한다. 이는 채널 영역, 즉 상기 반도체 패턴(14)에서 상기 게이트 절연막(16)이 접하는 부분의 상부에 존재하는 탄탈륨 질화막(18)을 제거하기 위함이다. 왜냐하면, 상기 탄탈륨 질화 막(18)은 도전물질로서 이후 형성된 인접하는 트랜지스터 사이에 단락을 유발시킬 수 있기 때문이다.
이때, 상기 게이트 구조물에서 상기 탄탈륨 질화막(18)만을 선택적으로 식각하는 것이 중요하다. 그런데, 상기 노출된 탄탈륨 질화막(18) 제거를 위해 습식 식각 공정을 이용할 경우, 탄탈륨 질화막용 습식 식각 용액에 대한 텅스텐층 패턴(22)의 식각 속도가 상기 탄탈륨 질화막(18)의 식각 속도보다 크기 때문에 텅스텐층 패턴(22)이 손상(A로 표시)되는 문제점이 있다.
이와 다르게, 건식 식각 공정으로 탄탈륨 질화막(18)을 제거하는 경우에는, 탄탈륨 질화막용 식각 가스에 의해 텅스텐층 패턴(22)뿐만 아니라 실리콘 질화막 패턴(12)과 반도체 패턴(14)이 식각 손상(B로 표시)을 받게된다. 결국, 종래의 방법으로는 게이트 구조물의 프로파일이 손상되는 문제를 피하기가 어렵다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 프로파일이 개선된 게이트 구조물을 구비하는 수직 채널 트랜지스터의 제조 방법을 제공하는 데 있다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 측면에 따른 수직 채널 트랜지스터의 제조 방법에 있어서, 먼저 반도체 기판을 부분적으로 식각하여 수직 방향으로 연장되며 채널이 형성되는 제1 부분 및 상기 제1 부분의 상부에 형성된 제2 부분을 포함하는 반도체 패턴을 형성한다. 이어서, 상기 제1 부분의 측면 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 및 제2 부분 상에 금속 질화 막을 형성한다. 상기 반도체 패턴들 사이의 상기 기판 상에, 상기 제2 부분을 노출시키고 상기 제1 부분을 매립하는 금속층 패턴을 형성한다. 다음에, 상기 금속층 패턴 상에 상기 제2 부분을 노출시키는 버퍼막 패턴을 형성하고, 상기 버퍼막 패턴을 보호막으로 이용하여 상기 제2 부분 상에 위치하는 금속 질화막을 제거한다. 그리고, 상기 금속층을 식각하여 상기 게이트 절연막 상에 게이트 전극을 형성한다.
본 발명의 일 실시예에 따르면, 상기 금속 질화막은 탄탈륨 질화물(TaN)을 사용하여 형성되며, 상기 버퍼막 패턴은 실리콘 산화물을 사용하여 형성된다. 또한, 상기 제2 부분 상에 위치하는 금속 질화막은 습식 식각 공정을 이용하여 제거된다. 한편, 상기 제2 부분 상에 위치하는 금속 질화막은 질산(HNO3) 및 불산(HF)을 포함하는 식각 용액을 사용하여 제거된다.
본 발명의 다른 실시예에 따르면, 상기 게이트 전극을 형성하기 전에, 상기 버퍼막 패턴을 제거하여 상기 금속 질화막을 부분적으로 노출시키는 단계와, 상기 노출된 금속 질화막을 제거하는 단계를 더 포함할 수 있다.
한편, 상기 수직 채널 트랜지스터의 형성 방법은, 상기 반도체 패턴들 사이의 상기 반도체 기판에 드레인 영역을 형성하는 단계와, 상기 반도체 패턴의 제2 부분에 소스 영역을 형성하는 단계를 더 포함한다.
상술한 바에 의하면, 수직 채널 트랜지스터를 형성함에 있어서, 반도체 패턴 상에 형성된 금속 질화막을 제거를 위한 식각 공정시 상기 금속 질화막에서 원하는 부분만을 용이하게 제거할 수 있다. 따라서, 보다 향상된 프로파일을 갖는 게이트 구조물을 형성하여 수직 채널을 갖는 트랜지스터의 신뢰성을 향상시킬 수 있다.
이하, 본 발명에 따른 바람직한 실시예들에 따른 수직 채널 트랜지스터의 제조 방법에 대하여 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 리세스, 패드, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 또는 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패턴 또는 구조물들이 "제1", "제2", "제3" 및/또는 "제4"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서, "제1", "제2", "제3" 및/또는 "제4"는 각 층(막), 영역, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 3 내지 도 14는 본 발명의 바람직한 실시예들에 따른 수직 채널 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 반도체 기판(100) 상에 패드 산화막(110) 및 마스크 패턴(115)을 형성하는 단계들을 설명하기 위한 단면도이다.
도 3을 참조하면, 실리콘 웨이퍼 또는 SOI(silicon on wafer) 기판 등과 같은 반도체 기판(100) 상에 패드 산화막(110)을 형성한다. 예를 들면, 패드 산화막(110)은 열 산화(thermal oxidation) 공정 또는 화학 기상 증착(CVD) 공정을 통해 형성되는 실리콘 산화물로 이루어질 수 있다.
패드 산화막(110) 상에 마스크층(도시되지 않음)을 형성한다. 상기 마스크층은 상기 반도체 기판(100) 및 패드 산화막(110)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 상기 마스크층은 실리콘 질화물과 같은 질화물이나 또는 실리콘 산질화물 내지 티타늄 산질화물과 같은 산질화물을 사용하여 형성될 수 있다.
상기 마스크층 상에 게이트 구조물이 형성될 영역을 정의하는 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 마스크층을 이방성 식각함으로서, 패드 산화막(110) 상에 마스크 패턴(115)을 형성한다. 상기 포토레지스트 패턴은 애싱 공정 및/또는 스트리핑 공정을 통하여 마스크 패턴(115)으로부터 제거된다.
마스크 패턴(115)은 게이트 구조물들을 형성하기 위한 식각 마스크의 기능과 후속되는 공정에서 게이트 구조물들을 보호하는 게이트 마스크의 기능을 수행한다. 또한, 마스크 패턴(115)은 후속하여 진행되는 드레인 영역(180)(도 14 참조)을 형성하기 위한 이온 주입 공정 시에 이온 주입 마스크의 역할도 수행한다.
도 4는 반도체 기판(100)에 제1 예비 리세스(120) 및 보호막 패턴(125)을 형성하는 단계들을 설명하기 위한 단면도이다.
도 4를 참조하면, 마스크 패턴(115)을 식각 마스크로 사용하는 제1 식각 공정을 수행하여, 반도체 기판(100) 상에 패드 산화막 패턴(112)을 형성하는 한편, 반도체 기판(100)을 부분적으로 식각하여 제1 예비 리세스(120)를 형성한다. 예를 들면, 제1 예비 리세스(120)는 반도체 기판(100)의 상면으로부터 약 100Å 내지 약 500Å 정도의 깊이로 형성된다. 패드 산화막 패턴(112) 및 제1 예비 리세스(120)를 형성하기 위한, 상기 제1 식각 공정은 이방성 건식 식각 공정을 포함한다.
제1 예비 리세스(120)가 형성된 반도체 기판(100) 상에 보호막(도시되지 않음)을 형성한다. 상기 보호막은 반도체 기판(100)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 상기 보호막은 실리콘 산화물과 같은 산화물로 이루어진다. 또한, 상기 보호막은 열산화 공정 또는 화학 기상 증착(CVD) 공정을 통해 형성된다.
상기 보호막을 부분적으로 식각하여 상기 제1 예비 리세스(120)의 측벽들 상에 보호막 패턴(125)을 형성한다. 예를 들면, 보호막 패턴(125)은 상기 보호막을 에치 백 공정으로 식각함으로써 형성될 수 있다.
도 5는 반도체 기판(100)에 제2 예비 리세스(130) 및 예비 반도체 패턴(149)을 형성하는 단계를 설명하기 위한 단면도이다.
도 5를 참조하면, 마스크 패턴(115)을 식각 마스크로 이용하는 제2 식각 공정을 수행하여, 제1 예비 리세스(120)로부터 제2 예비 리세스(130)를 형성한다. 상 기 제2 식각 공정은 이방성 건식 식각 공정을 포함한다. 예를 들면, 제2 예비 리세스(130)는 반도체 기판(100)의 상면으로부터 약 500Å 내지 약 1,500Å 정도의 깊이로 형성된다.
제2 예비 리세스(130)가 형성됨에 따라 반도체 기판(100) 상에는 기둥(pillar) 형태를 갖는 예비 반도체 패턴(149)이 형성된다. 예비 반도체 패턴(149)으로부터 그 길이 방향, 즉 반도체 기판(100)에 대해 수직한 방향을 따라 채널(channel) 영역을 제공하기 위한 반도체 패턴(150)(도 6 참조)이 형성된다.
도 6은 반도체 패턴(150) 및 게이트 절연막(140)을 형성하는 단계들을 설명하기 위한 단면도이다.
도 6을 참조하면, 마스크 패턴(115) 및 보호막 패턴(125)을 식각 마스크들로 이용하는 제3 식각 공정을 통해, 제2 예비 리세스(130)로부터 폭이 확장된 제1 리세스(135)를 형성한다. 상기 제3 식각 공정 동안, 제2 예비 리세스(130)의 측벽을 통해 노출되는 반도체 기판(100)이 식각됨으로써 제2 예비 리세스(130) 보다 확장된 폭을 갖는 제1 리세스(135)가 형성된다. 상기 제3 식각 공정은 등방성 건식 식각 공정 또는 등방성 습식 식각 공정을 포함한다.
또한, 상기 제3 식각 공정 후에 예비 반도체 패턴(149)은 제1 부분(150a) 및 제2 부분(150b)을 포함하는 반도체 패턴(150)으로 변화된다. 제1 부분(150a)은 링 형상의 그루브(groove)에 의해 감싸지며, 제1 부분(150a) 상에는 제1 부분(150a) 보다 넓은 폭으로 제2 부분(150b)이 형성된다. 상기 그루브는 보호막 패턴(125)이 위치하지 않는 반도체 패턴(150)의 측면 부위에 형성된다. 상기 그루브에는 후속하 여 게이트 절연막(140) 및 제2 금속층 패턴(165)(도 13 참조)이 형성된다. 상기 그루브가 위치하는 반도체 패턴(150)의 제1 부분(150a)에는 수직 방향을 따라 상기 채널 영역이 형성되며, 반도체 패턴9150)의 제2 부분(150b)에는 불순물의 주입에 따라 소스 영역(190)(도 14 참조)이 형성된다. 이러한 제1 및 제2 부분(150a, 150b)을 갖는 반도체 패턴(150)은, 예를 들면 전체적으로 아령 형태로 형성된다.
반도체 패턴(150)의 제1 부분(150a) 측벽 상에는 게이트 절연막(140)이 형성된다. 본 발명의 실시예들에 있어서, 제 리세스(135)가 형성된 반도체 기판(100) 상에 절연막을 연속적으로 형성한 다음, 마스크 패턴(115)을 식각 마스크로 이용하는 제4 식각 공정을 통해 제1 리세스(135)의 저면에 존재하는 상기 절연막을 제거함으로서 반도체 패턴(150)의 제1 부분(150a)의 측벽 상에 게이트 절연막(140)을 형성할 수 있다.
본 발명의 일 실시예에 따르면, 게이트 절연막(140)은 예를 들면 열 산화 공정을 통해 형성되는 실리콘 산화물로 이루어진다. 본 발명의 다른 실시예에 있어서, 게이트 절연막(140)은 고유전율(high-κ)을 갖는 탄탈륨 산화물(Ta2O5), 티타늄 산화물(TiO2), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 이트륨 산화물(Y2O3) 또는 란탈륨 산화물(La2O3)과 같은 금속 산화물을 사용하여 형성될 수 있다.
도 7은 금속 질화막(145)을 형성하는 단계를 설명하기 위한 단면도이다.
도 7을 참조하면, 게이트 절연막(140), 반도체 패턴(150)의 제2 부분(150b) 및 마스크 패턴(115) 상에 금속 질화막(145)을 형성한다. 금속 질화막(145)은 후속하여 형성되는 게이트 전극(165)에 포함된 금속 원자가 반도체 패턴(150) 내로 침투하는 현상을 억제하기 위한 베리어막의 기능을 수행한다. 또한, 금속 질화막(145)은 반도체 장치에 요구되는 수직 채널을 갖는 트랜지스터의 문턱 전압을 적절하게 제어하기 위한 문턱 전압 조절막의 역할도 수행한다. 금속 질화막(145)으로 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 알루미늄 질화물(AlN) 등을 사용하여 형성된다. 예를 들면, 금속 질화막(145)은 물리 기상 증착(PVD) 공정을 통해 형성된 탄탈륨 질화물(TaN)로 이루어진다.
도 8은 제1 리세스(135)를 부분적으로 매립하는 제1 금속층 패턴(160)을 형성하는 단계를 설명하기 위한 단면도이다.
도 8을 참조하면, 반도체 패턴(150)의 제2 부분(150b)와 실질적으로 동일한 높이로 제1 리세스(135)를 부분적으로 매립하는 제1 금속층 패턴(160)을 형성한다. 제1 금속층 패턴(160)에 의해 반도체 패턴(150)의 제1 부분(150a)이 매립되는 반면, 반도체 패턴(150)의 제2 부분(150b)은 노출된다. 즉, 제1 금속층 패턴(160)은 게이트 절연막(140)에 접촉되는 금속 질화막(145)의 일부 상에만 형성되어 제1 리세스(135)를 부분적으로 매립하게 된다. 따라서 반도체 패턴(150)의 제1 부분(150a)을 감싸는 그루브는 제1 금속층 패턴(160)에 의해 충분하게 채워진다. 반면, 제1 금속층 패턴(160)은 보호막 패턴(125)에 접촉되는 금속 질화막(145)의 나머지 부분 상에는 형성되지 않는다. 후속하여 반도체 패턴(150)의 제2 부분(150b) 및 마스크 패턴(115) 상에 형성된 제1 금속층 패턴(160)이 제거되면, 금속 질화 막(145)으로부터 누설 전류가 발생하거나 금속 질화막(145)이 다른 도전막에 접촉되어 전기적인 단락을 일으키는 문제를 방지할 수 있다.
본 발명의 실시예들에 있어서, 반도체 패턴(150)들 사이의 제1 리세스(135)를 충분히 매립하는 금속층(도시되지 않음)을 형성한 후, 에치백 공정 또는 이방성 건식 식각 공정으로 상기 금속층을 부분적으로 제거함으로써 제1 금속층 패턴(160)을 형성한다. 상기 금속층은 텅스텐(W), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al) 등을 사용하여 형성된다. 예를 들면, 상기 금속층은 물리 기상 증착(PVD) 공정을 통해 증착된 텅스텐(W)을 포함한다.
텅스텐을 사용하여 상기 금속층을 형성할 경우, 제1 금속층 패턴(160)은 육불화황(SF6) 가스 또는 사불화탄소(CF4) 가스와 같은 불소(F) 계열의 식각 가스와 산소 가스(O2)를 이용하는 이방성 건식 식각 공정으로 형성될 수 있다.
금속 질화막이 탄탈륨 질화물을 포함할 경우, 상기 이방성 건식 식각 공정 동안 상기 불소(F) 계열의 식각 가스에 의해 반도체 패턴(150)의 상부에 위치하는 금속 질화막(145)의 일부가 식각될 수 있다.
도 9는 제1 금속층 패턴(160) 상에 버퍼막(170)을 형성하는 단계를 설명하기 위한 단면도이다.
도 9를 참조하면, 제1 금속층 패턴(160) 상에 반도체 패턴(150) 및 마스크 패턴(115)을 매립하는 버퍼막(170)을 형성한다. 버퍼막(170)은 이후 금속 질화막(145)을 부분적으로 제거하기 위한 식각 공정을 수행하는 동안 제1 금속층 패 턴(160)에 식각 손상이 발생되하는 것을 방지하는 보호막의 역할을 수행한다. 따라서 버퍼막(170)은 제1 금속층 패턴(160) 및 마스크 패턴(115)에 대하여 각기 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 제1 금속층 패턴(160)이 텅스텐으로 이루어지고 마스크 패턴(115)이 실리콘 질화물로 구성될 경우, 버퍼막(170)은 실리콘 산화물(SiO2)과 같은 산화물을 사용하여 형성된다.
도 10은 버퍼막 패턴(175)을 형성하는 단계를 설명하기 위한 단면도이다.
도 10을 참조하면, 버퍼막(170)을 부분적으로 제거하여 제1 금속층 패턴(160) 상에만 버퍼막 패턴(175)을 형성한다. 즉, 버퍼막 패턴(175)은 반도체 패턴(150)의 제2 부분(150b) 및 마스크 패턴(115) 상에 위치하는 금속 질화막(145)을 노출시키도록 제1 금속층 패턴(160) 상에만 형성된다. 예를 들면, 버퍼막 패턴(175)은 제1 금속층 패턴(160)의 상면으로부터 약 100Å 내지 약 300Å 정도의 두께로 형성된다.
도 11은 제1 금속 질화막 패턴(147)을 형성하는 단계를 설명하기 위한 단면도이다.
도 11을 참조하면, 버퍼막 패턴(175)으로 제1 금속층 패턴(160)을 보호하면서 반도체 패턴(150)의 제2 부분(150b) 및 마스크 패턴(115) 상에 위치하는 금속 질화막(145)을 제거한다. 제1 금속 질화막 패턴(147)은 습식 식각 공정 또는 건식 식각 공정을 통해 부분적으로 제거됨으로써, 제1 금속층 패턴(160)과 반도체 패턴(150)의 제1 부분(150a) 사이에 제1 금속 질화막 패턴(147)이 형성된다. 이러한 제1 금속 질화막 패턴(147)을 형성하기 위한 식각 공정에 있어서, 마스크 패턴(115) 및 버퍼막 패턴(175)에 대해서는 상대적으로 낮은 식각 속도를 가지고, 금속 질화막(145)에 대해서는 상대적으로 빠른 식각 속도를 갖는 식각 용액 또는 식각 가스를 사용하는 것이 바람직하다. 예를 들면, 금속 질화막(145)이 탄탈륨 질화물을 포함하는 경우, 불산(HF) 및 질산(HNO3)을 함유하는 식각 용액을 사용하는 습식 식각 공정을 통해 버퍼막 패턴(175)에 의해 노출되는 금속 질화막(145)을 제거한다.
상술한 식각 공정을 통해 버퍼막 패턴(175) 하부에 위치하는 제1 금속층 패턴(160)에 식각 손상을 발생시키지 않고, 버퍼막 패턴(175)에 의해 노출되는 금속 질화막(145)을 용이하게 제거할 수 있다.
도 12는 제2 금속 질화막 패턴(148)을 설명하는 단계를 설명하기 위한 단면도이다.
도 12를 참조하면, 제1 금속층 패턴(160)으로부터 버퍼막 패턴(175)을 제거한다. 버퍼막 패턴(175)은 에치 백 공정 또는 습식 식각 공정을 통해 제거될 수 있다. 버퍼막 패턴(175)이 제거되면, 제1 금속층 패턴(160)의 상면과 보호막 패턴(125) 상에 위치하는 제1 금속 질화막 패턴(147)의 상부가 노출된다.
버퍼막 패턴(175)이 제거됨에 따라 노출되는 제1 금속 질화막 패턴(145)의 상부를 제거하여 제1 금속층 패턴(160)과 게이트 절연막(140) 사이에 제2 금속 질화막 패턴(148)을 형성한다. 제2 금속 질화막 패턴(148)은 습식 식각 공정 또는 건 식 식각 공정을 통해 형성될 수 있다. 본 발명의 일 실시예에 있어서, 제2 금속 질화막 패턴(148)은 전술한 제1 금속 질화막 패턴(147)을 형성하기 위한 식각 공정과 실질적으로 동일한 공정으로 형성될 수 있다. 본 발명의 다른 실시예에 따르면, 게이트 구조물을 제조하는 공정을 단순화시키기 위하여 제2 금속 질화막 패턴(148)의 형성을 위한 식각 공정을 생략할 수 있다.
도 13은 제2 금속층 패턴(165) 및 드레인 영역(180)을 형성하는 단계들을 설명하기 위한 단면도이다.
도 13을 참조하면, 마스크 패턴(115)을 식각 마스크로 이용하여 제1 금속층 패턴(160)을 식각함으로써 반도체 패턴(150)들 사이에 제2 리세스(138)를 형성한다. 이와 같은 제2 리세스(138)에 의해 반도체 패턴(150)의 측면 상에는 게이트 전극으로 기능하는 제2 금속층 패턴(165)이 형성된다. 제2 금속층 패턴(165)은 상기 그루브의 형상을 따라 링의 구조로 형성되어, 반도체 패턴(150)의 제1 부분(150a)을 감싸게 된다. 제2 금속층 패턴(165)은 이방성 식각 공정을 이용하여 형성된다.
본 발명의 일 실시예에 있어서, 제2 금속층 패턴(165)은 반도체 패턴(150)들 사이의 반도체 기판(100)을 노출시키면서 반도체 패턴(150)의 제1 부분(150a) 주변의 상기 그루브를 충진시키는 구조로 형성된다. 그 결과, 반도체 패턴(150), 마스크 패턴(115), 게이트 절연막(140), 제2 금속 질화막 패턴(148) 및 제2 금속층 패턴(165)을 포함하는 게이트 구조물이 완성된다.
본 발명의 일 실시예에 있어서, 마스크 패턴(115)을 이온 주입 마스크로 이용하는 이온 주입 공정을 통해 제2 리세스(138)의 저면을 이루는 반도체 기판(100) 에 불순물을 주입함으로써, 반도체 패턴(150)들 사이에 드레인 영역(180)을 형성한다. 본 발명의 다른 실시예에 따르면, 드레인 영역(180)은 제1 리세스(135)(도 5 참조)를 형성한 다음, 이온 주입 공정을 통해 제1 리세스(135)의 저면을 이루는 반도체 기판(100)에 형성할 수 있다.
도 14는 수직 채널을 갖는 트랜지스터를 완성하는 단계를 설명하기 위한 단면도이다.
도 14를 참조하면, 제2 리세스(138)를 채우면서 상기 게이트 구조물을 덮는 절연막(도시되지 않음)을 형성한다. 예를 들면, 상기 절연막은 실리콘 산화물과 같은 산화물을 사용하여 형성된다.
패드 산화막 패턴(112)이 노출될 때까지 상기 절연막 및 마스크 패턴(115)을 제거한다. 상기 절연막 및 마스크 패턴(115)은 화학 기계적 연마(CMP) 공정 또는 에치 백 공정을 통해 제거된다. 이에 따라, 반도체 패턴(150)들 사이에 절연막 패턴(185)이 형성된다.
반도체 패턴(150)의 제1 부분(150a)에 이온 주입 공정을 통해 불순물을 주입하여 소스 영역(190)을 형성한다. 이에 따라, 반도체 기판(100)에 대해 수직한 방향을 따라 형성되는 채널 영역을 갖는 반도체 패턴(150), 게이트 절연막(140), 제2 금속층 패턴(165) 및 소스/드레인 영역들(180, 190)을 포함하는 트랜지스터가 완성된다.
본 발명의 다른 실시예에 따르면, 마스크 패턴(115)(도 3 참조)을 형성하기 전에, 반도체 기판(100)의 표면 부위에 불순물을 주입하여 소스 영역(190)을 형성 할 수 있다.
본 발명에 따른 수직 채널을 갖는 트랜지스터를 제조함에 있어서, 반도체 패턴 상에 형성된 금속 질화막 가운데 원하는 부분의 금속 질화막을 용이하게 제거할 수 있다. 따라서 게이트 구조물의 프로파일을 개선하여 수직 채널을 갖는 트랜지스터의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (7)

  1. 반도체 기판을 부분적으로 식각하여 수직 방향으로 연장되며 채널이 형성되는 제1 부분 및 상기 제1 부분의 상부에 형성된 제2 부분을 포함하는 반도체 패턴을 형성하는 단계;
    상기 제1 부분의 측면 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 및 제2 부분 상에 금속 질화막을 형성하는 단계;
    상기 반도체 패턴들 사이의 상기 기판 상에, 상기 제2 부분을 노출시키고 상기 제1 부분을 매립하는 금속층 패턴을 형성하는 단계;
    상기 금속층 패턴 상에 상기 제2 부분을 노출시키는 버퍼막 패턴을 형성하는 단계;
    상기 버퍼막 패턴을 보호막으로 이용하여 상기 제2 부분 상에 위치하는 금속 질화막을 제거하는 단계; 및
    상기 금속층을 식각하여 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하는 수직 채널을 갖는 트랜지스터의 제조 방법.
  2. 제1항에 있어서, 상기 금속 질화막은 탄탈륨 질화물(TaN)을 사용하여 형성되는 것을 특징으로 하는 수직 채널을 갖는 트랜지스터의 제조 방법.
  3. 제1항에 있어서, 상기 버퍼막 패턴은 실리콘 산화물을 사용하여 형성되는 것 을 특징으로 하는 수직 채널을 갖는 트랜지스터의 제조 방법.
  4. 제1항에 있어서, 상기 제2 부분 상에 위치하는 금속 질화막은 습식 식각 공정을 이용하여 제거되는 것을 특징으로 하는 수직 채널을 갖는 트랜지스터의 제조 방법.
  5. 제4항에 있어서, 상기 제2 부분 상에 위치하는 금속 질화막은 질산(HNO3) 및 불산(HF)을 포함하는 식각 용액을 사용하여 제거되는 것을 특징으로 하는 수직 채널을 갖는 트랜지스터의 제조 방법.
  6. 제1항에 있어서, 상기 게이트 전극을 형성하기 전에,
    상기 버퍼막 패턴을 제거하여 상기 금속 질화막을 부분적으로 노출시키는 단계; 및
    상기 노출된 금속 질화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 수직 채널을 갖는 트랜지스터의 제조 방법.
  7. 제1항에 있어서, 상기 반도체 패턴들 사이의 상기 반도체 기판에 드레인 영역을 형성하는 단계; 및
    상기 반도체 패턴의 제2 부분에 소스 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직 채널을 갖는 트랜지스터의 제조 방법.
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