CN116683896B - 一种占空比可调电路、芯片及电子设备 - Google Patents

Abstract

本申请提供一种占空比可调电路、芯片及电子设备，占空比可调电路包括：延迟锁相环电路，被配置为接收原始时钟信号，并对所述原始时钟信号进行延迟产生N个相位等差的第一时钟信号；占空比调节电路，与所述延迟锁相环电路电连接，并被配置为接收占空比选择信号，并根据所述占空比选择信号从N个所述第一时钟信号中选择两个目标第一时钟信号，以根据两个所述目标第一时钟信号生成第二时钟信号。基于本申请实施例所提供的占空比可调电路，只需根据需要向占空比可调电路中输出对应的占空比选择信号，即可使得占空比可调电路产生所需占空比的第二时钟信号，实现时钟信号的准确受控调整。

Description

一种占空比可调电路、芯片及电子设备

技术领域

本申请涉及芯片领域，具体而言，涉及一种占空比可调电路、芯片及电子设备。

背景技术

大规模集成电路中，时钟信号驱动所有的时序逻辑器件，决定着芯片的工作频率。随着芯片的工作频率越来越高，时钟信号的质量要求也越来越高，一般需要高速、低抖动、高精度的时钟信号。某些电路设计中，还需要根据特定的设计需求，对时钟信号的占空比做出调整，产生特定占空比的时钟信号。

随着时钟信号的传输，电路中的电源噪声或者是信号噪声，会使得时钟信号的占空比偏离50％。信号传输的距离越长，偏离的程度越高，到达时序逻辑器件时，时钟信号的占空比可能已经严重偏离50％，这种时钟信号会极大的影响整个芯片的性能，所以需要在时钟信号到达时序逻辑器件前，对时钟信号进行矫正，使得时钟信号在远距离传输时，占空比重新回到50％。

某些数字电路设计时，会使用特定占空比的时钟信号，这种时钟信号占空比不等于50％，可能等于20％或者80％，如何产生这种高精度的时钟信号，也是芯片设计的一个难题。

不仅如此，在电路设计中，可能会存在需要根据设计的功能，动态调整时钟信号的占空比的情况。例如，如果在测试中发现某些占空比不能满足设计要求，需要快速切换到另外一种占空比的时钟信号，以满足芯片的功能。

针对以上这些情况，就要求提供一种可以实现信号占空比能够准确受控调整的电路。

发明内容

本申请实施例的目的在于提供一种可以实现信号占空比能够准确受控调整的占空比可调电路、芯片、电子部件及电子设备。

本申请实施例提供了一种占空比可调电路，包括：延迟锁相环电路，被配置为接收原始时钟信号，并对所述原始时钟信号进行延迟产生N个相位等差的第一时钟信号；所述N为大于等于2的正整数；占空比调节电路，与所述延迟锁相环电路电连接，并被配置为接收占空比选择信号，并根据所述占空比选择信号从N个所述第一时钟信号中选择两个目标第一时钟信号，以根据两个所述目标第一时钟信号生成第二时钟信号；所述第二时钟信号具有设定的占空比。

在上述实现结构中，通过延迟锁相环电路可以稳定地产生出N个相位等差的第一时钟信号，进而通过占空比调节电路根据占空比选择信号从中选择出两个目标第一时钟信号，基于目标第一时钟信号进行最终的第二时钟信号的生成第二时钟信号。而可以理解，在占空比调节电路确定的情况下，两个目标第一时钟信号直接的相位差是确定的，那么对应可生成的第二时钟信号的占空比也就是确定的，且随着两个目标第一时钟信号直接的相位差的不同，可生成的第二时钟信号的占空比也会不同，例如基于两个相位相差(N-1/2)个时钟周期的目标第一时钟信号可以生成的占空比为50的第二时钟信号，又例如基于两个相位相差(1/(N-1))个时钟周期的目标第一时钟信号可以生成的占空比为(1/(N-1))的第二时钟信号。因此，基于本申请实施例所提供的占空比可调电路，只需根据需要向占空比可调电路中输出对应的占空比选择信号，即可使得占空比可调电路产生所需占空比的第二时钟信号，实现时钟信号的准确受控调整，无论是针对需要根据特定的设计需求，对时钟信号的占空比做出调整，产生特定占空比的时钟信号这一场景，还是针对时钟信号在远距离传输时的时钟信号矫正这一场景，还是针对如何产生高精度特定占空比的时钟信号这一场景，还是针对多种占空比的时钟信号需要快速切换的场景，基于本申请的上述实现方式都可以满足，本申请的上述实现方式具有非常强的普适性。

进一步地，所述延迟锁相环电路包括：原始时钟信号输入端，用于接收所述原始时钟信号；延迟链，包括多个与所述原始时钟信号输入端顺序串联的延迟单元电路；状态机，分别与各所述延迟单元电路的连接，以调整各所述延迟单元电路的延迟值。

在上述实现过程中，通过多个与所述原始时钟信号输入端顺序串联的延迟单元电路，并通过状态机调整各延迟单元电路的延迟值，这就可以通过状态机的设置使得各第一时钟信号之间的相位差是固定在一个设计出的相位差上的，从而保证后续可以基于对第一时钟信号的选择产生所需占空比的第二时钟信号。

进一步地，所述延迟锁相环电路还包括：相位检测器，分别与所述延迟链中第一级所述延迟单元电路的信号输入端、最后一级所述延迟单元电路的信号输出端、以及所述状态机连接，用于在输入至所述延迟链中第一级所述延迟单元电路中的信号与所述延迟链中最后一级所述延迟单元电路输出的所述第一时钟信号的相位相差一个时钟周期时，向所述状态机输出锁定信号；所述状态机用于逐步增大各所述延迟单元电路的延迟值，并在接收到所述锁定信号时维持各所述延迟单元电路的延迟值。

在上述实现方式中，通过相位检测器的作用可以将相邻第一时钟信号之间的相位差控制为(1/(N-1))个时钟周期，从而便于进行目标第一时钟信号的选取。

进一步地，所述延迟单元电路包括：并联的缓冲器和可调电容，且所述可调电容与所述状态机连接。

在上述实现方式中，状态机通过控制可调电容的值即可有效调整整个延迟单元电路的延迟值，实现延迟单元电路的受控调整，实现结构简单。

进一步地，所述占空比调节电路包括：第一多路选择器，信号输入端分别与所述延迟锁相环电路中各所述第一时钟信号的信号输出端连接，且所述第一多路选择器的使能端并被配置为接收所述占空比选择信号，以使所述第一多路选择器根据所述占空比选择信号选择两个所述目标第一时钟信号输出；时钟信号产生电路，与所述第一多路选择器的信号输出端连接，以根据两个所述目标第一时钟信号生成所述第二时钟信号。

在上述实现方式中，通过第一多路选择器的作用即可实现基于占空比选择信号对于目标第一时钟信号的选择，进而通过时钟信号产生电路即可生成第二时钟信号，实现结构简单、可靠。

进一步地，所述时钟信号产生电路包括：第二多路选择器，所述第二多路选择器的信号输入端分别与所述第一多路选择器的两个信号输出端连接；触发器，所述触发器的时钟信号输入端与所述第二多路选择器的信号输出端连接，所述触发器的数据输出端通过反相器与所述触发器的数据输入端连接；所述第二多路选择器的使能端与所述触发器的数据输入端连接。

在上述实现方式中，触发器初始时数据输出端输出的信号处于低电平，经过反相器之后，输出高电平，使得触发器的数据输入端的信号Din等于1，第二多路选择器将第一个目标第一时钟信号发送到触发器的时钟信号输入端。正工作时，第一个目标第一时钟信号上升沿触发触发器将Din传输到数据输出端，数据输出端输出的Gclk信号从低电平翻转为高电平，高电平再经过反相器后，输出低电平，使得Din等于0，从而使得第二多路选择器将第二个目标第一时钟信号传输到触发器的时钟信号输入端口。

随着时间的推移，第二个目标第一时钟信号上升沿触发触发器将Din信号传输到数据输出端，Gclk信号从高电平翻转为低电平。Gclk信号经过反相器后，输出高电平，使得Din等于1，将第一个目标第一时钟信号传输到触发器的时钟信号输入端口。然后再延迟第一个目标第一时钟信号的上升沿到来的时间之后，第一个目标第一时钟信号的上升沿触发触发器将Din信号传输到数据输出端，Gclk信号从低电平翻转为高电平。不断重复该过程，即可使得Gclk信号具有特定的占空比。可见，该结构可以有效实现第二时钟信号的产生，且该结构实现简单，利于在芯片中实施。

进一步地，所述占空比调节电路还包括：第三多路选择器，所述第三多路选择器的一个信号输入端与所述触发器的数据输出端连接，所述第三多路选择器的另一个信号输入端被配置为接收所述原始时钟信号；所述第三多路选择器的使能端被配置为接收使能信号，且所述触发器的使能端也被配置为接收所述使能信号。

在上述实现方式中，通过第三多路选择器和使能信号的作用，可以在触发器未使能时输出原始时钟信号，保证时钟信号的正确传输。

进一步地，所述时钟信号产生电路包括：第一脉冲产生电路，所述第一脉冲产生电路的信号输入端与所述第一多路选择器的一个信号输出端连接；第二脉冲产生电路，所述第二脉冲产生电路的信号输入端与所述第一多路选择器的另一个信号输出端连接；锁存器，所述锁存器的置位端口与所述第一脉冲产生电路的信号输出端连接，所述锁存器的复位端口与所述第二脉冲产生电路的信号输出端连接。

在上述实现方式中，经过第一脉冲产生电路和第二脉冲产生电路可以产生脉冲时钟信号，由于第一脉冲产生电路和第二脉冲产生电路是分别基于第一个目标第一时钟信号和第二个目标第一时钟信号产生的脉冲时钟信号，因此两个脉冲时钟信号之间的上升沿间隔等于两个目标第一时钟信号之间的相位差，从而驱动锁存器后，即可以产生与两个目标第一时钟信号之间的相位差相关的特定占空比的时钟信号。可见，该结构可以有效实现第二时钟信号的产生，且该结构实现简单，利于在芯片中实施。

进一步地，所述占空比调节电路还包括：第四多路选择器，所述第四多路选择器的一个信号输入端与所述触发器的信号输出端连接，所述第四多路选择器的另一个信号输入端被配置为接收所述原始时钟信号，所述第四多路选择器的使能端被配置为接收使能信号；所述锁存器的置位端口和复位端口被配置为通过反相器接收所述使能信号。

在上述实现方式中，通过第四多路选择器和使能信号的作用，可以在锁存器未使能时输出原始时钟信号，保证时钟信号的正确传输。

本申请实施例还提供了一种芯片，包括前述任一种的占空比可调电路。

本申请实施例还提供了一种电子设备，包括前述芯片。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本申请实施例提供的一种占空比可调电路的基本结构示意图；

图2为本申请实施例提供的一种延迟锁相环电路的基本结构示意图；

图3为本申请实施例提供的一种占空比调节电路的基本结构示意图；

图4为本申请实施例提供的一种具体的占空比调节电路的结构示意图；

图5为本申请实施例提供的另一种具体的占空比调节电路的结构示意图；

图6为本申请实施例提供的一种延迟锁相环电路的锁定状态信号波形图；

图7为本申请实施例提供的一种利用图4电路产生50％占空比时钟信号的情况下的信号波形图；

图8为本申请实施例提供的一种利用图4电路产生1/n占空比时钟信号的情况的信号波形图；

图9为本申请实施例提供的一种利用图5电路产生50％占空比时钟信号的信号波形图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。

为了实现信号占空比能够准确受控调整，本申请实施例中提供了一种占空比可调电路。可以参见图1所示，图1为本申请实施例中提供的一种占空比可调电路的基本结构示意图，包括延迟锁相环(delay lock loop，DLL)电路和占空比调节(duty cycleadjustment,DCA)电路。

其中，延迟锁相环电路被配置为接收原始时钟信号，并对原始时钟信号进行延迟产生N个相位等差的第一时钟信号，依次记为PH[0]至PH[n]，PH[0]至PH[n]也可以写成PH[n:0]。其中，N为大于等于2的正整数，n等于N-1。

占空比调节电路，与延迟锁相环电路电连接，并被配置为接收占空比选择信号Sel[i:0]，并根据占空比选择信号从N个第一时钟信号中选择两个目标第一时钟信号，以根据两个目标第一时钟信号生成第二时钟信号ClkOut。

可以理解，在占空比调节电路确定的情况下，由于两个目标第一时钟信号直接的相位差也是确定的，那么占空比调节电路所能对应生成的第二时钟信号的占空比也就是确定的，也即第二时钟信号是具有设定的占空比的时钟信号。这样，只需根据需要向占空比可调电路中输出对应的占空比选择信号，即可使得占空比可调电路产生所需占空比的第二时钟信号，实现时钟信号的准确受控调整。

在本申请实施例中，如图2所示，延迟锁相环电路可以包括原始时钟信号输入端、延迟链和状态机(即图2中的DLL FSM)。其中，原始时钟信号输入端用于接收原始时钟信号；延迟链包括多个与原始时钟信号输入端顺序串联的延迟单元电路；状态机则分别与各延迟单元电路的连接，以调整各延迟单元电路的延迟值。

可以理解，在本申请实施例中，原始时钟信号输入端可以仅包括信号线，以直接接收原始时钟信号Clkin，并将Clkin作为初始的第一时钟信号PH[0]输入至后续各延迟单元电路中。也即，在本申请实施例中，初始的第一时钟信号PH[0]可以是对原始时钟信号Clkin延迟零个时钟周期得到的时钟信号。

此外，在本申请实施例中，如图2所示，原始时钟信号输入端也可以包括缓冲器B0，从而通过缓冲器B0对原始时钟信号Clkin进行整形，提高原始时钟信号Clkin的驱动能力，降低原始时钟信号Clkin因长时间传输导致信号驱动力降低，影响后续处理。此时通过缓冲器B0输出的时钟信号即为初始的第一时钟信号PH[0]。

可以理解，在本申请实施例中，延迟链所包括的延迟单元电路的数量可以为n个，从而依次产生出第一时钟信号PH[1]至第一时钟信号PH[n]。还可以理解，各延迟单元电路的结构可以是一致的，以保证相邻两个延迟单元电路输出的第一时钟信号之间具有相同的相位差。

在本申请实施例中，各延迟单元电路为延迟值可受控调整的电路。为此，在本申请实施例的一种可行实施方式中，如图2所示，每个延迟单元电路可以包括并联的缓冲器(即图中的B1至Bn)和可调电容(即图中的C1至Cn)，且可调电容与状态机连接，从而可调电容在状态机下发的配置信号(即图中的D1至Dn)的控制下不断调整自身的大小以改变整个延迟单元电路的延迟值。

可以理解，在本申请实施例中，各延迟单元电路除了可以采用前述基于并联的缓冲器和可调电容实现外，也可以采取其他结构实现，例如采用串联的缓冲器和可调电阻实现等，对于延迟单元电路的具体实现结构本申请实施例并不限定于以上示例出的结构。

在本申请实施例中，可继续参见图2所示，延迟锁相环电路还可以包括相位检测器(PD，phase detector)。相位检测器分别与延迟链中第一级延迟单元电路的信号输入端、最后一级延迟单元电路的信号输出端、以及状态机连接，用于在输入至延迟链中第一级延迟单元电路中的信号(即PH[0])与延迟链中最后一级延迟单元电路输出的第一时钟信号(即PH[n])的相位相差一个时钟周期时，向状态机输出锁定信号。

而状态机用于逐步增大各延迟单元电路的延迟值，并在接收到锁定信号时维持各延迟单元电路的延迟值。

这样，通过状态机来不断增大各延迟单元电路的延迟值，并在PH[0]和PH[n]相位刚好相差一个时钟周期时维持此时的延迟值，这样就可以将相邻第一时钟信号之间的相位差控制为(1/(N-1))个时钟周期，从而便于进行目标第一时钟信号的选取。

可以理解，在本申请实施例的一种可选实施方式中，也可以不设置相位检测器，此时可以通过配置状态机所产生的配置信号D的大小的方式，使得各延迟单元电路具有指定的延迟值。

还可以理解的是，以上仅为本申请实施例所提供的几种可选的延迟锁相环电路的实施结构，但不限制本申请实施例仅能采用这几种结构实现。事实上，本申请实施例中也可以采用现有的各种延迟锁相环电路实现，只要其可以产生相位差相同的多个第一时钟信号即可。

在本申请实施例中，请参见图3所示，占空比调节电路可以包括第一多路选择器CLOCK MUX和时钟信号产生电路。其中：

第一多路选择器CLOCK MUX的信号输入端分别与延迟锁相环电路中各第一时钟信号的信号输出端连接，且第一多路选择器CLOCK MUX的使能端并被配置为接收占空比选择信号Sel[i:0]，以使第一多路选择器CLOCK MUX根据占空比选择信号Sel[i:0]选择两个目标第一时钟信号输出。

时钟信号产生电路与第一多路选择器CLOCK MUX的信号输出端连接，以根据两个目标第一时钟信号生成第二时钟信号。

可以理解，占空比选择信号Sel[i:0]可以根据所需求的占空比进行配置。占空比选择信号Sel[i:0]不同，选择出的目标第一时钟信号的组合即不同，从而导致生成的第二时钟信号的波形和占空比就可能存在不同。

还可以理解，时钟信号产生电路至少可以采用以下两种方式实现，但不作为限制：

方式一：如图4所示，时钟信号产生电路可以包括第二多路选择器K2和触发器(图中示出了采用数据触发器(DFF：data flip flop)的情况，但不作为限制)。其中：

第二多路选择器K2的信号输入端分别与第一多路选择器CLOCK MUX的两个信号输出端连接。

触发器的时钟信号输入端与第二多路选择器K2的信号输出端连接，触发器的数据输出端通过反相器与所述触发器的数据输入端连接。

第二多路选择器K2的使能端与触发器的数据输入端连接。

这样，触发器初始时数据输出端输出的信号处于低电平，经过反相器之后，输出高电平，使得触发器的数据输入端的信号Din等于1，第二多路选择器K2将第一个目标第一时钟信号发送到触发器的时钟信号输入端。正工作时，第一个目标第一时钟信号上升沿触发触发器将Din传输到数据输出端，数据输出端输出的Gclk信号从低电平翻转为高电平，高电平再经过反相器后，输出低电平，使得Din等于0，从而使得第二多路选择器K2将第二个目标第一时钟信号传输到触发器的时钟信号输入端口。

随着时间的推移，第二个目标第一时钟信号上升沿触发触发器将Din信号传输到数据输出端，Gclk信号从高电平翻转为低电平。Gclk信号经过反相器后，输出高电平，使得Din等于1，将第一个目标第一时钟信号传输到触发器的时钟信号输入端口。然后再延迟第一个目标第一时钟信号的上升沿到来的时间之后，第一个目标第一时钟信号的上升沿触发触发器将Din信号传输到数据输出端，Gclk信号从低电平翻转为高电平。不断重复该过程，即可使得Gclk信号具有特定的占空比。

在上述方式中，请继续参见图4所示，占空比调节电路还可以包括：第三多路选择器。第三多路选择器K3的一个信号输入端与触发器的数据输出端连接，第三多路选择器K3的另一个信号输入端被配置为接收原始时钟信号。

第三多路选择器K3的使能端被配置为接收使能信号，且触发器的使能端也被配置为接收使能信号。

这样，通过第三多路选择器和使能信号的作用，可以在触发器未使能时输出原始时钟信号，保证时钟信号的正确传输。

可以理解，为了保证输出的原始时钟信号的驱动能力充足，第三多路选择器K3的另一个信号输入端可以是与延迟链的第一个延迟单元电路的输入端连接，从而在触发器未使能时输出PH[0]。

方式二：如图5所示，时钟信号产生电路可以包括第一脉冲产生电路(即图5中的PG1)、第二脉冲产生电路(即图5中的PG2)和锁存器。其中，第一脉冲产生电路的信号输入端与第一多路选择器CLOCK MUX的一个信号输出端连接。

第二脉冲产生电路的信号输入端与第一多路选择器CLOCK MUX的另一个信号输出端连接。

锁存器的置位端口与第一脉冲产生电路的信号输出端连接，锁存器的复位端口与第二脉冲产生电路的信号输出端连接。

这样，经过第一脉冲产生电路和第二脉冲产生电路可以产生脉冲时钟信号，由于第一脉冲产生电路和第二脉冲产生电路是分别基于第一个目标第一时钟信号和第二个目标第一时钟信号产生的脉冲时钟信号，因此两个脉冲时钟信号之间的上升沿间隔等于两个目标第一时钟信号之间的相位差，从而驱动锁存器后，即可以产生与两个目标第一时钟信号之间的相位差相关的特定占空比的时钟信号。

类似的，在上述实现方式中，占空比调节电路还可以包括第四多路选择器K4。

第四多路选择器K4的一个信号输入端与所述触发器的信号输出端连接，第四多路选择器K4的另一个信号输入端被配置为接收原始时钟信号。

第四多路选择器K4的使能端被配置为接收使能信号En。且锁存器的置位端口和复位端口被配置为通过反相器接收使能信号En。

类似的，通过第四多路选择器K4和使能信号En的作用，可以在锁存器未使能时输出原始时钟信号，保证时钟信号的正确传输。

类似的，为了保证输出的原始时钟信号的驱动能力充足，第四多路选择器K4的另一个信号输入端可以是与延迟链的第一个延迟单元电路的输入端连接，从而在触发器未使能时输出PH[0]。

可以理解，在本申请实施例中，第二多路选择器K2、第三多路选择器K3和第四多路选择器K4可以采用二选一选择器实现。第一多路选择器则可以采用N选2选择器实现。

还可以理解，以上仅为本申请实施例中示例出的几种可选的占空比调节电路的结构，但不作为限制。例如，占空比调节电路中的第一多路选择器也可以采用其他更为复杂的可实现信号选择的电路实现。

下面，为了便于理解本申请实施例的方案，将以延迟锁相环电路为图2所示的结构，占空比调节电路分别为图4和图5所示的结构为例，为本申请实施例作示例性说明。

对于延迟锁相环电路而言，当原始时钟信号Clkin输入后，经过缓冲器B0以及各延迟单元电路产生第一时钟信号PH[n:0]。

具体而言，输入时钟信号ClkIn经过一级缓冲器B0后产生PH[0]信号,PH[0]信号是整个延迟链的参考时钟信号。延迟单元电路由缓冲器和可调电容构成。可调负载电容接收状态机产生的配置信号D1至Dn，每个配置信号都是一组总线信号。以第一级延迟单元电路为例，当D1等于0时，缓冲器没有驱动可调电容，电路的延迟最小，随着D1值变大，负载电容的值C1同步增加，缓冲器的延迟也同步增加。通过调节D1的值，即可以调节延迟单元电路的延迟值。

PH[0]信号驱动第一级延迟单元电路产生PH[1]，PH[1]和PH[0]频率相同，相位相差一级延迟单元值。PH[1]信号驱动第二级延迟单元电路产生PH[2]，PH[2]和PH[1]相位相差一级延迟单元值。以此类推，不断产生PH[3]、…、PH[n-1]和PH[n]信号。所有的PH[n:0]信号频率相同，相位相差一个延迟单元值。

相位检测器监测PH[0]和PH[n]的相位差值，然后将差值发送给状态机。相位检测器可以用触发器(DFF)来实现，PH[0]用作采样时钟，连接到DFF的时钟端口，PH[n]用作采样信号，连接到DFF的数据端口。使用PH[0]来采样PH[n]的值，然后发送给状态机。

在本申请实施例中，状态机接收相位检测器发送的采样信号，根据采样值动态调整延迟链的配置信号D1、D2、…、Dn。起始状态下，所有的配置信号都等于0，然后不断增加配置信号的值，使得延迟单元电路的延迟不断增加，然后根据采样值，不断动态调整配置信号，最终得到的信号波形如图6所示。

延迟锁相环电路的锁定状态信号波形图如图6所示，Tcyc表示输入的原始时钟信号的时钟周期。延迟锁相环电路锁定时，PH[0]作为参考时钟信号，PH[n]与PH[0]之间相位正好相差一个时钟周期，PH[1]与PH[0]相位相差1/n个时钟周期，PH[2]与PH[0]相位相差2/n个时钟周期，PH[n/2]与PH[0]相位相差1/2个时钟周期，PH[n-1]与PH[0]相差(1-1/n)个时钟周期。

延迟锁相环电路锁定时，产生的PH[n:1]与PH[0]的相位差如下表所示：

信号	相位差	信号	相位差
				PH[1]	1/n	PH[n/2+1]	1/2+1/n
PH[2]	2/n	PH[n/2+2]	1/2+2/n
				PH[3]	3/n	PH[n/2+3]	1/2+3/n
…	…	…	…
				PH[n/2-2]	1/2-2/n	PH[n-2]	1-2/n
PH[n/2-1]	1/2-1/n	PH[n-1]	1-1/n
				PH[n/2]	1/2	PH[n]	1

此时，延迟锁相环电路可以产生一个DLL_lock的标志位信号，表示延迟锁相环电路已经处于锁定状态，PH[n:0]时钟信号均已经产生，可以产生可调占空比的输出信号。DLL_lock信号可以发送给控制模块，以产生高电平的使能信号，从而使能占空比调节电路工作。

下面，针对图4所示的占空比调节电路做具体说明：

占空比调节电路接收延迟锁相环电路发送的PH[n:0]时钟信号，传输到第一多路选择器CLOCK MUX中，CLOCK MUX的选择信号是占空比选择信号Sel[i:0]。配置Sel[i:0]的值，将PH[n:0]中特定的两路时钟信号传输到CLK0和CLK1端口。CLK0和CLK1经过第二多路选择器K2传输到触发器(DFF)的时钟端口，输入信号En是DFF的异步复位信号(即前文所述的使能信号)，当En等于0时，DFF复位清零，当En等于1时，使能DFF正常工作,产生Gclk信号。En信号同时作为PH[0]与Gclk信号的第三多路选择器K3的选择信号,当En等于0时，将PH[0]发送到ClkOut端口，输出信号占空比无法调整，当En等于1时，将Gclk信号发送到ClkOut端口。

DFF触发器的输出信号Gclk经过一个反相器，连接到DFF的数据端口Din(数据输入端)，同时连接到第一多路选择器的选择端口。当Din等于1时，将CLK1传输到Clk端口(时钟信号输入端)，当Din等于0时，将CLK0传输到Clk端口。

下面，针对利用上述电路产生50％占空比时钟信号的情况为例进行说明：

配置Sel[i:0]信号，将PH[0]发送到CLK1端口，将PH[n/2]发送到CLK0端口，PH[n/2]与PH[0]相位相差1/2个时钟周期。此时各信号波形图如图7所示。

当En等于0时，DFF处于复位清零状态，Gclk信号处于低电平，经过反相器之后，输出高电平，使得Din等于1，Din将PH[0]发送到DFF的时钟输入端口，DFF初始化。在En端口加载高电平，DFF正常工作，PH[0]上升沿触发DFF将Din传输到Q端口(数据输出端)，Gclk信号从低电平翻转为高电平，高电平再经过反相器后，输出低电平，使得Din等于0，将PH[n/2]传输到DFF的CK端口。

延迟0.5*Tcyc时间之后，PH[n/2]上升沿触发DFF将Din传输到Q端口，Gclk信号从高电平翻转为低电平，Gclk高电平持续0.5*Tcyc时间。Gclk低电平信号经过反相器后，输出高电平，使得Din等于1，将PH[0]传输到DFF的CK端口。然后再延迟0.5*Tcyc时间之后，PH[0]上升沿触发DFF将Din传输到Q端口，Gclk信号从低电平翻转为高电平，Gclk低电平持续0.5*Tcyc时间。Gclk信号通过反相器，输出低电平，使得Din等于0，将PH[n/2]传输到DFF的CK端口。

通过这种方法，Gclk高电平的持续时间精确等于0.5倍的时钟周期，低电平的持续时间精确等于0.5倍的时钟周期。无论输入时钟Clkin的占空比等于多少，输出Gclk信号占空比精确等于50％。

下面，针对利用上述电路产生1/n占空比时钟信号的情况为例进行说明：

配置Sel[i:0]信号，将PH[0]发送到CLK1端口，将PH[1]发送到CLK0端口，PH[1]与PH[0]相位相差1/n个时钟周期。此时各信号波形图如图8所示。

当En等于0时，DFF处于复位清零状态，Gclk信号处于低电平，经过反相器之后，使得Din等于1，将PH[0]发送到DFF的时钟输入CK端口，DFF初始化。在En端口加载高电平，DFF正常工作，PH[0]上升沿触发DFF将Din传输到Q端口，Gclk信号从低电平翻转为高电平，高电平再经过反相器后，使得Din等于0，同时将PH[1]传输到DFF的CK端口。

延迟1/n*Tcyc之后，PH[1]上升沿触发DFF将Din传输到Q端口，Gclk信号从高电平翻转为低电平，Gclk高电平持续1/n*Tcyc时间。Gclk低电平信号经过反相器后，输出高电平，使得Din等于1，将PH[0]传输到DFF的CK端口,然后再延迟(1-1/n)*Tcyc时间之后，PH[0]上升沿触发DFF将Din传输到Q端口，Gclk信号从低电平翻转为高电平，Gclk低电平持续(1-1/n)*Tcyc时间。Gclk信号经过反相器，输出低电平，使得Din等于0，将PH[1]传输到DFF的CK端口。

通过这种方法，Gclk高电平的持续时间精确等于1/n*Tcyc，低电平的持续时间精确等于(1-1/n)*Tcyc。无论输入时钟Clkin的占空比等于多少，输出Gclk信号占空比精确等于1/n。

下面，针对图5所示的占空比调节电路做具体说明：

图5电路中采用两路脉冲产生电路(即第一脉冲产生电路和第二脉冲产生电路)和锁存器代替了图4中的第二多路选择器K2和DFF触发器。通过配置Sel[i:0]信号，将两路特定的时钟信号发送到CLK0和CLK1端口，CLK0和CLK1分别驱动两路脉冲产生电路产生两路脉冲时钟信号。

两路脉冲时钟信号分别连接到锁存器的置位(Set)和复位(Reset)端口，置位信号将Gclk设置为高电平，复位信号将Gclk设置为低电平。

示例性的，针对产生50％占空比时钟信号的情况：通过配置Sel[i:0]信号，将PH[0]传输到CLK1端口，将PH[n/2]传输到CLK0端口，PH[n/2]与PH[0]相位相差0.5个时钟周期。此时信号波形如图9所示。

En信号等于0时，Gclk维持在低电平。En信号使能后，PH[0]驱动脉冲发生器(PG)产生Set脉冲信号，PH[n/2]驱动脉冲发生器产生Reset脉冲信号，Set信号高电平使得Gclk翻转为高电平。延迟0.5个时钟周期之后，Reset信号高电平使得Gclk翻转为低电平，Gclk高电平持续0.5个时钟周期。再延迟0.5个时钟周期之后，Set信号高电平使得Gclk翻转为高电平，Gclk低电平持续0.5个时钟周期。通过这种方式可以产生50％占空比时钟信号。

可以理解，针对产生其他占空比的时钟信号的情况与此过程完全一致，区别仅在于选择的两个PH不同，故不再赘述。

可以理解，利用图4和图5所示的电路结构，通过配置Sel[i:0]信号,将2个特定的PH信号传输到CLK0和CLK1端口，然后再利用DFF触发器，可以按照需求产生1/n的倍数占空比的时钟信号。理论上，当n等于10时，最小占空比等于10％，最大占空比等于90％，调整步长(即相邻可调整的占空比之间的差值)等于10％。当n等于20时，最小占空比等于5％，最大占空比等于95％，调整步长等于5％。当n等于40时，最小占空比等于2.5％，最大占空比等于97.5％，调整步长等于2.5％。

综上可见，采用本申请实施例提供的方案，只需通过改变Sel[i:0]的值，就可以根据设计的需求，从一种占空比信号快速切换到另外一种占空比信号，DCA电路可以产生占空比精确等于设定值的时钟信号，而且调整的范围很宽广，N的级数越大，调整的步长越小，调整的范围越精细。

基于同一发明构思，本申请实施例中还提供了一种芯片，该芯片中包括前述的占空比可调电路。

需要说明的是，本申请实施例提供的芯片可以是GPU(Graphic Processing Unit，图形处理器)芯片、CPU(Central Processing Unit，中央处理器)芯片、AI处理器芯片等计算芯片，也可以是诸如蓝牙等通信芯片，还可以是存储管理芯片，还可以是视频处理芯片等，对此本申请实施例中不做限制。

基于同一发明构思，本申请实施例中还提供了一种电子设备，该电子设备中包括有前述的芯片。

可选的，该电子设备可以是具有该芯片的板卡、控制器等可独立生产的模块或部件，也可以是诸如电脑、手机、服务器等直接提供服务的设备，但不作为限制。

还可以理解，本申请实施例提供的方案具有非常强的普适性，无论是针对需要根据特定的设计需求，对时钟信号的占空比做出调整，产生特定占空比的时钟信号这一场景，还是针对时钟信号在远距离传输时的时钟信号矫正这一场景，还是针对如何产生高精度特定占空比的时钟信号这一场景，还是针对多种占空比的时钟信号需要快速切换的场景，基于本申请实施例的方案都可以满足。

在本申请所提供的实施例中，应该理解到，所揭露电路可以通过其它的方式实现。以上所描述的实施例仅仅是示意性的，例如一些特征可以忽略，或不采用。

在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体与另一个实体区分开来，而不一定要求或者暗示这些实体或之间存在任何这种实际的关系或者顺序。

在本文中，多个是指两个或两个以上。

以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (9)

1.一种占空比可调电路，其特征在于，包括：

延迟锁相环电路，被配置为接收原始时钟信号，并对所述原始时钟信号进行延迟产生N个相位等差的第一时钟信号；所述N为大于等于2的正整数；

占空比调节电路，与所述延迟锁相环电路电连接，并被配置为接收占空比选择信号，并根据所述占空比选择信号从N个所述第一时钟信号中选择两个目标第一时钟信号，以根据两个所述目标第一时钟信号生成第二时钟信号；所述第二时钟信号具有设定的占空比；

所述延迟锁相环电路包括：原始时钟信号输入端，用于接收所述原始时钟信号；延迟链，包括多个与所述原始时钟信号输入端顺序串联的延迟单元电路；状态机，分别与各所述延迟单元电路的连接，以调整各所述延迟单元电路的延迟值；相位检测器，分别与所述延迟链中第一级所述延迟单元电路的信号输入端、最后一级所述延迟单元电路的信号输出端、以及所述状态机连接，用于在输入至所述延迟链中第一级所述延迟单元电路中的信号与所述延迟链中最后一级所述延迟单元电路输出的所述第一时钟信号的相位相差一个时钟周期时，向所述状态机输出锁定信号；

所述状态机用于逐步增大各所述延迟单元电路的延迟值，并在接收到所述锁定信号时维持各所述延迟单元电路的延迟值。

2.如权利要求1所述的占空比可调电路，其特征在于，所述延迟单元电路包括：

并联的缓冲器和可调电容，且所述可调电容与所述状态机连接。

3.如权利要求1-2任一项所述的占空比可调电路，其特征在于，所述占空比调节电路包括：

第一多路选择器，信号输入端分别与所述延迟锁相环电路中各所述第一时钟信号的信号输出端连接，且所述第一多路选择器的使能端并被配置为接收所述占空比选择信号，以使所述第一多路选择器根据所述占空比选择信号选择两个所述目标第一时钟信号输出；

时钟信号产生电路，与所述第一多路选择器的信号输出端连接，以根据两个所述目标第一时钟信号生成所述第二时钟信号。

4.如权利要求3所述的占空比可调电路，其特征在于，所述时钟信号产生电路包括：

第二多路选择器，所述第二多路选择器的信号输入端分别与所述第一多路选择器的两个信号输出端连接；

触发器，所述触发器的时钟信号输入端与所述第二多路选择器的信号输出端连接，所述触发器的数据输出端通过反相器与所述触发器的数据输入端连接；

所述第二多路选择器的使能端与所述触发器的数据输入端连接。

5.如权利要求4所述的占空比可调电路，其特征在于，所述占空比调节电路还包括：

第三多路选择器，所述第三多路选择器的一个信号输入端与所述触发器的数据输出端连接，所述第三多路选择器的另一个信号输入端被配置为接收所述原始时钟信号；

所述第三多路选择器的使能端被配置为接收使能信号，且所述触发器的使能端也被配置为接收所述使能信号。

6.如权利要求3所述的占空比可调电路，其特征在于，所述时钟信号产生电路包括：

第一脉冲产生电路，所述第一脉冲产生电路的信号输入端与所述第一多路选择器的一个信号输出端连接；

第二脉冲产生电路，所述第二脉冲产生电路的信号输入端与所述第一多路选择器的另一个信号输出端连接；

锁存器，所述锁存器的置位端口与所述第一脉冲产生电路的信号输出端连接，所述锁存器的复位端口与所述第二脉冲产生电路的信号输出端连接。

7.如权利要求6所述的占空比可调电路，其特征在于，所述占空比调节电路还包括：

第四多路选择器，所述第四多路选择器的一个信号输入端与所述锁存器的信号输出端连接，所述第四多路选择器的另一个信号输入端被配置为接收所述原始时钟信号，所述第四多路选择器的使能端被配置为接收使能信号；

所述锁存器的置位端口和复位端口被配置为通过反相器接收所述使能信号。

8.一种芯片，其特征在于，包括如权利要求1-7任一项所述的占空比可调电路。

9.一种电子设备，其特征在于，包括如权利要求8所述的芯片。