KR101212774B1 - 반도체 메모리 장치 및 그의 듀티 보정 방법 - Google Patents

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Abstract

본 발명의 반도체 메모리 장치는 지연 고정 신호 및 프리차지 신호 중 적어도 하나 이상이 활성화되면 클럭 신호에 대한 듀티 보정 동작을 수행하는 듀티 싸이클 보정 회로를 포함한다.

Description

반도체 메모리 장치 및 그의 듀티 보정 방법{Semiconductor Memory Apparatus and Method for Correcting Duty Thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 듀티 싸이클 보정 회로를 포함하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 듀티 싸이클 보정(Duty Cycle Correction) 회로는 반도체 메모리 장치의 지연 고정 루프(Delay Locked Loop)에서 생성된 클럭의 듀티를 보정하기 위해 널리 사용된다.
지연 고정 루프는 외부 클럭 신호를 수신하고 지연 고정 동작을 수행하여 내부 클럭 신호를 생성하고, 내부 클럭 신호에 대한 지연 값이 고정되면 지연 고정 신호를 생성한다.
듀티 싸이클 보정 회로는 지연 고정 신호가 활성화되면 내부 클럭 신호를 입력 클럭 신호로서 수신하고, 입력 클럭 신호에 대한 듀티 보정 동작을 수행하여 보정 클럭 신호를 생성한다.
여기서 듀티라 함은, 소정의 주파수를 가지는 클럭 신호의 한 주기를 기준으로 하여 볼 때, 논리 하이(logic high) 상태 동안의 시간과 논리 로우(logic low) 상태 동안의 시간의 비를 말하는데, 상기 논리 하이 상태 동안의 시간과 논리로우 상태 동안의 시간이 서로 같으면 듀티가 50%(percent)라 한다.
종래의 반도체 메모리 장치에서 프리차지, 리드 및 라이트 동작 시 지연 고정 동작 및 듀티 보정 동작을 수행함에 따라 발생하는 소모 전류를 줄이기 위해, 클럭 신호에 대한 지연 고정 루프의 지연 고정 동작 및 듀티 싸이클 보정 회로의 듀티 보정 동작을 반도체 메모리 장치의 초기화 시점에만 수행하는 방식이 사용되고 있다.
종래의 반도체 메모리 장치는 초기화 시점 이후에는 지연 고정 동작 및 듀티 보정 동작을 수행하지 않고 기 설정된 지연 값 및 듀티 값을 유지하도록 구성될 수 있다. 따라서 종래의 반도체 메모리 장치에서, 듀티 보정 동작은 지연 고정 루프의 지연 값이 고정(locking)되는 시점에서 시작되고, 듀티가 일정 수준 이상 보정될 때까지 복수 번 반복하여 수행된다. 이후 소정 수준으로 듀티가 보정되면, 설정된 듀티 값을 유지하도록 하고 각종 듀티를 보정하기 위한 동작은 수행되지 않는다.
하지만 듀티 보정 동작을 중단하는 것은 듀티 보정 중단 시점 이후에 입력되는 클럭 신호의 듀티 틀어짐을 보정하지 못한다는 단점이 존재한다.
도 1은 종래 기술에 따른 듀티 싸이클 보정 회로의 블록도이다.
도 1에 도시된 것처럼 듀티 싸이클 보정 회로는 보정 수행부(10), 듀티 검출부(20), 듀티 판단부(30) 및 보정 코드 생성부(40)를 포함하여 구성된다.
보정 수행부(10)는 복수 비트의 보정 코드(DCC_CODE<0:n>)에 따라 입력 클럭 신호(CLK_d)의 듀티를 보정하여 보정 클럭 신호(CKL)를 생성한다.
듀티 검출부(20)는 보정 클럭 신호(CLK)의 듀티를 확인하여 아날로그 전압인 검출 전압(det)을 생성한다.
듀티 판단부(30)는 검출 전압(det)에 따라 판단 신호(con)를 생성한다.
예를 들어, 듀티 판단부(30)는 검출 전압(det)이 소정의 전압보다 크면 판단 신호(con)를 활성화하고, 상기 검출 전압(det)이 소정의 전압보다 작으면 판단 신호(con)를 비활성화한다. 상기 검출 전압(det)이 소정의 전압보다 크다는 것은 클럭 신호(CLK)의 듀티가 소정 수준(예를 들어 60%)에 도달하지 못할 정도로 틀어짐을 의미한다. 반대로 상기 검출 전압(det)이 소정의 전압보다 작다는 것은 클럭 신호(CLK)의 듀티가 소정 수준 안에 존재함을 의미한다.
보정 코드 생성부(40)는 지연 고정 신호(Lock state), 검출 전압(det) 및 판단 신호(con)에 응답하여 복수 비트의 보정 코드(DCC_CODE<0:n>)를 생성한다.
지연 고정 신호(Lock state)는 지연 고정 루프에서 클럭 신호(CLK)에 대한 지연 값을 고정(Lock)한 이후 활성화되는 신호이다.
보정 코드 생성부(40)는 지연 고정 신호(Lock state) 및 판단 신호(con)가 모두 활성화되면 아날로그 전압인 검출 전압(det)에 따라 복수 비트의 보정 코드(DCC_CODE<0:n>)를 생성하는 동작을 시작한다. 또한 보정 코드 생성부(40)는 제어 신호(con)가 비활성화되면, 검출 전압(det)에 따라 복수 비트의 보정 코드(DCC_CODE<0:n>)를 생성하는 동작을 종료한다.
이처럼, 종래 기술의 듀티 싸이클 보정 회로는 도 1에 도시된 것처럼 폐 루프(Closed Loop) 형태로 구성되어 클럭 신호(CLK)의 듀티를 연속적으로 보정한다.
본 발명은 초기화 동작 이후에도 내부 클럭 신호에 대한 듀티 보정 동작을 수행할 수 있는 듀티 싸이클 보정회로를 포함하는 반도체 메모리 장치를 제공하는 데에 그 기술적 과제가 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 지연 고정 신호 및 프리차지 신호 중 적어도 하나 이상이 활성화되면 입력 클럭 신호에 대한 듀티 보정 동작을 수행하여 보정 클럭 신호를 생성하는 듀티 싸이클 보정 회로를 포함한다.
또한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 외부 클럭 신호를 수신하여 지연 고정 동작을 수행하여 입력 클럭 신호를 생성하고, 지연 고정 동작이 완료되면 지연 고정 신호를 생성하는 지연 고정부 및 상기 입력 클럭 신호에 대한 듀티 보정 동작을 수행하여 보정 클럭 신호를 생성하는 듀티 보정부를 포함하고, 상기 듀티 보정부는 상기 지연 고정 신호가 활성화되면 상기 듀티 보정 동작을 수행하고, 또한 프리차지 신호가 활성화되면 상기 듀티 보정 동작을 추가로 수행한다.
또한 본 발명의 일 실시예에 따른 반도체 메모리 장치의 듀티 보정 방법은 외부 클럭 신호가 입력되는 단계, 상기 외부 클럭 신호에 대한 지연 고정 동작을 수행하여 입력 클럭 신호를 생성하고, 지연 고정신호를 활성화하는 단계, 상기 지연 고정 신호에 응답하여 상기 입력 클럭 신호에 대한 듀티 보정 동작을 수행하여 보정 클럭 신호를 생성하는 단계, 프리차지 신호가 활성화되는 단계 및 상기 프리차지 신호에 응답하여 상기 입력 클럭 신호에 대한 듀티 보정 동작을 수행하여 상기 보정 클럭 신호를 생성하는 단계를 포함한다.
또한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 프리차지 신호에 응답하여 입력 클럭 신호에 대한 듀티 보정 동작을 수행하여 보정 클럭 신호를 생성하는 듀티 싸이클 보정 회로를 포함한다.
본 발명에 따른 반도체 메모리 장치는 초기화 동작 이후의 듀티 틀어짐에 대한 보정을 하도록 하는 효과를 창출한다.
또한 본 발명에 따른 반도체 메모리 장치는 듀티 보정 동작을 수행함에 따라 발생하는 전력 소모를 감소시키는 효과를 창출한다.
또한 본 발명에 따른 반도체 메모리 장치는 상기 반도체 메모리 장치의 초기화 동작 시간을 감소 시킬 수 있는 효과를 창출한다.
도 1은 종래 기술에 따른 듀티 싸이클 보정 회로의 블록도,
도 2는 본 발명의 일 실시예에 따른 듀티 싸이클 보정 회로를 포함하는 반도체 메모리 장치(1)의 개략적인 블록도,
도 3은 도 2에 도시된 듀티 보정부(2000)의 보다 상세한 블록도,
도 4는 도 3에 도시된 활성 신호 생성부(200)의 일 실시예에 따른 회로도,
도 5는 도 2 내지 도 4에 도시된 듀티 보정부(2000)의 동작을 예시하는 파형도,
도 6은 본 발명의 다른 실시예에 따른 듀티 싸이클 보정 회로를 포함하는 반도체 메모리 장치(1)의 개략적인 블록도,
도 7은 도 6에 도시된 활성 신호 생성부(400)의 일 실시예에 따른 회로도이다.
본 발명에 따른 반도체 메모리 장치의 듀티 싸이클 보정 회로는 지연 고정 신호(Lock state)에 응답하여 듀티 보정 동작을 수행하고, 또한 상기 반도체 메모리 장치가 프리차지 동작을 수행할 때 듀티 보정 동작을 소정 시간 추가로 수행하도록 한다.
프리차지 동작은 반도체 메모리 장치에서 저장된 데이터의 보존을 위해 리드 동작 및 라이트 동작을 수행하지 않는 동안 수시로 수행되는 동작이므로, 본 발명에 따른 반도체 메모리 장치는 상기 보정 클럭 신호(CLK)의 듀티를 초기화 동작뿐만 아니라 노멀 동작 전체에 걸쳐 보정할 수 있다.
반도체 메모리 장치에서 클럭 신호의 듀티는 고속 동작 및 저 전압 동작을 안정적으로 하는 데에 중요한 요소이므로, 본 발명에 따른 반도체 메모리 장치는 고속 동작 및 저 전압 동작에 강점을 가질 수 있다.
도 2는 본 발명의 일 실시예에 따른 듀티 싸이클 보정 회로를 포함하는 반도체 메모리 장치(1)의 개략적인 블록도이다.
상기 반도체 메모리 장치(1)는 지연 고정부(1000) 및 듀티 보정부(2000)를 포함하여 구성될 수 있다.
상기 지연 고정부(1000)는 외부 클럭 신호(CLK_EXT)를 수신하고 지연 고정 동작을 수행하여 입력 클럭 신호(CLK_d)를 생성한다.
또한 지연 고정부(1000)는 상기 지연 고정 동작이 완료되면 지연 고정 신호(Lock state)를 생성한다.
상기 지연 고정부(1000)는 일반적인 지연 고정 루프(Delay Locked Loop)를 포함하여 구성될 수 있다.
상기 듀티 보정부(2000)는 듀티 싸이클 보정 회로로서, 상기 지연 고정 신호(Lock state)가 활성화되면 상기 입력 클럭 신호(CLK_d)에 대한 듀티 보정 동작을 수행하여 보정 클럭 신호(CLK)를 생성한다. 또한 상기 듀티 보정부(2000)는 프리차지 신호(IDLE)가 활성화되면 상기 입력 클럭 신호(CLK_d)에 대한 듀티 보정 동작을 추가로 수행하여 상기 보정 클럭 신호(CLK)를 생성한다.
따라서 상기 보정 클럭 신호(CLK)를 생성하기 위한 상기 입력 클럭 신호(CLK_d)에 대한 듀티 보정 동작은 상기 지연 고정 신호(Lock state)가 활성화되는 경우 및 상기 프리차지 신호(IDLE)가 활성화 되는 경우 모두에서 수행된다.
상기 보정 클럭 신호(CLK)는 상기 반도체 메모리 장치의 내부 클럭 신호로서 사용될 수 있다.
상기 프리차지 신호(IDLE)는 상기 반도체 메모리 장치(1)에서 프리차지(precharge) 커맨드가 발생하면 활성화되는 신호이다.
이처럼 구성된 상기 반도체 메모리 장치(1)는 초기화 동작 중에 발생되는 상기 지연 고정 신호(Lock state)에 응답하여 듀티 보정 동작을 실시함으로써 상기 보정 클럭 신호(CLK)의 듀티 값을 일차적으로 보정한다. 또한 상기 반도체 메모리 장치(1)는 노멀 동작 중에 프리차지 동작 시 마다 발생되는 상기 프리차지 신호(IDLE)에 응답하여 듀티 보정 동작을 추가적으로 수행함으로써 상기 보정 클럭 신호(CLK)의 듀티 값을 추가적으로 보정한다.
종래 기술에 따른 반도체 메모리 장치는 초기화 동작 시 설정된 듀티 값을 계속 유지함에 따라 초기화 동작 이후의 듀티 틀어짐에 대한 보정이 되지 않는다. 하지만 본 발명의 일 실시예에 따른 반도체 메모리 장치(1)는 노멀 동작에서도 듀티 보정 동작을 수행함에 따라 초기화 동작 이후의 듀티 틀어짐에 대한 보정을 할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치(1)에서, 듀티 보정을 위한 전력 소모를 감소시키기 위해, 상기 프리차지 동작 시 마다 수행되는 듀티 보정 동작은 상기 초기화 동작 시 수행되는 듀티 보정 동작보다 충분히 단기간 수행되도록 구성하는 것이 바람직하다. 이는 상기 노멀 동작 시의 입력되는 상기 외부 클럭 신호(CLK_EXT)의 듀티 틀어짐은 상기 초기화 동작 시 보정되는 듀티 틀어짐보다 충분히 작기 때문이다.
도 3은 도 2에 도시된 상기 듀티 보정부(2000)의 보다 상세한 블록도이다.
도 3에 도시된 것처럼, 상기 듀티 보정부(2000)는 보정부(100) 및 활성 신호 생성부(200)를 포함하여 구성될 수 있다.
상기 보정부(100)는 상기 입력 클럭 신호(CLK_d)의 듀티에 따라 검출 전압(det)을 생성하고, 활성 신호(act)에 응답하여 상기 입력 클럭 신호(CLK_d)의 듀티를 보정하여 상기 보정 클럭 신호(CLK)를 생성한다.
상기 보정부(100)는 상기 보정 수행부(10), 듀티 검출부(20) 및 보정 코드 생성부(41)를 포함하여 구성될 수 있다.
상기 보정 수행부(10)는 복수 비트의 보정 코드(DCC_CODE<0:n>)에 따라 상기 입력 클럭 신호(CLK_d)의 듀티를 보정하여 상기 보정 클럭 신호(CLK)를 생성한다. 또한 상기 보정 수행부(10)는 상기 보정 클럭 신호(CLK)를 상기 듀티 검출부(20)로 제공한다.
상기 보정 수행부(10)는 도 1에 도시된 일반적인 보정 수행부(10)와 동일하게 구성될 수 있다.
상기 듀티 검출부(20)는 상기 보정 클럭 신호(CLK)의 듀티를 확인하여 아날로그 전압인 검출 전압(det)을 생성한다.
예를 들어, 상기 듀티 검출부(20)는 상기 보정 클럭 신호(CLK)의 듀티를 확인하고, 상기 듀티가 50%에 근접할수록 상기 검출 전압(det)을 작게 생성하도록 구성될 수 있다.
상기 듀티 검출부(20)는 도 1에 도시된 일반적인 듀티 검출부(20)와 동일하게 구성될 수 있다.
상기 보정 코드 생성부(41)는 상기 활성 신호(act)가 활성화되면 상기 검출 전압(det)에 따라 상기 복수 비트의 보정 코드(DCC_CODE<0:n>)를 생성한다.
상기 보정 코드 생성부(41)는 상기 활성 신호(act)에 따라 활성화되는 일반적인 전압 분배기, 비교기 및 카운터 회로를 포함하여 구성될 수 있다.
상기 활성 신호 생성부(200)는 상기 지연 고정 신호(Lock state), 상기 프리차지 신호(IDLE) 및 상기 검출 전압(det)에 따라 상기 활성 신호(act)를 생성한다.
예를 들어 상기 활성 신호 생성부(200)는 상기 지연 고정 신호(Lock state)가 활성화되면 상기 검출 전압(det)에 따라 상기 활성 신호(act)를 활성화하고, 상기 프리차지 신호(IDLE)가 활성화되면 상기 활성 신호(act)를 추가로 활성화하도록 구성될 수 있다.
이처럼 구성된 상기 듀티 보정부(2000)는 상기 지연 고정 신호(Lock state)가 활성화되면 상기 보정 클럭 신호(CLK)의 듀티가 소정 수준에 도달하여 상기 검출 전압(det)이 소정 레벨 이하로 하락 하는 시점까지 상기 입력 클럭 신호(CLK_d)에 대해 듀티 보정 동작을 수행한다.
또한 상기 듀티 보정부(2000)는 상기 프리차지 신호(IDLE)가 활성화되면 소정 시간 동안 상기 듀티 보정 동작을 추가로 수행할 수 있다.
도 4는 도 3에 도시된 상기 활성 신호 생성부(200)의 일 실시예에 따른 회로도이다.
상기 활성 신호 생성부(200)는 듀티 판단부(30) 및 신호 조합부(210)를 포함하여 구성될 수 있다.
상기 듀티 판단부(30)는 상기 검출 전압(det)에 따라 상기 판단 신호(con)를 생성한다.
예를 들어, 상기 듀티 판단부(30)는 상기 검출 전압(det)이 소정의 전압보다 크면 상기 판단 신호(con)를 활성화하고, 상기 검출 전압(det)이 소정의 전압보다 작으면 상기 판단 신호(con)를 비활성화하도록 구성될 수 있다.
상기 듀티 판단부(30)는 도 1에 도시된 종래 기술에 따른 상기 듀티 판단(30)와 동일하게 구성될 수 있다. 예를 들어 상기 듀티 판단부(30)는 일반적인 비교기를 포함하여 구성될 수 있다.
상기 신호 조합부(210)는 프리차지 신호(IDLE), 지연 고정 신호(Lock state) 및 상기 판단 신호(con)에 응답하여 상기 활성 신호(act)를 생성한다.
상기 신호 조합부(210)는 상기 지연 고정 신호(Lock state) 및 상기 판단 신호(con)가 모두 활성화되면 상기 활성 신호(act)를 활성화하고, 또한 상기 프리차지 신호(IDLE)가 활성화되면 상기 활성 신호(act)를 추가로 활성화하도록 구성될 수 있다.
상기 신호 조합부(210)는 제 1 활성부(211), 제 2 활성부(212) 및 합산부(213)를 포함하여 구성될 수 있다.
상기 제 1 활성부(211)는 상기 지연 고정 신호(Lock state) 및 상기 판단 신호(con)가 모두 활성화되는 구간 동안 활성화되는 제 1 활성 구간 신호(a1)를 생성한다.
상기 제 1 활성부(211)는 앤드 게이트(4001)를 포함하여 구성될 수 있다.
상기 앤드 게이트(4001)는 상기 지연 고정 신호(Lock state) 및 상기 판단 신호(con)를 앤드 연산하여 상기 제 1 활성 구간 신호(a1)로서 출력한다.
상기 제 2 활성부(212)는 상기 프리차지 신호(IDLE)가 활성화되면 소정의 펄스 폭을 갖는 제 2 활성 구간 신호(a2)를 생성한다.
상기 프리차지 신호(IDLE)는 프리차지 커맨드에 응답하여 활성화되는 신호로서 그 펄스 폭이 상기 듀티 보정부(2000)의 듀티 보정 동작에 사용되기 적합하지 않을 수 있다. 이에 따라 도 4에 도시된 상기 제 2 활성부(212)는 상기 프리차지 신호(IDLE)를 상기 듀티 보정 동작에 적합한 펄스 폭을 갖는 신호로 변환하도록 구성하였다.
상기 제 2 활성부(120)는 지연 반전부(212-1) 및 앤드 게이트(4002)를 포함하여 구성될 수 있다.
상기 지연 반전부(212-1)는 상기 프리차지 신호(IDLE)를 소정 시간 지연하고 반전하여 출력한다.
상기 앤드 게이트(4002)는 상기 프리차지 신호(IDLE) 및 상기 지연 반전부(212-1)의 출력 신호를 앤드 연산하여 상기 제 2 활성 구간 신호(a2)로서 출력한다.
이와 같이 구성된 상기 제 2 활성부(212)는 상기 지연 반전부(212-1)의 지연 시간만큼의 펄스 폭을 갖는 상기 제 2 활성 구간 신호(a2)를 생성할 수 있다.
상기 합산부(213)는 상기 제 1 활성 구간 신호(a1) 및 상기 제 2 활성 구간 신호(a2)를 합산하여 상기 활성 신호(act)를 생성한다.
도 4처럼 구성된 상기 신호 조합부(210)는 상기 지연 고정 신호(Lock state) 및 상기 판단 신호(con)가 모두 활성화된 구간과 상기 프리차지 신호(IDLE)가 활성화된 시점으로부터 소정 구간 활성화된 구간을 갖는 상기 활성 신호(act)를 생성할 수 있다.
상기 지연 반전부(212-1)는 일반적인 지연 회로 및 인버터(inverter)를 포함하여 구성될 수 있다.
또한 상기 지연 반전부(212-1)는 상기 보정 클럭 신호(CLK) 또는 상기 외부 클럭 신호(CLK_EXT)를 수신하는 지연 플립플롭(D-Flip Flop)을 포함하여 구성될 수 있다. 상기 지연 반전부(212-1)를 상기 지연 플립플롭(D-Flip Flop)을 포함하여 구성하게 되면, 상기 지연 반전부(212-1)의 지연 시간을 상기 보정 클럭 신호(CLK)에 동기할 수 있다. 상기 반도체 메모리 장치(1)는 상기 보정 클럭 신호(CLK)에 동기하여 동작하므로, 상기 지연 반전부(212-1)의 지연 시간 값이 상기 보정 클럭 신호(CLK)에 동기하는 점은 반도체 메모리 장치(1)의 동작 특성 변화에 대응하는 데에 유리할 수 있다.
도 5는 도 2 내지 도 4에 도시된 상기 듀티 보정부(2000)의 동작을 예시하는 파형도이다.
도 5를 참조하면, 상기 지연 고정부(1000)의 지연 고정 동작이 완료되어 상기 지연 고정 신호(Lock state)가 하이 레벨로 활성화됨이 도시되어 있다.
상기 듀티 검출부(20)는 상기 보정 클럭 신호(CLK)의 듀티를 확인하여 상기 검출 전압(det)를 출력한다.
또한 도 5를 참조하면 상기 듀티 판단부(30)가 상기 검출 전압(det)이 소정 레벨 이상임을 확인하고, 상기 판단 신호(con)를 하이 레벨로 활성화함이 도시되어 있다. 이는 상기 보정 클럭 신호(CLK)의 듀티가 소정 수준에 도달하지 못함을 의미한다. 일반적으로 상기 보정 클럭 신호(CLK)의 듀티는 50%인 것이 이상적인 수치이다.
상기 프리차지 신호(IDLE)는 상기 반도체 메모리 장치(1)의 초기화 동작에 따라 하이 레벨 상태를 유지한다.
이에 따라 상기 신호 조합부(210)가 상기 지연 고정 신호(Lock state) 및 상기 판단 신호(con)가 모두 하이 레벨로 활성화됨에 응답하여 상기 활성 신호(act)를 하이 레벨로 활성화하는 것이 도 5에 도시되어 있다. 즉, 상기 지연 고정 신호(Lock state) 및 상기 판단 신호(con)가 모두 하이 레벨인 구간 동안 상기 활성 신호(act)가 활성화된다.
상기 보정 코드 생성부(41)는 상기 활성 신호(act)에 응답하여 상기 검출 전압(det)에 따라 상기 복수 비트의 보정 코드(DCC_CODE<0:n>)를 생성한다.
도 5에 도시된 것처럼, 상기 복수 비트의 보정 코드(DCC_CODE<0:n>)는 상기 활성 신호(act)가 활성화된 구간 동안 상기 보정 코드 생성부(41)에 의해 복수 번 생성된다.
상기 복수 비트의 보정 코드(DCC_CODE<0:n>)가 복수 번 생성됨에 따라 상기 보정 수행부(10)는 상기 보정 클럭 신호(CLK)에 대해 상기 복수 번 듀티 보정 동작을 수행한다. 상기 보정 클럭 신호(CLK)의 듀티의 보정 정도가 상기 소정 수준(예를 들어 50%)에 근접할수록 상기 듀티 검출부(20)가 생성하는 상기 검출 전압(det)의 레벨은 하락한다.
도 5를 참조하면, 상기 검출 전압(det)이 상기 소정 레벨 이하로 하락함에 응답하여 상기 듀티 판단부(30)가 상기 판단 신호(con)를 로우 레벨로 비활성화됨이 도시되어 있다.
또한 도 5에는 상기 판단 신호(con)가 로우 레벨로 비활성화됨에 따라 상기 활성 신호(act)가 상기 신호 조합부(210)에 의해 로우 레벨로 비활성화됨이 도시되어 있다.
상기 활성 신호(act)가 비활성화됨에 따라 상기 보정 코드 생성부(41)는 상기 복수 비트의 보정 코드(DCC_CODE<0:n>)의 생성을 중단한다.
이후 반도체 메모리 장치(1)는 초기화 동작이 완료되고, 노멀 동작을 시작한다.
상기 반도체 메모리 장치(1)의 노멀 동작에서, 프리차지 커맨드에 응답하여 상기 프리차지 신호(IDLE)가 하이 레벨로 활성화된다.
도 5에는 상기 프리차지 신호(IDLE)가 하이 레벨로 활성화됨에 따라 상기 활성 신호(act)가 상기 신호 조합부(210)에 의해 소정 시간 활성화됨이 도시되어 있다.
이에 따라 상기 보정 코드 생성부(41)는 상기 활성 신호(act)에 응답하여 상기 검출 전압(det)에 따라 상기 복수 비트의 보정 코드(DCC_CODE<0:n>)를 생성한다.
위에서 언급한 것처럼, 상기 프리차지 신호(IDLE)에 응답하여 수행되는 상기 듀티 보정 동작은 상기 지연 고정 신호(Lock State)에 응답하여 수행되는 상기 듀티 보정 동작 보다 충분히 단기간 수행되는 것이 바람직하다.
도 5에 도시된 것처럼, 상기 프리차지 신호(IDLE)에 응답하여 활성화된 상기 활성 신호(act)의 활성화 구간 동안, 상기 복수 비트의 보정 코드(DCC_CODE<0:n>)가 상기 보정 코드 생성부(41)에 의해 제한 하려는 것은 아니지만 한 번 생성되는 것이 도시되어 있다.
도 6은 본 발명의 다른 실시예에 따른 듀티 싸이클 보정 회로를 포함하는 반도체 메모리 장치(2)의 개략적인 블록도이다.
도 2 내지 도 5에 도시된 상기 반도체 메모리 장치(1)는 상기 지연 고정부(1000)의 지연 고정 동작 이후 및 프리차지 동작 시, 상기 듀티 보정 동작을 수행하도록 구성되었다.
하지만 도 6에 도시된 상기 반도체 메모리 장치(2)는 상기 지연 고정부(1000)의 지연 고정 동작 이후에는 상기 듀티 보정 동작을 수행하지 않고, 상기 프리차지 동작 시에 상기 듀티 보정 동작을 수행하도록 구성되었다.
상기 반도체 메모리 장치(2)는 상기 지연 고정부(1000)의 지연 고정 동작 이후에 듀티 보정 동작을 수행하지 않음으로써, 상기 반도체 메모리 장치(2)의 초기화 동작 시간을 감소 시킬 수 있는 효과를 창출한다.
따라서 도 6에 도시된 상기 반도체 메모리 장치(2)는 지연 고정 루프를 포함하지 않는 반도체 메모리 장치에 사용되기 적합하다.
도 6에 도시된 상기 반도체 메모리 장치(2)의 듀티 싸이클 보정 회로는 보정부(300) 및 활성 신호 생성부(400)를 포함하여 구성될 수 있다.
상기 보정부(300)는 활성 신호(act)에 응답하여 입력 클럭 신호(CLK_d)에 대한 듀티 보정 동작을 수행하여 보정 클럭 신호(CLK)를 생성한다.
상기 활성 신호 생성부(400)는 상기 프리차지 신호(IDLE)에 응답하여 상기 활성 신호(act)를 생성한다.
상기 보정부(300)는 보정 수행부(10), 듀티 검출부(20) 및 보정 코드 생성부(41)를 포함하여 구성될 수 있다.
상기 보정 수행부(10)는 복수 비트의 보정 코드(DCC_CODE<0:n>)에 따라 상기 입력 클럭 신호(CLK_d)에 대한 듀티 보정 동작을 수행하여 상기 보정 클럭 신호(CLK)를 생성한다. 또한 상기 보정 수행부(10)는 상기 보정 클럭 신호(CLK)를 상기 듀티 검출부(20)로 제공한다.
상기 보정 수행부(10)는 도 1 및 도 3에 도시된 일반적인 보정 수행부(10)와 동일하게 구성될 수 있다.
상기 듀티 검출부(20)는 상기 보정 클럭 신호(CLK)의 듀티를 확인하여 아날로그 전압인 검출 전압(det)을 생성한다.
예를 들어, 상기 듀티 검출부(20)는 상기 보정 클럭 신호(CLK)의 듀티를 확인하고, 상기 듀티가 50%에 근접할수록 상기 검출 전압(det)을 작게 생성하도록 구성될 수 있다.
상기 듀티 검출부(20)는 도 1 및 도 3에 도시된 일반적인 듀티 검출부(20)와 동일하게 구성될 수 있다.
보정 코드 생성부(41)는 활성 신호(act)가 활성화되면 상기 검출 전압(det)에 따라 상기 복수 비트의 보정 코드(DCC_CODE<0:n>)를 생성한다.
상기 보정 코드 생성부(41)는 상기 활성 신호(act)에 따라 활성화되는 일반적인 전압 분배기 및 카운터 회로를 포함하여 구성될 수 있다.
도 6처럼 구성된 상기 듀티 싸이클 보정 회로에서, 상기 활성 신호 생성부(400)는 상기 프리차지 신호(IDLE)가 활성화될 때 마다 상기 활성 신호(act)를 활성화하여 출력한다.
이에 따라 상기 보정 코드 생성부(41)는 상기 활성 신호(act)에 응답하여 상기 프리차지 신호(IDLE)가 활성화될 때 마다 상기 복수 비트의 상기 보정 코드(DCC_CODE<0:n>)를 생성한다.
또한 상기 보정 수행부(10)는 상기 복수 비트의 상기 보정 코드(DCC_CODE<0:n>)에 응답하여 상기 프리차지 신호(IDLE)가 활성화될 때 마다 상기 입력 클럭 신호(CLK_d)에 대한 듀티 보정 동작을 수행한다.
도 7은 도 6에 도시된 상기 활성 신호 생성부(400)의 일 실시예에 따른 회로도이다.
상기 활성 신호 생성부(400)는 도 4에 도시된 상기 제 2 활성 신호 생성부(212)와 유사하게 구성될 수 있다.
상기 활성 신호 생성부(400)는 지연 반전부(212-1) 및 앤드 게이트(7001)를 포함하여 구성될 수 있다.
상기 지연 반전부(212-1)는 상기 프리차지 신호(IDLE)를 소정 시간 지연하고 반전하여 출력한다. 상기 지연 반전부(212-1)는 도 4에 도시된 상기 지연 반전부(212-1)와 동일하게 구성될 수 있다.
상기 앤드 게이트(7001)는 상기 프리차지 신호(IDLE) 및 상기 지연 반전부(212-1)의 출력 신호를 앤드 연산하여 상기 활성 신호(act)로서 출력한다.
이와 같이 구성된 상기 활성 신호 생성부(400)는 상기 지연 반전부(212-1)의 지연 시간만큼의 펄스 폭을 갖는 상기 활성 신호(act)를 생성할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 보정 수행부 20: 듀티 검출부
30: 듀티 판단부 40/41: 보정 코드 생성부
100/300: 보정부 200/400: 활성 신호 생성부
210: 신호 조합부 211: 제 1 활성부
212: 제 2 활성부 212-1: 지연 반전부
213: 합산부 1000: 지연 고정부
2000: 듀티 보정부

Claims (27)

  1. 지연 고정 신호 및 프리차지 신호 중 적어도 하나 이상이 활성화되면 입력 클럭 신호에 대한 듀티 보정 동작을 수행하여 보정 클럭 신호를 생성하는 듀티 싸이클 보정 회로를 포함하고,
    상기 프리차지 신호가 활성화 시 수행되는 상기 듀티 보정 동작의 수행 시간은 상기 지연 고정 신호가 활성화 시 수행되는 상기 듀티 보정 동작의 수행 시간보다 짧은 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 듀티 싸이클 보정 회로는,
    활성 신호에 따라 상기 입력 클럭 신호에 대한 듀티 보정 동작을 수행하여 상기 보정 클럭 신호를 생성하고, 상기 보정 클럭 신호의 듀티에 따라 검출 전압을 생성하는 보정부; 및
    상기 지연 고정 신호, 상기 프리차지 신호 및 상기 검출 전압에 따라 상기 활성 신호를 생성하는 활성 신호 생성부를 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 보정부는,
    복수 비트의 보정 코드에 따라 상기 입력 클럭 신호에 대한 듀티 보정 동작을 수행하여 상기 보정 클럭 신호를 생성하는 보정 수행부;
    상기 보정 클럭 신호 신호의 듀티에 따라 검출 전압을 생성하는 듀티 검출부; 및
    상기 활성 신호에 응답하여 상기 검출 전압에 따라 상기 복수 비트의 보정 코드를 생성하는 보정 코드 생성부를 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 활성 신호 생성부는 상기 지연 고정 신호가 활성화되면 상기 검출 전압에 따라 상기 활성 신호를 활성화하고, 상기 프리차지 신호가 활성화되면 상기 활성 신호를 추가로 활성화하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 활성 신호 생성부는,
    상기 검출 전압에 따라 판단 신호를 생성하는 듀티 판단부; 및
    프리차지 신호, 상기 지연 고정 신호 및 상기 판단 신호에 응답하여 상기 활성 신호를 생성하는 신호 조합부를 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 신호 조합부는,
    상기 지연 고정 신호 및 상기 판단 신호 및 상기 프리차지 신호 중 적어도 하나 이상이 활성화되면 상기 활성 신호를 활성화하여 출력하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 신호 조합부는
    상기 지연 고정 신호 및 상기 판단 신호가 모두 활성화된 구간 동안 활성화되는 제 1 활성 구간 신호를 생성하는 제 1 활성부;
    상기 프리차지 신호가 활성화되면 소정의 펄스 폭을 갖는 제 2 활성 구간 신호를 활성화하는 제 2 활성부; 및
    상기 제 1 활성 구간 신호 및 상기 제 2 활성 구간 신호를 합산하여 상기 활성 신호를 생성하는 합산부를 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 2 활성부는 상기 클럭 신호의 펄스 폭을 이용하여 상기 제 2 활성 구간 신호가 상기 소정의 펄스 폭을 갖도록 하는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 소정의 펄스 폭은 상기 보정 코드 생성부가 상기 복수 비트의 보정 코드를 1 회 생성할 수 있는 시간에 해당하는 반도체 메모리 장치.
  10. 삭제
  11. 외부 클럭 신호를 수신하여 지연 고정 동작을 수행하여 입력 클럭 신호를 생성하고, 상기 지연 고정 동작이 완료되면 지연 고정 신호를 생성하는 지연 고정부; 및
    상기 입력 클럭 신호에 대한 듀티 보정 동작을 수행하여 보정 클럭 신호를 생성하는 듀티 보정부를 포함하고,
    상기 듀티 보정부는 상기 지연 고정 신호 및 프리차지 신호 중 적어도 하나 이상이 활성화되면 상기 듀티 보정 동작을 수행하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 듀티 보정부는,
    활성 신호에 따라 상기 입력 클럭 신호에 대한 상기 듀티 보정 동작을 수행하여 상기 보정 클럭 신호를 생성하고, 상기 보정 클럭 신호의 듀티에 따라 검출 전압을 생성하는 보정부; 및
    상기 지연 고정 신호, 상기 프리차지 신호 및 상기 검출 전압에 따라 상기 활성 신호를 생성하는 활성 신호 생성부를 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 보정부는,
    복수 비트의 보정 코드에 따라 상기 클럭 신호의 듀티를 보정하는 보정 수행부;
    상기 클럭 신호의 듀티에 따라 검출 전압을 생성하는 듀티 검출부; 및
    상기 활성 신호에 응답하여 상기 검출 전압에 따라 상기 복수 비트의 보정 코드를 생성하는 보정 코드 생성부를 포함하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 활성 신호 생성부는 상기 지연 고정 신호가 활성화되면 상기 검출 전압에 따라 상기 활성 신호를 활성화하고, 상기 프리차지 신호가 활성화되면 상기 활성 신호를 추가로 활성화하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 활성 신호 생성부는,
    상기 검출 전압에 따라 판단 신호를 생성하는 듀티 판단부; 및
    프리차지 신호, 상기 지연 고정 신호 및 상기 판단 신호에 응답하여 상기 활성 신호를 생성하는 신호 조합부를 포함하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 신호 조합부는,
    상기 지연 고정 신호 및 상기 판단 신호 및 상기 프리차지 신호 중 적어도 하나 이상이 활성화되면 상기 활성 신호를 활성화하여 출력하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 신호 조합부는
    상기 지연 고정 신호 및 상기 판단 신호가 모두 활성화된 구간 동안 활성화되는 제 1 활성 구간 신호를 생성하는 제 1 활성부;
    상기 프리차지 신호가 활성화되면 소정의 펄스 폭을 갖는 제 2 활성 구간 신호를 활성화하는 제 2 활성부; 및
    상기 제 1 활성 구간 신호 및 상기 제 2 활성 구간 신호를 합산하여 상기 활성 신호를 생성하는 합산부를 포함하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 제 2 활성부는 상기 클럭 신호의 펄스 폭을 이용하여 상기 제 2 활성 구간 신호가 상기 소정의 펄스 폭을 갖도록 하는 반도체 메모리 장치.
  19. 제 17 항에 있어서,
    상기 소정의 펄스 폭은 상기 보정 코드 생성부가 상기 복수 비트의 보정 코드를 1 회 생성할 수 있는 시간에 해당하는 반도체 메모리 장치.
  20. 제 11 항에 있어서,
    상기 프리차지 신호가 활성화 시 수행되는 상기 듀티 보정 동작의 수행 시간은 상기 지연 고정 신호가 활성화 시 수행되는 상기 듀티 보정 동작의 수행 시간보다 짧은 반도체 메모리 장치.
  21. 외부 클럭 신호가 입력되는 단계;
    상기 외부 클럭 신호에 대한 지연 고정 동작을 수행하여 입력 클럭 신호를 생성하고, 지연 고정신호를 활성화하는 단계;
    상기 지연 고정 신호에 응답하여 상기 입력 클럭 신호에 대한 듀티 보정 동작을 수행하여 보정 클럭 신호를 생성하는 단계;
    프리차지 신호가 활성화되는 단계; 및
    상기 프리차지 신호에 응답하여 상기 입력 클럭 신호에 대한 듀티 보정 동작을 수행하여 상기 보정 클럭 신호를 생성하는 단계를 포함하는 반도체 메모리 장치의 듀티 보정 방법.
  22. 제 21 항에 있어서,
    지연 고정 신호에 응답하여 상기 입력 클럭 신호에 대한 듀티 보정 동작을 수행하는 단계는 상기 입력 클럭의 듀티가 소정 수준으로 보정될 때까지 n 회 수행되고,
    상기 프리차지 신호에 응답하여 상기 입력 클럭 신호에 대한 듀티 보정 동작을 수행하는 단계는 m 회 수행되고,
    상기 m은 1보다 큰 정수이고 상기 n은 상기 m 보다 큰 정수인 반도체 메모리 장치의 듀티 보정 방법.
  23. 활성 신호에 응답하여 입력 클럭 신호에 대한 듀티 보정 동작을 수행하여 보정 클럭 신호를 생성하는 보정부; 및
    프리차지 신호에 응답하여 상기 활성 신호를 생성하는 활성 신호 생성부를 포함하는 듀티 싸이클 보정 회로를 포함하는 반도체 메모리 장치.
  24. 삭제
  25. 제 23 항에 있어서,
    상기 보정부는,
    복수 비트의 보정 코드에 따라 상기 입력 클럭 신호에 대한 듀티 보정 동작을 수행하여 상기 보정 클럭 신호를 생성하는 보정 수행부;
    상기 클럭 신호의 듀티에 따라 검출 전압을 생성하는 듀티 검출부; 및
    상기 활성 신호에 응답하여 상기 검출 전압에 따라 상기 복수 비트의 보정 코드를 생성하는 보정 코드 생성부를 포함하는 반도체 메모리 장치.
  26. 제 23 항에 있어서,
    상기 활성 신호 생성부는
    상기 프리차지 신호가 활성화되면 소정의 펄스 폭을 갖는 상기 활성 신호를 생성하는 반도체 메모리 장치.
  27. 제 26 항에 있어서,
    상기 활성 신호 생성부는 상기 클럭 신호의 펄스 폭을 이용하여 상기 활성 신호가 상기 소정의 펄스 폭을 갖도록 하는 반도체 메모리 장치.
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US9018994B2 (en) * 2012-12-28 2015-04-28 SK Hynix Inc. Duty cycle correction circuit and operation method thereof
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US11189334B2 (en) 2018-11-21 2021-11-30 Micron Technology, Inc. Apparatuses and methods for a multi-bit duty cycle monitor
US10715127B2 (en) 2018-11-21 2020-07-14 Micron Technology, Inc. Apparatuses and methods for using look-ahead duty cycle correction to determine duty cycle adjustment values while a semiconductor device remains in operation

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101018706B1 (ko) 2007-03-29 2011-03-04 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
KR100940836B1 (ko) * 2008-06-04 2010-02-04 주식회사 하이닉스반도체 반도체 메모리 장치의 듀티 싸이클 보정 회로
KR100956785B1 (ko) * 2008-10-31 2010-05-12 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법
KR101004675B1 (ko) * 2008-12-26 2011-01-04 주식회사 하이닉스반도체 지연고정루프회로 및 지연고정루프회로의 동작방법
KR101003143B1 (ko) * 2009-05-13 2010-12-21 주식회사 하이닉스반도체 반도체 집적 회로

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