KR100950378B1 - 반도체 장치와 패키징 구조체 - Google Patents

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Abstract

반도체 장치는 서로 이격된 두 스테이지에 개별적으로 장착되고, 수지 주형에 밀봉되어 상이한 보장 온도를 갖는 두 개의 반도체 칩을 구비한다. 한 반도체 칩은 다른 반도체 칩의 보장 온도 보다 높은 가열 온도를 발생하는 가열 회로를 구비하고, 스테이지의 후면은 수지 주형의 외부로 노출된다. 이것은 한 반도체 칩으로부터 다른 반도체 칩까지 전도되는 열의 양이 감소되어, 반도체 장치의 신뢰성을 개선할 수 있게 된다. 다르게는, 상이한 높이를 갖는 두 개의 반도체를 단일 스테이지에 장착하고, 높은 가열 온도를 발생시키는 한 반도체 칩과 비교한 높이는 다른 반도체 칩이 낮으므로, 반도체 칩들 사이의 열전도 경로가 증가하고, 기판에 한 반도체 칩의 열 방산을 위한 열방산 경로가 감소된다.
반도체 장치, 반도체 칩, 가열 회로, 열전도로, 열방산 경로

Description

반도체 장치와 패키징 구조체 {SEMICONDUCTOR DEVICE AND PACKAGING STRUCTURE THEREFOR}
본 발명은 반도체 장치 및 반도체 장치를 기판에 장착하기 위한 패키징 구조체에 관한 것이다.
본원은 일본 특허 출원 제2007-20978호, 제2007-133967호를 우선권으로 주장하며, 본 명세서에서 참조한다.
종래에는 다양한 형태의 반도체 장치가 많은 제조업자들에 의해서 개발되고 제조되어 왔다. 예를 들면, 일본 특허 출원 제2000-150725호에는 반도체 칩은 직사각형 스테이지의 표면에 장착되고 수지 주형에 밀봉된 구조가 개시되어 있다. 이러한 형태의 반도체 장치에서, 반도체 칩에 의해 발생되는 열을 효과적으로 방산하기 위해 스테이지의 후면은 수지 주형의 외측에 노출되고, 납땜을 통해 기판(또는 회로판)에 접합한다.
전술한 구조를 갖는 종래 공지된 반도체 장치의 몇몇은 단일 스테이지의 표면에 장착된 상이한 보장 온도(또는 작동 온도)를 갖는 두 개의 반도체 칩을 각각 구비할 수 있다.
그러나, 상이한 보장 온도를 갖는 두 개의 반도체 칩이 반도체 장치의 단일 기판의 표면에 장착될 때, 높은 보장 온도를 갖는 반도체 칩에 의해 발생된 열은 낮은 보장 온도를 갖는 다른 반도체 칩에 의도하지 않게 전도되어 다른 반도체 칩의 온도가 자체의 보장 온도를 초과하게 되며, 따라서 반도체 장치에서 작동 에러를 야기시킨다.
상이한 보장 온도를 갖는 두 개의 반도체 칩이 단일 스테이지에 장착될 때, 열전도는 수지 주형 및 스테이지를 통해 두 개의 반도체 칩들 사이에서 발생되고, 이로써, 케이스(또는 패키징)의 온도가 증가하게 되어 반도체 칩의 온도가 정상 작동을 보장하는 보장 온도를 초과하게 되며, 따라서 반도체 장치에서 작동 에러를 야기시킨다. 상기 보장 온도는 예를 들면, 케이스 온도, 접합 온도 및 주변 온도를 기초로 하여 각 반도체 칩에 대해 결정된다.
본 발명의 목적은 각각의 반도체 칩에 의해 발생된 열을 효과적으로 방산시켜 상이한 가열 온도를 갖는 복수의 반도체 칩들 사이의 열전도를 억제하는 반도체 장치를 제공하는 것이다.
본 발명은 상이한 보장 온도(또는 작동 온도)를 갖는 복수의 반도체 칩을 포함하는 반도체 장치와, 하나의 반도체 칩의 가열 온도가 다른 반도체의 보장 온도보다 높게 되는 복수의 반도체 칩을 포함하는 반도체 장치에도 적용가능하다.
본 발명의 제1 양태에서, 반도체 장치는, 각각 직사각형 형상을 갖고 서로로부터 이격되어 동일 평면에 위치된 복수의 스테이지와, 상기 스테이지의 표면에 개별적으로 장착된 제1 반도체 칩 및 제2 반도체 칩을 갖는 복수의 반도체 칩과, 반도체 칩 및 스테이지를 그 안에 밀봉하기 위한 수지 주형을 포함하며, 제1 반도체 칩은 제2 반도체 칩에 의해 발생되는 가열 온도보다 높은 가열 온도를 발생시키는 가열 회로를 구비하며, 제1 반도체 칩을 장착하기 위한 스테이지의 후면은 수지 주형의 외부로 노출된다.
상이한 보장 온도를 갖는 제1 및 제2 반도체 칩을 개별적으로 장착하기 위한 스테이지가 수지 주형 내에서 서로로부터 이격되기 때문에, 제1 반도체 칩의 가열 회로에 의해 발생되어 제2 반도체 칩에 전도되는 열의 양을 감소시킬 수 있다. 다시 말하면, 제2 반도체 칩의 온도가 보장 온도를 초과하는 것을 방지할 수 있다. 반도체 장치가 기판(또는 회로판)에 장착될 때, 수지 주형의 외부에 노출된 스테이지의 후면은 납땜을 통해 기판에 배치된 열방산 패드에 결속되어, 제1 반도체 칩의 열을 기판에 효과적으로 전도시킬 수 있다.
상기에서, 가열 회로는 제2 반도체 칩으로부터 이격된 제1 반도체 칩의 지정 구역에 형성된다. 이것은 제1 반도체 칩의 가열 회로 및 제2 반도체 칩 사이의 거리를 증가시켜, 제1 반도체 칩으로부터 제2 반도체 칩까지 전도되는 열의 양을 더 감소시킬 수 있다.
또한, 한 쌍의 스테이지는 서로 인접하게 위치되고, 폭이 각각 스테이지의 폭보다 작은 하나 이상의 상호 연결 부재를 통해서 서로 일체식으로 상호 연결된 다.
반도체 장치의 제조에서, 수지 성형은 반도체 칩을 개별적으로 장착하기 위한 스테이지가 금속 주형 공동의 내부에 배치되는 방식으로 형성되며, 용융 수지는 수지 주형을 형성하도록 금속 주형 공동 안으로 주입된다.
스테이지의 후면이 제조하기 수지 주형의 외부로 노출되게 하기 위해서, 금속 주형 공동의 내부에 스테이지를 배치시킬 필요가 있다. 여기에, 상호 연결 부재는 스테이지가 용융 수지의 유동에 의한 공동의 내벽 상에서 의도하지 않게 부유하는 것을 방지하여, 스테이지 후면을 수지 주형의 외부로 신뢰성 있게 노출시킬 수 있다. 상호 연결 부재는 제1 반도체의 칩으로부터 제2 반도체 칩까지 전도되는 열의 양을 감소시키기 위해 스테이지의 폭보다 작은 폭을 갖는다.
상호 연결 부재는 두께 방향에서 스테이지의 후면으로부터 리세스된 리세스를 통해 형성된다. 여기에서, 상호 연결 부재를 통해 상호 연결된 스테이지의 후면이 수지 주형의 외부에 노출되더라도 상호 연결 부재는 수지 주형의 내부에 완전히 매립된다. 스테이지가 납땜을 통해 기판의 열방산 패드에 배치되는 방식으로 반도체 장치가 기판에 장착될 때, 납땜이 스테이지 위에 누출되어 퍼지는 것이 신뢰성 있게 방지되어, 다시 말해서, 제1 반도체 칩에 의해 발생된 열이 납땜을 통해 제2 반도체 칩으로 전도되는 것을 신뢰성 있게 방지할 수 있다.
하나의 스테이지 양단부 및 다른 스테이지의 양단부는 폭 방향에서 상호 연결 부재를 통해 서로 상호 연결될 수 있다. 이것은 제1 반도체 칩의 열이 상호 연결 부재를 통해 제2 반도체 칩에 전도되는 열전도 경로를 증가시켜, 제1 반도체 칩 으로부터 제2 반도체 칩까지 전도되는 열의 양을 더 감소시킬 수 있다.
패키징 구조체는 제1 반도체 칩을 장착하기 위해 스테이지의 후면에 접합되는 지정 영역을 갖는 하나 이상의 열방산 패드를 구비하는 반도체 장치에 적용되며, 열방산 패드의 전체 영역은 수지 주형의 외부로 노출된 스테이지의 후면의 노출 영역보다 크고, 열방산 패드는 스테이지의 후면에 대향하여 위치된 지정 영역을 제외하고 저항 필름으로 커버된다. 전체 영역이 스테이지의 노출 영역보다 큰 열방산 패드에 제1 반도체 칩의 열을 방산시킬 수 있어 제1 반도체 칩의 열을 효과적으로 방산시킬 수 있다. (제1 반도체 칩을 장착하는 스테이지와 다른)다른 스테이지의 후면이 열방산 패드에 대향하여 위치될 때에도 열방산 패드는 저항 필름으로 커버되기 때문에, 다른 스테이지가 납땜을 통해 열방산 패드에 결속하는 것을 용이하게 방지할 수 있다. 상기 설명한 바와 같이, 패키징 구조체는 제1 반도체 칩의 열이 열방산 패드를 통해 제2 반도체 칩에 의도하지 않게 전도되는 것을 방지하도록 설계된다.
간단히 말해서, 반도체 칩은 서로 이격되어 스테이지상에 개별적으로 장착되기 때문에, 상대적으로 높은 보장 온도를 갖는 제1 반도체 칩에 의해 발생되어, 상대적으로 낮은 보장 온도를 갖는 제2 반도체 칩에 전도되는 열의 양을 감소시킬 수 있어, 반도체 장치의 신뢰도를 개선시킬 수 있다.
본 발명의 제2 양태에서, 반도체 장치는 복수의 반도체 칩, 예로써, 제1 반도체 칩 및 제2 반도체 칩과, 복수의 반도체 칩이 표면에 장착되는 직사각형 형상의 단일 스테이지와, 제1 단부가 복수의 반도체 칩에 전기 접속된 복수의 리드와 스테이지 후면의 지정 영역과 리드의 제2 단부가 외부로 노출되도록 반도체 칩, 스테이지 및 리드의 제1 단부를 밀봉하는 수지 주형을 포함하고, 제2 반도체 칩에 비해 낮은 제1 반도체 칩은 높은 가열 온도를 발생시킨다. 여기에서, 제1 반도체 칩은 스테이지의 제1 구역에 장착되고, 제2 반도체 칩은 스테이지의 제2 구역에 장착된다. 또한, 제2 반도체 칩의 보장 온도는 제1 반도체 칩의 보장 온도보다 낮다.
반도체 장치가 기판(또는 회로판)에 장착될 때, 수지 주형의 외부로 노출된 스테이지의 후면의 노출 영역은 납땜을 통해 기판의 열방산 패드에 접합된다. 제2 반도체 칩의 표면에 비해, 제1 반도체 칩의 표면은 스테이지의 표면과 근접하여 위치되기 때문에, 스테이지 및 납땜을 통해 기판의 열방산 패드로 제1 반도체 칩의 열을 방산하기 위한 열방산 경로를 감소시킬 수 있다. 즉, 제1 반도체 칩의 열을 기판에 효과적으로 방산시킬 수 있다.
또한, 반도체 장치는 반도체 칩들 사이 갭을 증가시키지 않으면서 반도체 칩의 표면들 사이의 거리를 증가시키도록 설계되며, 제1 반도체 칩의 표면으로부터 제2 반도체 칩의 표면까지 놓인 방향은 제1 반도체 칩의 표면으로부터 기판까지 놓인 열방산 경로의 방향과 상반된다. 제1 반도체 칩의 열이 제2 반도체 칩에 과도하게 전도되는 것은 방지할 수 있고, 즉 제2 반도체 칩의 온도가 보장 온도를 초과하는 것은 방지할 수 있다.
반도체 장치는 제1 반도체 칩의 두께가 제2 반도체 칩의 두께보다 작게 되도록 설계되고, 직사각형 형상을 갖는 스페이서는 스테이지와 제2 반도체 칩 사이에 삽입되거나, 또는 제1 반도체 칩은 스테이지를 두께방향으로 부분적으로 수납함으 로써 형성된 리세스에 장착된다.
전술한 설계는 제1 반도체 칩의 표면이 제2 반도체 칩의 표면에 비해 낮은 것을 신뢰성 있게 보장한다. 전술한 설계를 적절하게 조합함으로써, 제1 반도체 칩과 제2 반도체 칩 사이의 높이차를 더 증가시킬 수 있다.
제1 반도체 칩이 스테이지의 제1 구역에 형성된 리세스에 배치될 때, 두께는 줄어들고, 제1 반도체 칩의 기판에 놓여지는 열방산 경로에 연결된 스테이지의 내열성을 감소시킬 수 있다. 따라서, 제1 반도체 칩의 열을 기판에 효과적으로 방산시킬 수 있다.
이와 달리, 반도체 장치는 슬릿이 제1 반도체 칩과 제2 반도체 칩 사이에서의 스테이지의 지정 위치에 형성되고, 반도체 칩의 폭 방향으로 연장되도록 설계된다. 여기에서, 슬릿은 스테이지 표면을 부분적으로 수납함으로써 형성되고, 스테이지 후면을 부분적으로 수납함으로써 형성되거나, 슬릿은 두께 방향으로 스테이지를 관통한다.
슬릿을 통해서, 스테이지의 전체 표면 영역은 제1 및 제2 반도체 칩을 개별적으로 장착하기 위한 제1 및 제2 구역으로 분할된다. 여기에서, 제1 및 제2 반도체 칩의 정렬 방향을 따른 스테이지의 단면적은 스테이지의 다른 부분에 비해 슬릿에서 감소된다. 즉, 스테이지의 내열성은 스테이지의 다른 부분에 비해 슬릿에 증가된다. 이것은 제1 반도체 칩의 열이 스테이지의 제1 구역으로부터 제2 구역으로 전도되는 것을 어렵게한다. 따라서, 제1 반도체 칩으로부터 제2 반도체 칩으로 전도되는 열의 양을 감소시킬 수 있다.
더욱이, 슬릿은 제2 반도체 칩에 근접하여 위치되고, 스테이지상의 제1 반도체 칩과 제2 반도체 칩 사이의 중앙 위치로부터 이격된다. 이것은 스테이지의 제2 구역의 용적에 비해 스테이지의 제1 구역의 용적을 증가시켜, 제1 반도체 칩으로부터 기판으로의 방향에서 스테이지의 내열성을 감소시킬 수 있다. 따라서, 스테이지에서 슬릿의 형성과는 상관없이 제1 반도체 칩의 열을 기판에 효과적으로 방산시킬 수 있다.
또한, 반도체 장치에서 제1 반도체 칩 및 제2 반도체 칩의 높이는 스테이지의 표면 또는 스테이지의 후면으로부터 각각의 반도체 칩 표면의 상부까지 각각 측정된다.
상기와 같이 구성함으로써, 각각의 반도체 칩에 의해 발생된 열을 효과적으로 방산시켜 상이한 가열 온도를 갖는 복수의 반도체 칩들 사이의 열전도를 억제하는 반도체 장치를 제공하는 것이다.
이러한 본 발명의 목적, 양태와 실시예와 다른 목적, 양태 및 실시예는 도면을 참고하여 보다 상세히 설명한다.
본 발명은 첨부 도면을 참조하여 예제를 통해 보다 상세히 설명한다.
1. 제1 실시예
본 발명의 제1 실시예를 따르는 반도체 장치(1)는 도1 내지 도4를 참조하여 자세히 설명한다.
도1 및 도2에 도시된 바와 같이, 제1 실시예의 반도체 장치(1)는 스피커를 구동하기 위한 동력원 또는 펄스 폭(PW) 변조 동력원과 같은 전원에 사용되며, (아날로그 칩의 기능을 하는)제1 반도체 칩(3) 및 (디지털 칩의 기능을 하는)제2 반도체 칩(5)을 구비한다. 즉, 반도체 장치(1)는 아날로그 회로 및 디지털 회로 모두를 처리하도록 설계된다.
반도체 장치(1)는 반도체 칩(3, 5)을 장착하기 위한 표면(7a, 9a)을 갖는 두 개의 스테이지(7, 9)와, 스테이지(7, 9)의 주변 영역에 배치되고 반도체 칩(3, 5)에 전기 접속된 복수의 리드(11)와, 스테이지(7, 9) 및 리드(11)를 밀봉하기 위한 수지 주형(13)으로 구성된다. 반도체 장치(1)는 리드(11)가 수지 주형(13)의 측면(13b)으로부터 외부로 부분 돌출되는 QFP(쿼드 플랫 패키지)를 통해 패키징된다.
각각 얇은 밴드형 형상을 갖는 리드(11)는 스테이지(7, 9)를 향해 각각 연장되고, 수지 주형(13)의 내부에 매립된 리드(11)의 제1 단부(11a)는 와이어(15)를 통해 반도체 칩(3, 5)에 전기 접속된다. 수지 주형(13)의 외부로 돌출된 리드(11)의 제2 단부(11b)는 수지 주형(13)의 하부면(13a)을 향해 하향 절곡되고 반도체 장치(1)를 장착하기 위한 기판(31, 또는 회로판)에 전기 접속된다.
각각의 스테이지(7, 9)는 평면도에서 직사각형 형상을 갖고, 그들 사이의 지정 거리에서 수평으로 정렬된다. 스테이지(7, 9)의 측면은 수지 주형(13)의 측면(13b)을 따라 배치된다.
스테이지(7, 9)의 후면(7b, 9b)은 수지 주형(13)의 하부면(13a)을 부분적으로 형성하고, 수지 주형(13)의 외부로 노출된다. 스테이지(7)의 후면(7b)은 주연 부에 리세스(7c)를 형성하도록 스테이지(7)의 두께 방향으로 부분적으로 리세스된다. 마찬가지로, 스테이지(9)의 후면(9b)은 외주연부에 리세스(9c)를 형성하도록 스테이지(9)의 두께 방향으로 부분적으로 리세스된다. 수지 주형(13)은 스테이지(7, 9)가 수지 주형으로부터 박리되는 것을 방지하도록 리세스(7c, 9c)안으로 부분적으로 주입된다.
제1 스테이지(7)에 장착된 제1 반도체 칩(3)의 보장 온도는 제2 스테이지(9)에 장착된 제2 반도체 칩(5)의 보장 온도보다 높다. 특히, 제1 반도체 칩(3)은 펄스폭 변조(PWM) 회로와 같이 제2 반도체 칩(5)의 보장 온도보다 높은 가열 온도를 발생시키는 가열 회로를 포함한다.
도3에서 도시된 바와 같이, 가열 회로는 평면도에서 제1 반도체 칩(3)의 전체 영역에 포함되고, 제2 반도체 칩(5)의 전체 영역으로부터는 이격된 구역(S1)에 형성된다. 여기에서, 구역(S1)은 반도체 칩(3, 5)의 정렬 방향에 따라 제2 반도체 칩(5)으로부터 이격된 제1 반도체 칩(3)의 먼 측면에 배치된다. 특히, 가열 회로의 형성을 위한 구역(S1)은 그 길이가 제1 반도체 칩(3) 길이에 사실상 절반이며 그 폭이 제1 반도체 칩(3)의 폭과 사실상 동일한 지정 치수를 갖는다.
도1 및 도2에 도시된 바와 같이, 반도체 칩(3, 5)은 와이어(17)를 통해 함께 전기 접속된다.
전술한 구성을 갖는 반도체 장치(1)의 제조에서, 리드 프레임(도시 생략)은 구리 재료 등으로 구성된 얇은 금속판에 가압 작업 및 에칭 작업을 수행하여 준비되고 형성된다. 리드 프레임은 리드(11)의 제2 단부(11b)에 연결된 모든 리드(11) 를 집합적으로 상호 연결하기 위한 프레임(도시 생략)과, 스테이지(7, 9)를 프레임에 그리고 스테이지(7, 9)와 리드(11)를 상호 연결시키기 위한 복수의 상호 연결 리드(19, 21)를 포함한다. 즉, 리드 프레임은 스테이지(7, 9)와 리드(11)가 일체식으로 조합되게 형성된다. 상호 연결 리드(19)는 스테이지(7)의 외부 단부(7b)에 상호 연결되고, 상호 연결 리드(21)는 스테이지(9)의 외부 단부(9b)에 상호 연결되며, 외부 단부(7d, 9d)는 스테이지(7, 9)의 정렬 방향에서 서로 대향하여 위치된다.
또한, 리드(11)의 절곡 공정은 리드 프레임의 형성과 동시에 수행될 수 있거나, 또는 리드 프레임의 형성과 독립적으로 수행될 수 있다.
리드 프레임의 형성이 완료된 후에, 반도체 칩(3, 5)은 스테이지(7, 9)에 개별적으로 장착된 뒤, 와이어(15)를 통해 리드(11)의 제1 단부(11a)에 전기 접속되며, 반도체 칩(3, 5)도 와이어(17)를 통해 함께 전기 접속된다.
이후에, 수지 주형(13)은 반도체 칩(3, 5), 스테이지(7, 9), 리드(11) 및 와이어(15, 17)를 전체적으로 밀봉하도록 형성된다. 이러한 주형 공정에서, 반도체 칩(3, 5), 스테이지(7, 9), 리드(11) 및 와이어(15, 17)는 수지 주형(13)의 외부 형상을 형성하는 금속 주형(도시 생략)의 공동의 내부에 배치된다. 수지 주형(13)의 하부면(13a)의 외부로 노출된 스테이지(7, 9)의 후면(7b, 9b)은 금속 주형의 공동의 내벽에 배치되고, 리드(11)의 제2 단부(11b) 및 프레임은 공동의 외부로 배치된다. 이러한 상태에서, 용융 수지는 수지 주형(13)을 형성하도록 금속 주형의 공동 안으로 주입된다.
마지막으로, 수지 주형(13)에 밀봉된 리드 프레임은 금속 주형으로부터 추출된 뒤, 프레임과 수지 주형(13)으로부터 외부에 위치된 상호 연결 리드(19, 21)는 절결되어, 반도체 장치(1)의 제조가 완료된다.
전술된 반도체 장치(1)는 기판(31)에 장착된다. 특히, 수지 주형(13)의 하부면(13a)은 복수의 전극 패드(33) 및 열방산 패드(34, 35)가 형성된 기판(31)의 표면(31a)에 대향하게 위치된다. 이후, 리드(11)의 제2 단부(11b)는 납땜(36)을 통해 전극 패드(33)에 결속된다. 또한, 스테이지(7, 9)의 후면(7b, 9b)은 납땜(37)을 통해 열방산 패드(34, 35)에 개별적으로 결속된다.
상기 설명한 바와 같이, 스테이지(7, 9)는 서로 이격된 열방산 패드(34, 35)에 개별적으로 결속되어 [스테이지(7, 9)를 접합시키는]납땜(37)이 서로 의도하지 않게 부착되는 것을 신뢰성 있게 방지할 수 있다.
이후, 작동 중의 반도체 장치(1)의 반도체 칩(3, 5)의 온도에 대한 시뮬레이션 결과를 설명한다.
시뮬레이션은 반도체 칩(3, 5)들 사이의 거리가 1.2 mm로 설정되고, 제1 반도체 칩(3)의 보장 온도가 150 ℃로 설정되고, 제2 반도체 칩(5)의 보장 온도를 125 ℃로 설정된 반도체 장치(1)에 대해 수행하였다. 또한, 스테이지(7, 9) 양쪽 모두는 342 W/mK의 동일한 열전도도를 갖고, 수지 주형(13)의 열전도도는 0.95 W/mK 이다.
도3에 도시한 바와 같이, 반도체 칩(3)의 온도는 반도체 칩(3)의 표면에 규칙적으로 배치된 6개의 지점(P1 내지 P6)에서 측정되고, 반도체 칩(5)의 온도는 반 도체 칩(5)의 표면에 규칙적으로 배치된 6개의 지점(P7 내지 P12)에서 측정된다. 특히, 지점(P1 내지 P6)은 반도체 칩(3)의 길이 방향을 따라 두 줄로 정렬되고, 또한 반도체 칩(3)의 폭 방향을 따라 세 줄로 정렬된다. 마찬가지로, 지점(P7 내지 P12)은 반도체 칩(5)의 길이 방향을 따라 두 줄로 정렬되고, 또한 반도체 칩(5)의 폭 방향을 따라 세 줄로 정렬된다.
시뮬레이션은 [반도체 칩(3, 5)에 해당하는]두 개의 반도체 칩이 비교예(즉,"비교예")와, 단일 스테이지에 장착된 반도체 칩(1)의 예(즉,"실시예")에 대해 수행된다. 여기에, 온도 측정은 아날로그 칩의 기능을 하는 반도체 칩(3)에 대해 지점(P1 내지 P6)에서 수행한다. 결과는 표1에 도시한다. 또한, 온도 측정은 디지털 칩의 기능을 하는 반도체 칩(5)에 대해 지점(P7 내지 P12)에서 수행한다. 결과는 표2에 도시한다.
표1
아날로그 칩
측정 P1 P2 P3 P4 P5 P6
실시예 152.2 151.6 151.2 148.4 148.0 147.8
비교예 152.2 151.7 151.4 147.3 146.8 146.5
[측정단위 : ℃]
표2
디지털 칩
측정 P7 P8 P9 P10 P11 P12
실시예 118.5 118.4 118.3 117.8 117.7 117.7
비교예 135.8 135.4 135.4 134.3 134.1 134.1
[측정단위 : ℃]
표1에서 본 실시예 및 비교예 모두에 대해 제1 반도체 칩(3)에 가열 회로가 형성된 구역(S1)에 배치된 지점(P1 내지 P3)에서 유사한 값의 온도(약 150 ℃)가 측정되었음을 명백히 알 수 있다. 또한, 구역(S1)에 배치된 지점(P1 내지 P3)에 비해 제2 반도체 칩(5)에 근접한 지점(P4 내지 P6)에서 실시예 및 비교예 모두에 대해 유사한 값의 온도(약 147 ℃)가 측정된다. 여기에서, 지점(P4 내지 P6)의 온도는 지점(P1 내지 P3)의 온도보다 약간 낮다.
표2는 비교예의 제2 반도체 칩(5)의 온도가 제2 반도체 칩(5)의 보장 온도 보다 10 ℃ 이상 높은 약 135 ℃라는 것을 명백히 알 수 있다. 이것은 비교예에서, 제1 반도체 칩(3)의 가열 회로에 의해 발생된 열이, 상대적으로 높은 열전도도를 갖는 단일 스테이지를 통해 제2 반도체 칩(5)에 전도되기 때문이다.
비교예에 비교되는 실시예에서, 제2 반도체 칩(5)의 온도는 제2 반도체 칩(5)의 보장 온도보다 10 ℃정도 낮은 약 115 ℃이다. 이것은 실시예에서 반도체 칩(3, 5)이 서로로부터 이격된, 스테이지(7, 9)상에 개별적으로 장착되고, 상대적으로 낮은 열전도도를 갖는 수지 주형(13)의 지정 부분만이 반도체 칩(3, 5)들 사이에 개재되기 때문이며, 제1 반도체 칩(3)으로부터 제2 반도체 칩(5)으로 전도되는 열의 양을 감소시킬 수 있다.
제1 실시예의 반도체 장치(1)에서, 상이한 보장 온도를 갖는 반도체 칩(3, 5)은 서로 약간 이격된 스테이지(7, 9)에 개별적으로 장착되어, 제1 반도체 칩(3)의 가열 회로에 의해 발생되어 제2 반도체 칩(5)에 전도되는 열의 양을 감소시킬 수 있다. 간단히 말해서, 제2 반도체 칩(5)의 온도가 보장 온도를 의도하지 않게 초과하는 것을 방지할 수 있다. 다시 말해서, 상대적으로 높은 보장 온도를 갖는 제1 반도체 칩(3)으로부터 상대적으로 낮은 보장 온도를 갖는 제2 반도체 칩(5)에 전도되는 열의 양을 감소시킬 수 있어, 반도체 장치(1)의 신뢰성을 개선시킨다.
반도체 장치(1)가 기판(31)에 장착될 때, 반도체 장치(1)의 외부로 노출된 스테이지(7)의 후면(7b)은 납땜(37)을 통해 기판(31)의 열방산 패드(34)에 결속되어, 제1 반도체 칩(3)에 의해 발생된 열을 기판(31)을 향해 효과적으로 방산시킬 수 있다.
또한, 반도체 장치(1)는 가열 회로가 제1 반도체 칩(3)과 접합하도록 정렬된 제2 반도체 칩(5)으로부터 이격된 제1 반도체 칩(3)의 먼 측면에 배치되도록 설계된다. 이것은 가열 회로와 제2 반도체 칩(5) 사이의 거리가 증가시킬 수 있게 하여, 제1 반도체 칩(3)으로부터 제2 반도체 칩(5)으로 전도되는 열의 양을 더 감소시킬 수 있다.
반도체 장치(1)에 적용된 패키징 구조체에서, 납땜을 통해 스테이지(7, 9)에 개별적으로 접합된 열방산 패드(34, 35)는 서로로부터 약간 이격된다. 이것은 스테이지(7, 9)들을 접합시키는 납땜(37)이 서로 부착되는 것을 방지할 수 있게 하여, 제1 반도체 칩(3)에 의해 발생되는 열이 납땜(27)을 통해 제2 반도체 칩(5)에 전도되는 것을 신뢰성있게 방지할 수 있다.
제1 실시예의 반도체 장치는 기본적으로 제2 반도체 칩(5)을 장착하기 위한 스테이지(9)가 열방산 패드(35)에 결합되도록 설계되지만, 이것으로 제한되는 것은 아니다. 즉, 제2 반도체 칩(5)에 의해 발생된 열의 양이 매우 적을 때, 스테이지(9)는 열방산 패드(35)를 접합할 필요는 없다. 예를 들어, 기판(31)으로부터 열방산 패드(35)에 제외시켜, 제2 스테이지(9)가 납땜(37)을 통해 기판(31)에 직접적으로 결합되게 할 수 있다. 또한, 반도체 장치(1)는 도2에 도시된 기판(31)에 장착될 필요가 없다. 대신, 반도체 칩(1)은 도4에 도시된 기판(41, 또는 회로판)에 장착될 수 있다.
스테이지(7)의 노출 영역보다 넓은 상대적으로 넓은 영역을 갖는 열방산 패드(42)는 기판(41)의 표면(41a)에 형성된다. 열방산 패드(42)는 스테이지(7)의 후면(7b)에 결속되어 전체적으로 수지 주형(13)의 하부면(13a)을 커버한다.
열방산 패드(42)는 스테이지(7)의 후면에 대향하게 위치된 지정 영역을 제외하고 저항 필름(43)으로 커버된다. 저항 필름(43)은 리드(11)의 제2 단부(11b)에 대향하여 위치된 지정 영역을 제외하고 전극 패드(44)를 커버한다.
각각이 상대적으로 높은 열전도도를 갖는 구리 포일로 구성되고 기판(41)의 평면 방향으로 연장된 복수의 열전도층(45A, 45B, 45C)이 기판(41)의 내부와 기판(41)의 후면(41b)에 형성된다. 열전도층(45A 내지 45C)은 후면(41b)으로부터 열방산 패드(42)까지 기판을 수직으로 관통하는 복수의 관통 구멍(46)을 통해 열방산 패드(42)에 상호 연결된다.
기판(41)에 반도체 장치(1)를 장착시키기 위해, 납땜 재료는 스크린 프린팅을 통해 기판(41)의 표면(41a)에 인가된다. 특히, 납땜(47)은 전극 패드(44) 및 열방산 패드(42)의 외부 노출부에만 잔류하고 저항 필름(43)에는 잔류하지 않는다.
전술한 상태에서, 반도체 장치(1)는 기판(41)의 표면(41a)에 장착된 뒤, 그 사이에서 납땜이 재용융되어, 리드(11)의 제2 단부(11b)는 전극 패드(44)에 견고하게 접합되고, 스테이지(7)는 열방산 패드(42)에 견고하게 접합된다.
기판(41)에 장착된 반도체 장치(1)에 적용된 패키징 구조체에 따라, 면적이 스테이지의 노출면적보다 큰 열방산 패드(42)를 통해 제1 반도체 칩(3)에 의해 발생된 열을 확산시킬 수 있다. 또한, 열은 열방산 패드(42)로부터 관통 구멍(46)을 통해 열전도층(45A 내지 45C)으로 전도되어, 제1 반도체 칩(3)에 관한 열방산을 효과적 방식으로 실현시킬 수 있다.
열방산 패드(42)가 저항 필름(43)으로 커버되기 때문에, 기판(41)에 대향하여 위치된 스테이지(9)의 후면(9b)을 납땜없이 열방산 패드(42)에 직접적으로 결합시킬 수 있어, 제1 반도체 칩(3)에 의해 발생하는 열이 열방산 패드(42)를 통해 제2 반도체 칩(5)에 전도되는 것을 신뢰성있게 방지할 수 있다.
이후, 제1 실시예의 변형예는 반도체 장치(1)의 동일한 부분은 동일한 도면 부호를 나타낸 도5 및 도6을 참조하여 반도체 장치(51)에 관련지어 설명되므로, 필요에 따라 일부 설명은 생략한다.
도5 및 도6에 도시된 바와 같이, 반도체 장치(51)는 폭이 스테이지(7, 9) 폭보다 작은, 상호 연결 부재(53)를 통해 서로 일체식으로 연결된, 두 개의 스테이지(7, 9)를 포함한다. 특히, 상호 연결 부재(53)는 스테이지(7, 9)의 대향 단부(7e, 9e)가 상호 연결 부재(53)를 통해 폭 방향으로 서로 상호 연결되는 방식으로 스테이지(7, 9)에 서로 일체식으로 형성된다.
상호 연결 부재(53)는 스테이지(7, 9)의 후면(7b, 9b)으로부터 두께 방향으로 리세스된 리세스(53a)를 갖고, 리세스(53a)의 두께는 스테이지(7, 9) 두께의 대략 절반이다. 이러한 구조에 의해, 상호 연결 부재(53)는 수지 주형(13)의 내부에 전체적으로 매립되어, 스테이지(7, 9)의 후면(7b, 9b)은 서로 이격되어 수지 주형(13)의 하부면(13a)의 외부로 노출된다.
반도체 장치(51)의 제조에서, 반도체 장치(1)의 리드 프레임과 기본적으로 유사하게 설계되지만 상호 연결 부재(53)를 더 구비한 리드 프레임은 사전에 준비된다. 여기에서, 상호 연결 부재(53)의 리세스(53a)는 상호 연결 부재(53) 후면을 부분으로 함몰시키기 위한 가압 작동을 통해 리드 프레임의 형성과 동시에 형성될 수 있고, 이와 달리, 상호 연결 부재(53)의 후면을 부분적으로 제거하기 위한 에칭을 통해서 형성될 수 있다. 이와 달리, 리세스(53a)는 리드 프레임이 형성된 이후에 형성될 수 있다.
리드 프레임의 형성이 완료된 후에, 반도체 장치(1)의 제조와 유사하게, 반도체 칩(3, 5)은 스테이지(7, 9)에 개별적으로 장착된 뒤, 와이어(15)는 리드(11)와 반도체 칩(3, 5) 사이에 배열되고, 와이어(17)는 반도체 장치(3, 5)들 사이에 배열된다. 그 후, 수지 주형(13)은 반도체 칩(3, 5), 스테이지(7, 9), 리드(11) 및 와이어(15, 17)를 전체적으로 밀봉하도록 형성된다.
반도체 장치(1) 제조에서와 유사하게, 스테이지(7, 9)의 후면(7b, 9b)은 금속 주형(도시 생략)의 공동의 내벽에 배치된 뒤, 용융 수지는 수지 주형(13)을 형성하도록 공동안으로 주입되며, 스테이지(7, 9)의 수지 주형(13)의 하부면(13a)의 외부로 노출된다. 여기서, 스테이지(7, 9)의 단자 단부(7d, 9d)는 리드(19, 21)를 통해 지지되고, 스테이지(7, 9)의 다른 단부(7e, 9e)는 상호 연결 부재(53)를 통해 지지된다. 따라서, 스테이지(7, 9)가 용융 수지의 유동에 의해 공동의 내벽으로부터 의도하지 않게 부유하는 것을 용이하게 방지할 수 있다. 반도체 장치(51)에서, 한 쌍의 상호 연결 부재(53)는 스테이지(7, 9)의 대향 단부(7e, 9e) 모두에 상호 연결되어, 스테이지(7, 9)의 대향 단부(7e, 9e)가 스테이지(7, 9)의 폭 방향으로의 의도하지 않게 부유하는 것을 신뢰성있게 방지할 수 있다.
반도체 장치(1)의 제조에서와 유사하게, 수지 주형(13)의 형성이 완료된 후, 수지 주형(13)의 외부에 위치된 프레임 및 상호 연결 리드(19, 21)는 절단되어 반도체 장치(51) 제조가 완료된다.
반도체 장치(1)와 유사하게, 반도체 장치(51)가 기판(31)에 장착될 때, 리드(11)의 제2 단부(11b)는 납땜(36)을 통한 전극 패드(33)에 접합되고, 스테이지(7, 9)의 후면(7b, 9b)은 납땜(37)을 통해 열방산 패드(34, 35)에 개별적으로 결합된다.
스테이지(7, 9)가 상호 연결 부재(53)를 통해 서로 상호 연결되기 때문에, 후면(7b, 9b)은 서로로부터 분리되고 수지 주형(13)의 하부면(13a)의 외부로 노출되어 납땜(37)이 스테이지(7, 9)상에 누출되어 퍼지는 것을 신뢰성있게 방지할 수 있다.
반도체 장치(51)는 앞서 말한 반도체 장치(1)의 효과와 유사한 효과를 증명한다. 반도체 장치(51)에서, 제1 반도체 칩(3)에 의해 발생하는 열은 스테이지(7, 9)의 폭보다 작은 폭을 갖는 상호 연결 부재(53)를 통해 제2 반도체 칩(5)에 전도될 수 있고, 제1 반도체 칩(3)으로부터 상호 연결 부재(53)를 통해 제2 반도체 칩(5)으로 전도되는 열의 양을 현저하게 감소시킬 수 있다.
상호 연결 부재(53)를 구비함으로써, 스테이지(7, 9)가 수지 주형(13)의 형성 중에 공동의 내벽 상에 부유하는 것을 방지할 수 있다. 이것은 수지 주형(13)의 하부면(13a)의 외부로 스테이지(7, 9)의 후면(7b, 9b)을 신뢰성있게 노출시킬 수 있게 한다.
상호 연결 부재(53)는 수지 주형(13)의 내부에 매립되기 때문에, 납땜(37)이 스테이지(7, 9) 위로 누출되어 퍼지는 것을 신뢰성있게 방지할 수 있다. 또한, 제1 반도체 칩(3)에 의해 발생된 열이 납땜(37)을 통해 제2 반도체 칩(5)으로 전도되는 것을 신뢰성있게 방지할 수 있다.
상호 연결 부재(53)가 폭 방향에 놓여있는 스테이지(7, 9)의 대향 단부(7e, 9e)의 지정 부분에 상호 연결되기 때문에, 상호 연결 부재(53)를 통해 제1 반도체 칩(3)과 상호 연결 부재(53) 사이에 놓여진 열전도 경로의 길이를 증가시킬 수 있다. 이것은 제1 반도체 칩(3)으로부터 제2 반도체 칩(5)으로 전도되는 열의 양을 더 감소시킬 수 있게 한다.
반도체 장치(51)는 상호 연결 부재(53)의 두께가 스테이지(7, 9)의 두께의 대략 절반이 되도록 설계되지만, 이러한 것으로 제한되는 것은 아니다. 간단히, 상호 연결 부재(53)가 수지 주형(13)의 내부에 전체적으로 매립되는 것이 요구되며, 다시 말해, 간단히, 상호 연결 부재(53)가 스테이지(7, 9)의 후면(7b, 9b)의 리세스에 형성되는 것이 요구된다. 따라서, 반도체 장치(51)는 상호 연결 부재(53)가 스테이지(7, 9)의 표면(7a, 9a)으로부터 돌출되도록 상향으로 절곡되는 방식으로 변형될 수 있다.
상호 연결 부재(53)는 수지 주형(13)의 내부에 매립될 필요는 없다. 스테이지(7, 9)가 수지 주형(13)이 형성되는 동안 공동에서 부유하는 것을 간단히 방지하기 위해, 상호 연결 부재(53)는 그것들이 스테이지(7, 9)의 후면(7b, 9b)에 함께 수지 주형(13)의 하부면(13a)이 외부로 노출되도록 변형될 수 있다.
상호 연결 부재(53)는 쌍으로 이루어지거나 또는 대칭식으로 형성될 필요는 없다. 즉, 단일 상호 연결 부재(53)를 형성할 수 있고, 이와 달리, 세 개 이상의 상호 연결 부재(53)를 형성할 수 있다.
제1 실시예 및 변형예에서, 스테이지(7, 9)의 후면(7b, 9b)은 수지 주형(13)의 외부로 노출되지만, 이러한 것으로 제한되는 것은 아니다. 간단히, 상대적으로 높은 보장 온도를 갖는 제1 반도체 칩(3)을 장착하기 위한 스테이지(7)의 후면(7b)만이 수지 주형(13)의 외부로 노출되는 것이 요구된다.
제1 실시예는 각각의 반도체 칩(3, 5)을 개별적으로 장착하기 위한 스테이지(7, 9)를 구비한 반도체 장치(1, 51)를 통해 설명하였지만, 이러한 것으로 제한되는 것은 아니다. 제1 실시예는 각각이 세 개 이상의 반도체 칩을 개별적으로 장착하기 위한 세 개 이상의 스테이지를 구비한 다른 형태의 반도체 장치에 적용될 수 있다.
제1 실시예는 리드(11)가 수지 주형(13)의 외부에 부분적으로 노출되는 QFP 형태의 반도체 장치를 통해 설명하였지만, 이러한 것으로 제한되는 것은 아니다. 제1 실시예는 리드(11)가 수지 주형(13)의 하부면(13a) 및 측면(13b)에 부분적으로 노출되는 QFN(쿼드 플랫 무선 패키지) 형태의 반도체 장치에 적용될 수 있다.
2. 제2 실시예
본 발명의 제2 실시예를 따른 반도체 장치(101)는 도7 및 도8을 참조하여 설명한다. 제2 실시예의 반도체 장치(101)는 동력원 및 펄스 폭 변조(PWM) 동력원과 같은 회로에 전력을 공급하기 위한 전원에 사용된다. 반도체 장치(101)는 (아날로그 칩의 기능을 하는)제1 반도체 칩(103) 및 디지털 칩의 기능을 하는)제2 반도체 칩(105)을 구비한다. 즉, 반도체 장치(101)는 아날로그 회로와 디지털 회로 모두에 적용될 수 있다.
반도체 장치(101)는 반도체 칩(103, 105)이 장착되는 표면(107a)을 갖는 스테이지(107)와, 복수의 리드(또는 외부 접속 단자)와, 스테이지의 주연에 배열되고 와이어(115)를 통해 반도체 칩(103, 105)에 전기 접속된, 반도체 칩(103, 105), 스테이지(107) 및 리드(111)의 밀봉하기 위한 수지 주형(113)을 포함한다. 반도체 장치(101)는 리드(111)가 수지 주형(113)의 측면(113b)으로부터 부분적으로 돌출되는 QFP(쿼드 플랫 패키지) 형태이다.
리드(111)는 각각 얇은 밴드형 형상으로 형성되고, 스테이지(107)를 향해 연장되며, 수지 주형(113)의 내부에 매립된 리드(111)의 제1 단부(111a)는 와이어(115)를 통해 반도체 칩(103, 105)에 전기 접속된다. 수지 주형(113)의 측면(113b)으로부터 외부로 돌출된 리드(111)의 제2 단부(111b)는 각각 수지 주형(113)의 하부면(113a)을 향해 하향 절곡되어, 반도체 장치(101)를 장착하는 기판(131, 또는 회로판)에 전기 접속된다.
수지 주형(113)은 실리카, 탄소 등으로 구성된 충전재로 도포처리된 수지 재료로 구성된다. 따라서, 수지 주형(113)을 통해 반도체 칩(103, 105)에 의해 발생된 열을 효과적으로 방산시킬 수 있다.
스테이지(107)는 수지 주형(113)의 측면(113b)을 따라 위치된 네 개의 측면을 갖는 직사각형 형상으로 형성된다. 스테이지(107)의 후면(107b)은 수지 주형(113)의 하부면(113a)과 실질적으로 동일한 평면에 형성된다. 즉, 스테이지(107)의 후면(107b)은 수지 주형(113)의 외부로 노출된다.
리세스(107c)는 스테이지(107)의 주연부에 형성되고, 스테이지(107)의 후면(107b)으로부터 두께 방향으로 리세스된다. 수지 주형(113)이 리세스(107c)안으로 부분적으로 주입되기 때문에, 스테이지(107)가 수지 주형(113)으로부터 분리되는 것을 방지할 수 있다.
반도체 칩(103, 105)은 스테이지(107)의 평면 방향으로 배치되고, 서로로부터 이격되며, 와이어(117)를 통해 함께 전기 접속된다. 제1 반도체 칩(103)은 제2 반도체 칩(105)에 구비된 전자 회로에 의해 발생된 가열 온도보다 높은 가열 온도를 발생시키는 전자 회로를 포함한다. 즉, 제2 반도체 칩(105)의 표면(105a)에 형성된 전자 회로의 가열 온도보다 높은 가열 온도를 발생시키는 펄스 폭 변조(PWM) 회로와 같은 전자 회로는 제1 반도체 칩(103)의 표면(103a)에 형성된다.
전술된 전자 회로는 반도체 칩(103, 105)의 정렬 방향으로 제2 반도체 칩(105)으로부터 이격된 제1 반도체 칩(103)의 표면(103a)의 먼 측면 구역에 배열된다. 예를 들면, 전술된 구역의 길이는 제1 반도체 칩(103)의 길이의 대략 절반이며, 그 폭은 제1 반도체 칩(103)의 폭과 실질적으로 동일하다.
또한, 제1 반도체 칩(103)의 두께는 제2 반도체 칩(105)의 두께보다 작다. 따라서, 스테이지(107)의 표면(107a)으로부터 측정된 제1 반도체 칩(103)의 표면(103a)의 높이는 제2 반도체 칩(105)의 표면(105a)의 높이 보다 낮다. 반도체 칩(103, 105)의 제조에서, 반도체 칩(103, 105)과 관련지어 웨이퍼 상에 수행되는 연삭량을 제어함으로써 반도체 칩(103, 105)에 해당하는 개별적 조각으로 분할되기 전 배면 연삭이 웨이퍼의 하부면에 수행되어, 반도체 칩(103, 105)에 대해 상이한 두께를 실현시킬 수 있다.
특히, 반도체 칩(103, 105)이 두께가 625 ㎛인 단일 와이퍼를 사용하여 생산되고, 제1 반도체 칩(103)에 적용된 연삭량은 제1 반도체 칩(103)의 두께가 600 ㎛이도록 25 ㎛로 설정되고, 제2 반도체 칩(105)에 적용된 연삭량은 제2 반도체 칩(105)의 두께가 200 ㎛ 이도록 425 ㎛로 설정된다.
물론, 상이한 두께를 갖는 반도체 칩(103, 105)의 제조에서 사용하기 위해 상이한 두께를 갖는 두 개의 와이퍼를 사용할 수 있다.
반도체 장치(101)의 제조에서, 리드 프레임(도시 생략)은 가압 작업과 에칭처리 되는 구리 재료로 구성된 얇은 금속판을 사용하여 준비되고 생산된다. 리드 프레임은 리드(111)의 제2 단부(111b)들을 일체로 상호 연결시키는 프레임(도시 생략)과, 스테이지(107)와 리드(111)에 부가하여 스테이지(107)에 프레임을 상호 연 결시키기 위한 복수의 상호 연결 리드(119)를 포함한다. 상호 연결 리드(119)는 직사각형 모양을 갖는 스테이지(107)의 모퉁이에 상호 연결된다. 즉, 리드 프레임은 스테이지(107)와 리드(111)를 함께 일체식으로 상호 연결시키는 형상을 갖는다.
리드(111)의 절곡 공정은 리드 프레임의 형성과 동시적 또는 독립적으로 이루어 질 수 있다.
리드 프레임의 형성의 완료 후, 반도체 칩(103, 105)은 스테이지(107)의 표면(107a) 장착된 뒤, 리드(111)의 제1 단부(111a)에 전기 접속된다. 반도체 칩(103, 105)은 와이어(117)를 통해 서로 전기 접속된다.
이후, 수지 주형(113)은 반도체 칩(103, 105), 스테이지(107), 리드(111) 및 와이어(115, 117)를 전체적으로 밀봉하도록 형성된다. 특히, 반도체 칩(103, 105), 스테이지(107), 리드(111), 및 와이어(115, 117)는 수지 주형(113)의 외부 형상을 형성하는 금속 주형의 공동의 내부에 배치된다. 여기서, 수지 주형(113)의 외부로 노출된 스테이지(107)의 후면(107b)은 금속 주형의 공동의 내벽에 배열되고, 리드(111)의 제2 단부(111b) 및 프레임은 금속 주형의 공동의 외부에 배열된다. 이러한 상태에서, 용융 수지는 수지 주형(113)을 형성하도록 공동 안으로 주입된다.
그 후에, 수지 주형(113)으로 밀봉된 리드 프레임은 금속 주형으로부터 추출된 뒤, 수지 주형(113)의 외부에 위치된 상호 연결 리드(119) 및 프레임은 반도체 장치(101)의 제조를 완료하도록 절단된다.
반도체 장치(101)는 수지 주형(113) 하부면(113a)이 복수의 전극 패드(133) 및 열방산 패드(135)가 도8에서 도시한 바와 같이 형성되는 기판(131)의 표면(131a)에 대향하여 위치되는 방식으로 기판(131)에 장착된 뒤, 리드(111)의 제2 단부(111b)는 납땜(137)을 통해 전극 패드(133)에 결속된다. 또한, 스테이지(107)의 후면(107b)은 납땜(139)을 통해 열방산 패드(135)에 결속된다. 전술한 패키징의 완료 후에, 열방산 경로는 제1 반도체 칩(103)의 표면(103a)으로부터 스테이지(107) 및 납땜(139)을 통해 기판(131)의 열방산 패드(135)까지 형성된다.
반도체 장치(101)는 제2 반도체 칩(105)의 표면(105a)에 비해, 제1 반도체 칩(103)의 표면(103a)이 스테이지(107)의 표면(107a)과 근접하게 위치되도록 설계된다. 이것은 제1 반도체 칩(103)의 전자 회로로부터 스테이지(107) 및 납땜(139)을 통해 기판(131)의 열방산 패드(135)까지 놓여진 열방산 경로를 감소시킬 수 있게 한다.
또한, 반도체 장치(101)는 반도체 칩(103, 105)을 선택적으로 장착하는 스테이지(107)의 전체 용적이 두 개의 반도체 칩은 개별적으로 장착하는 두 개의 스테이지의 전체 용적보다 크도록 증가될 수 있는 것을 특징으로 한다. 이것은 제1 반도체 칩(103)으로부터 기판(131)까지 놓여진 열방산 경로와 관련된 스테이지(107)의 열저항을 더 감소시킬 수 있게 한다. 따라서, 제1 반도체 칩(103)에 의해 발생된 열을 기판(131)에 효과적으로 방산시킬 수 있다.
반도체 장치(101)에서, 반도체 칩(103, 105)들 사이의 갭을 확장시키지 않으면서 제1 반도체 칩(103)의 표면(103a)과 제2 반도체 칩(105)의 표면(105a) 사이의 거리를 증가시킬 수 있고, 제1 반도체 칩(103)의 표면(103a)으로부터 제2 반도체 칩(105)의 표면(105a)으로의 방향은 제1 반도체 칩(103)의 표면(103a)으로부터 기판(131)까지의 열방산 경로의 방향과 상반되어, 제1 반도체 칩(103)의 표면(103a)에 발생된 열이 제2 반도체 칩(105)의 표면(105a)에 전도되는 것을 방지할 수 있다. 즉, 제2 반도체 칩(105)의 온도가 보장 온도를 초과하는 것을 방지할 수 있어, 반도체 장치(101)의 신뢰성을 개선시킬 수 있다.
제2 실시예는 전술한 반도체 장치(101)로 제한될 필요는 없고, 다양한 방법으로 변형될 수 있다.
이후, 제2 실시예에서의 변형예는 반도체 장치(101)와 동일 부분들을 같은 도면 부호로 나타낸 도9 및 도10을 참조하여 반도체 장치(151)와 관련지어 설명하므로, 상기 동일부분에 대한 상세한 설명은 생략한다.
도9 및 도10에서 보는 바와 같이, 슬릿(153)은 반도체 칩(103, 105)들 사이에서 스테이지(107)의 지정 위치에 형성되고, 슬릿(153)은 표면(107a)으로부터 후면(107b)까지 스테이지(107)를 관통한다. 슬릿(153)은 반도체 칩(103, 105)의 정렬 방향에 수직한 방향으로 연장되고, 슬릿(153)의 길이는 반도체 칩(103, 105)의 폭에 비해 길다. 즉, 스테이지(107)의 전체 영역은 슬릿(153)을 통해 제1 반도체 칩(103)을 장착하는 제1 영역과 제2 반도체 칩(105)을 장착하는 제2 영역으로 분할된다.
또한, 슬릿(153)은 제 2 반도체 칩(105)에 근접하고 반도체 칩(103, 105)들 사이의 갭의 중심 위치(CL)로부터 약간 이격된 지정 위치에 형성되어, 제1 영역은 스테이지(107)의 제2 영역보다 크게 된다. 슬릿(153)은 리드 프레임의 형성과 동 시에 또는 그 후에 가압 작업 또는 에칭 처리를 통해 형성될 수 있다.
반도체 장치(151)는 전술한 반도체 장치(101)의 효과와 유사한 효과를 나타낸다. 반도체 칩(103, 105)의 정렬 방향에 수직하게 놓여진 스테이지(107)의 단면적은 스테이지(107)의 다른 부분에 비해 슬릿(153)에서 감소된다. 다시 말해서, 스테이지(107)의 열 저항은 스테이지(107)의 다른 부분에 비해 슬릿(153)에서 증가된다. 이것은 제1 반도체 칩(103)에 의해 발생된 열이 스테이지(107)의 제1 구역으로부터 제2 구역까지 전도되는 것을 어렵게하여, 제1 반도체 칩(103)으로부터 제2 반도체 칩(105)까지 전도되는 열의 양을 현저하게 감소시킬 수 있다.
슬릿(153)이 중심 위치(CL)보다 반도체 칩(105)에 근접한 지정 위치에 형성되기 때문에, 제1 구역의 부피가 스테이지(107)에서의 제2 구역의 부피보다 커지게 되어, 스테이지(107)의 열저항은 제1 반도체 칩(103)으로부터 기판(131)으로의 방향에서 감소된다. 즉, 스테이지(107)에 슬릿(153)이 형성되는 것과 무관하게, 제1 반도체 칩(103)에 의해 발생하는 열은 기판(131)에 효과적으로 방산시킬 수 있다.
반도체 장치(151)는 두께방향으로 스테이지(107)를 관통하는 슬릿이 반도체 칩(103, 105)들 사이의 갭에 형성되도록 설계되지만 이것으로 제한되는 것은 아니다. 예를 들면, 도11에서 도시된 바와 같이, 슬릿(155)은 스테이지(107)의 후면(107b)을 부분적으로 리세싱함으로써 형성된다. 이와 달리, 슬릿(157)은 스테이지(107)의 표면(107a)은 부분적인 리세싱함으로써 형성된다. 각각의 슬릿(153, 155, 157)은 각각의 단일 채널로써 형성될 필요는 없고, 즉, 복수의 섹션으로 분할될 수 있다.
제2 실시예 및 변형예들 각각은 제1 반도체 칩(103)의 두께가 제2 반도체 칩(105)의 두께보다 작도록 설계되며, 간단히 제1 반도체 칩(103)의 표면(103a)이 스테이지(107)의 표면(107a) 상의 높이면에서 제2 반도체 칩(105)의 표면(105a)보다 낮은 것이 요구되어, 반도체 칩(103, 105) 모두 동일한 두께를 갖도록 변형될 수 있다.
도13에서 도시된 바와 같이, 직사각형 형상을 갖는 스페이서(161)를 스테이지(107)와 제2 반도체 칩(105) 사이에 삽입할 수 있다. 스페이서(161)는 다양한 재료를 사용하여 형성될 수 있다. 예를 들면, 스페이서(161)는 스테이지(107)에 제2 반도체 칩(105)을 고정하기 위해 전기 절연성을 갖는 접착제(예를 들면, 다이-본드 필름)를 사용하여 형성된다. 스페이서(161)는 상대적으로 낮은 열전도성을 갖는 수지 재료를 사용하여 형성되는 것이 바람직하다. 여기에서, 수지 재료는 수지 주형(113)에 사용된 충전제와는 상이한 충전제로 도포 처리하는 것이 바람직하다. 이것은 제1 반도체 칩(103)에서부터 제2 반도체 칩(105)에 놓인 열전도로에서 스테이지(107)를 통해 제1 반도체 칩(103)에 의해 발생된 열이 제2 반도체 칩(105)에 전도되는 것을 더 어렵게하여, 반도체 장치의 신뢰성을 더 개선시킬 수 있다.
도14에서 도시된 바와 같이, 스테이지(107)의 표면(107a)으로부터 두께 방향으로 리세스되고, 제1 반도체 칩(103)이 바닥에 장착되는 리세스(163)를 형성할 수 있어, 높이면에서 제2 반도체 칩(105)의 표면(105a)보다 더 낮아지도록 제1 반도체 칩(103)의 표면(103a)을 하강시킨다. 리세스(163)는 리드 프레임의 형성과 동시에 에칭을 통해서 형성되거나, 이와 다르게, 리세스(163)는 리드 프레임의 형성 후에 독립적으로 수행되는 에칭을 통해 형성된다.
상기에서, 제1 반도체 칩(103) 장착을 위한 스테이지(107)의 제1 구역의 두께가 감소되어, 제1 반도체 칩(103)으로부터 기판(131)까지의 열방산 경로에 연결된 스테이지(107)의 열 저항을 더 감소시킬 수 있다. 이것은 제1 반도체(103)에 의해 발생되는 열을 기판(131)으로 효과적으로 방산시킬 수 있게 한다.
제2 실시예 및 변형예들은 반도체 장치(101, 151)에 관한 것으로, 각각은 반도체 칩(103, 105)을 구비하지만, 이러한 것으로 제한되는 것은 아니다. 즉, 제2 실시예는 각각 세 개 이상의 반도체 칩들을 구비하는 다른 형태의 반도체 장치에 적용할 수 있다. 예를 들면, 세 개의 반도체 칩들을 구비하는 반도체 장치에서 가장 높은 가열 온도를 발생시키는 제1 반도체 칩은 제2 및 제3 반도체 칩에 비해 높이가 낮고, 제1 반도체 칩의 가열 온도보다 낮지만 제3 반도체 칩의 가열 온도보다 높은 가열 온도를 발생시키는 제2 반도체 칩은 제3 반도체 칩에 비해 높이가 낮다.
반도체 장치(103, 105) 모두는 리드(111)가 수지 주형(113)으로부터 부분적으로 외부로 돌출되는 QFP 형태이지만, 이러한 것으로 제한되는 것은 아니다. 즉, 제2 실시예는 리드(111)가 수지 주형(113)의 하부면(113a) 및 측면(113b) 모두에 부분적으로 노출되는 QFN(쿼드 플랫 무선 패키지)형태와, 볼 전극이 격자 식으로 패키지의 후면에 배치되는 BGA(볼 그리드 어레이)형태와, 볼 전극 대신 평평한 전극 패드가 격자식으로 패키지의 후면에 정렬되는 LGA(랜드 그리드 어레이)형태와 같은 임의의 형태의 반도체 장치에 적용될 수 있다.
본 발명은 제1 및 제2 실시예와, 그들의 변형예들에 제한될 필요는 없으며, 첨부한 청구범위에 의해 한정된 본 발명의 범위 내에서 다양한 방식으로 더 변형될 수 있다.
도1은 본 발명의 제1 실시예에 따른 반도체 장치의 전체 구조를 도시한 평면도.
도2는 도1의 반도체 장치가 기판에 장착된 구성을 도시한 종단면도.
도3은 가열 회로를 형성하기 위한 구역 및 온도 측정 지점을 나타내 반도체 장치의 스테이지에 장착된 반도체 칩을 개략적으로 도시한 평면도.
도4는 다층 기판에 장착된 반도체 장치를 도시한 종단면도.
도5는 제1 실시예의 변형예에 따른 반도체 장치의 전체 구조를 도시한 평면도.
도6은 도5의 반도체 장치가 기판에 장착된 구성을 도시한 종단면도.
도7은 본 발명의 제2 실시예에 따른 반도체 장치의 전체 구성을 도시한 평면도.
도8은 도7의 반도체 장치가 기판에 장착된 구성을 도시한 종단면도.
도9는 제2 실시예의 변형예에 따른 것으로, 슬릿이 반도체 칩들 사이에 형성된 스테이지를 관통하는, 반도체 장치의 전체 구성을 보여주는 평면도.
도10은 도9의 반도체 장치가 기판에 장착된 구성을 도시한 종단면도.
도11은 스테이지 후면을 부분적으로 수납함으로써 슬릿이 형성된 반도체 장치의 구성을 도시한 종단면도.
도12는 스테이지 표면을 부분적으로 수납함으로써 슬릿에 형성된 반도체 장치의 구성을 도시한 종단면도.
도13은 제2 반도체 칩이 스페이서를 통해 스테이지에 장착되어 높은 가열 온도를 발생시키는 제1 반도체 칩에 비해 높이가 상승된 반도체 장치의 구성을 도시한 종단면도.
도14는 제1 반도체 칩이 스테이지의 리세스에 장착되어 제2 반도체 칩에 비해 높이가 낮은 반도체 장치의 구성을 도시한 종단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 101, 151: 반도체 장치
3, 5: 반도체 칩
7, 9, 107, 109: 스테이지
11, 111: 리드
34, 35, 42, 135: 열방산 패드
153: 슬릿
161 스페이서

Claims (22)

  1. 반도체 장치이며,
    서로 이격되어 동일 면상에 위치되는, 직사각형 형상을 각각 갖는 복수의 스테이지와,
    상기 스테이지의 표면에 개별적으로 장착된, 제1 반도체 칩 및 제2 반도체 칩을 구비하는 복수의 반도체 칩과,
    상기 복수의 반도체 칩 및 복수의 스테이지를 그 안에 밀봉하기 위한 수지 주형을 포함하고,
    상기 제1 반도체 칩은 제2 반도체 칩에 의해 발생된 가열 온도보다 높은 가열 온도를 발생시키고,
    상기 제1 반도체 칩 장착용 스테이지의 하나 이상의 후면이 수지 주형의 외부로 노출된 반도체 장치.
  2. 제1항에 있어서, 상기 제2 반도체 칩으로부터 이격된 제1 반도체 칩의 지정 구역에 가열 회로가 형성된 반도체 장치.
  3. 제1항에 있어서, 상기 복수의 스테이지는 서로 인접하게 위치되며, 각각의 스테이지의 폭보다 작은 폭을 갖는 하나 이상의 상호 연결 부재를 통해 함께 일체식으로 상호 연결된 반도체 장치.
  4. 제2항에 있어서, 상기 복수의 스테이지는 서로 인접하게 위치되며, 각각의 스테이지의 폭보다 작은 폭을 갖는 하나 이상의 상호 연결 부재를 통해 함께 일체식으로 상호 연결되는 반도체 장치.
  5. 제3항에 있어서, 상기 상호 연결 부재는 스테이지 후면으로부터 두께 방향으로 리세스된 리세스를 통해 형성된 반도체 장치.
  6. 제4항에 있어서, 상기 상호 연결 부재는 스테이지 후면으로부터 두께 방향으로 리세스된 리세스에 의해 형성된 반도체 장치.
  7. 제3항에 있어서, 하나의 스테이지의 양단부 및 다른 스테이지의 양단부가 상호 연결 부재를 통해 폭 방향으로 함께 상호 연결된 반도체 장치.
  8. 제4항에 있어서, 하나의 스테이지의 양단부 및 다른 스테이지의 양단부가 상호 연결 부재를 통해 폭 방향으로 함께 상호 연결된 반도체 장치.
  9. 반도체 장치가 적용된 패키징 구조체이며,
    각각 직사각형 형상을 갖고, 서로 이격되어 동일 면에 위치된 복수의 스테이지와,
    스테이지 표면에 개별적으로 장착된, 제1 반도체 칩 및 제2 반도체 칩을 구비하는 복수의 반도체 칩과,
    복수의 반도체 칩 및 복수의 스테이지를 그 안에 밀봉하기 위한 수지 주형을 포함하고,
    상기 제 1 반도체 칩은 제2 반도체 칩의 가열 온도보다 높은 가열 온도를 발생시키고,
    상기 제1 반도체 칩 장착용 스테이지의 하나 이상의 후면이 수지 주형의 외부로 노출되고,
    상기 패키징 구조체는 제1 반도체 칩 장착용 스테이지 후면에 결속하기 위한 지정 영역을 갖는 하나 이상의 열방산 패드를 더 포함하고,
    상기 열방산 패드의 전체 영역은 수지 주형의 외부로 노출된 스테이지 후면의 노출 영역보다 크고, 상기 열방산 패드는 스테이지의 후면에 대향하여 위치된 지정 영역을 제외하고 저항 필름으로 커버된 패키징 구조체.
  10. 반도체 장치이며,
    제1 반도체 칩 및 제2 반도체 칩을 구비하는 복수의 반도체 칩과,
    표면상에 복수의 반도체 칩이 장착되는 직사각형 형상을 갖는 단일 스테이지와,
    복수의 반도체 칩에 제1 단부가 전기 접속된 복수의 리드와,
    상기 스테이지 후면의 지정 영역 및 리드의 제2 단부가 외부로 노출되는 방 식으로 반도체 칩, 스테이지 및 리드의 제1 단부를 밀봉하기 위한 수지 주형을 포함하고,
    상기 제1 반도체 칩은 제2 반도체 칩의 가열 온도 보다 높은 가열 온도를 발생시키고,
    상기 스테이지 표면에 대한 제1 반도체 칩의 높이는 제2 반도체 칩의 높이보다 낮은 반도체 장치.
  11. 제10항에 있어서, 상기 제2 반도체 칩의 보장 온도는 제1 반도체 칩의 보장 온도보다 낮은 반도체 장치.
  12. 제10항에 있어서, 상기 제1 반도체 칩의 두께는 제2 반도체 칩의 두께보다 작은 반도체 장치.
  13. 제10항에 있어서, 직사각형 형상을 갖는 스페이서는, 스테이지와 제2 반도체 칩 사이에 삽입된 반도체 장치.
  14. 제10항에 있어서, 상기 제1 반도체 칩은 두께 방향으로 스테이지를 부분적 리세싱함으로써 형성된 리세스에 장착되는 반도체 장치.
  15. 제10항에 있어서, 제1 반도체 칩과 제2 반도체 칩 사이에서 스테이지의 지정 위치에 형성되고, 반도체 칩의 폭 방향으로 연장된 슬릿을 더 포함하는 반도체 장치.
  16. 제15항에 있어서, 상기 슬릿은 스테이지의 표면을 부분적으로 리세싱함으로써 형성된 반도체 장치.
  17. 제15항에 있어서, 상기 슬릿은 스테이지의 후면을 부분적으로 리세싱함으로써 형성된 반도체 장치.
  18. 제15항에 있어서, 상기 슬릿은 두께 방향으로 스테이지를 관통하는 반도체 장치.
  19. 제15항에 있어서, 상기 슬릿은 제2 반도체 칩에 근접하여 위치되고, 스테이지상에서 제1 반도체 칩 및 제2 반도체 칩 사이의 중심 위치로부터 이격된 반도체 장치.
  20. 반도체 장치이며,
    제1 반도체 칩 및 제2 반도체 칩을 구비하는 복수의 반도체 칩과,
    상기 복수의 반도체 칩을 장착하기 위한 직사각형 형상을 가진 단일 스테이지와,
    복수의 반도체 칩에 제1 단부가 전기 접속된 복수의 리드와,
    상기 스테이지 후면의 지정 영역 및 리드의 제2 단부가 외부로 노출되는 방식으로 반도체 칩, 스테이지 및 리드의 제1 단부를 밀봉하기 위한 수지 주형을 포함하고,
    상기 제1 반도체 칩은 제2 반도체 칩의 가열 온도 보다 높은 가열 온도를 발생시키고,
    상기 스테이지 후면에 대한 제1 반도체 칩의 높이가 제2 반도체 칩의 높이보다 낮은 반도체 장치.
  21. 제20항에 있어서, 상기 제2 반도체 칩의 보장 온도는 제1 반도체 칩의 보장 온도보다 낮은 반도체 장치.
  22. 제20항에 있어서, 상기 제1 반도체 칩의 두께는 제2 반도체 칩의 두께보다 작은 반도체 장치.
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