JP2003115505A - 樹脂パッケージ型半導体装置の製造方法 - Google Patents
樹脂パッケージ型半導体装置の製造方法Info
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Abstract
裏面にそれぞれ電力用半導体チップ及びヒートスプレッ
ダが接合され、第2ダイパッドの表面に能動体素子チッ
プが接合された樹脂パッケージ型半導体装置のトランス
ファーモールドにおいて、ヒートスプレッダ直下の絶縁
層部への樹脂の注入性を向上させる。 【解決手段】 両チップ1、5間であって且つ両配線用
ワイヤ4A、4B間に位置するリードフレーム2のイン
ナーリード部の先端部を上側に折り曲げて成るフレーム
加工部7を、リードフレーム2に予め形成する。その上
で、成形用金型のキャビティ内に樹脂を注入し、モール
ド成形を行う。その際、フレーム加工部7は、リードフ
レーム上部に流れようとする樹脂の注入量を規制する絞
り部として機能し、リードフレーム下部からヒートスプ
レッダ6直下の絶縁層11の形成部分に流れ込む樹脂の
量が増大する。
Description
用される樹脂パッケージ型半導体装置の製造技術に関す
るものである。
する要求としては、放熱特性の向上がある。この要求に
応えて放熱性の向上を図るべく、リードフレームのダイ
パッドの裏面上にヒートスプレッダを接着し、且つ、ヒ
ートスプレッダ直下の絶縁層部に高熱伝導樹脂を用いる
構造の樹脂パッケージ型半導体装置が提案されている
(但し、未公知の技術である)。
樹脂パッケージ型半導体装置の製造に際して、低コスト
化を図ることが更に求められている。そのためには、製
造プロセスの簡略化を図ることが有効であり、同一樹脂
を用いた同一工程において、チップ上封止及びヒートス
プレッダ直下の絶縁層部の成形を行うことが望ましい。
そして、絶縁層部の絶縁性を確保するためには一定以上
の厚さが必要となる一方で、放熱性を良くするためには
絶縁層部は薄い方が望ましい。エポキシ樹脂の熱伝導率
は小さく、わずかに絶縁層部の厚さが大きくなっても放
熱性が大きく損なわれるため、より効率の良い放熱を実
現させるためには、最低限の厚さで絶縁を保ちつつ一定
の厚さにコントロールすることが必要である。
チップ上部の厚みが格段に大きいため、絶縁層部に樹脂
が充填されにくいと言う問題点があった。
成されたものであり、リードフレームのダイパッドの裏
面上に接着されたヒートスプレッダを有する樹脂パッケ
ージ型半導体装置のトランスファーモールドにおいて、
樹脂パッケージの表面とヒートスプレッダの底面との間
に形成されるべき絶縁層の部分に十分に樹脂が充填され
る様にする製造方法を提供することを目的としている。
その表面上に形成された複数の電極に第1配線用ワイヤ
がボンディングされる電力用半導体チップの裏面をリー
ドフレームの第1ダイパッドの表面に接合し、前記第1
ダイパッドの裏面にヒートスプレッダを接合し、その表
面上に形成された複数の電極に第2配線用ワイヤがボン
ディングされる能動体素子チップの裏面を前記リードフ
レームの第2ダイパッドの表面に接合すると共に、少な
くとも前記第1及び第2ダイパッドと前記電力用半導体
チップと前記ヒートスプレッダと前記第1及び第2配線
用ワイヤと前記能動体素子チップとをトランスファーモ
ールドにより樹脂パッケージ内に封止する樹脂パッケー
ジ型半導体装置の製造方法であって、前記第1及び第2
ダイパッドの表面側の樹脂の注入を絞る絞り部を、前記
電力用半導体チップと前記能動体素子チップとの間であ
り且つ前記第1配線用ワイヤと前記第2配線用ワイヤと
の間に配設したことを特徴とする。
脂パッケージ型半導体装置の製造方法であって、前記絞
り部は、前記リードフレームの一部を上側に折り曲げ加
工したもの、又は、前記リードフレームの表面に形成し
た突起物より成り、前記樹脂パッケージ内に封止され得
る寸法を有していることを特徴とする。
脂パッケージ型半導体装置の製造方法であって、前記絞
り部は成形用金型の一部から突出する突起で形成されて
おり、前記突起の先端の角部が所定の曲率半径で形成さ
れる形状より成ることを特徴とする。
の形態に係る樹脂パッケージ型半導体装置のトランスフ
ァーモールド完了後の内部構造を示す縦断面図である。
面は、リードフレーム2の第1ダイパッド3Aの表面上
に、半田8を介して、接合されている。そして、第1配
線用ワイヤ4Aの一端が電力用半導体チップ1の表面上
に形成された複数の電極(図示せず)にボンディングさ
れており、同ワイヤ4Aの他端はリードフレーム2のイ
ンナーリード部等にボンディングされている。又、ヒー
トスプレッダ6が、その上部の凸部が電力用半導体チッ
プ1に対向する様に、半田9を介して、第1ダイパッド
3Aの裏面上に接合されている。
ップ(能動体素子チップ)5の裏面は、半田10を介し
て、リードフレーム2の第2ダイパッド3Bの表面上に
接合されている。そして、第2配線用ワイヤ4Bの一端
が駆動ICチップ5の表面上に形成された複数の電極
(図示せず)にボンディングされており、同ワイヤ4B
の他端はリードフレーム2のインナーリード部等にボン
ディングされている。
7を樹脂注入絞り部として設けてモールド成形を行う点
にある。フレーム加工部7の形成は次の通りである。即
ち、両チップ1,5間であり且つ第1配線用ワイヤ4A
と第2配線用ワイヤ4Bとの間に位置する、リードフレ
ーム2のインナーリード部の一つの先端部を上側に折り
曲げて、フレーム加工部7を形成する。その際、フレー
ム加工部7全体が樹脂パッケージ20内に包含される様
に、同部7の折り曲げ寸法を設定する。
製造方法について記述する。
ダイパッド3Aの表面への電力用半導体チップ1の接合
工程と、第2ダイパッド3Bの表面への能動体素子チッ
プ5の接合工程と、第1配線用ワイヤ4A及び第2配線
用ワイヤ4Bのボンディング工程と、高熱伝導性の接合
剤を用いた第1ダイパッド3Aの裏面へのヒートスプレ
ッダ6の接合工程とを経た後に、トランスファーモール
ドされる。その際のモールド樹脂としては、例えば結晶
シリカをフィラーとしたエポキシ樹脂が使用される。こ
の様な樹脂は2W/mK程度の熱伝導率を有しており、高熱
伝導樹脂として一般に使用されているものであり、かか
る樹脂を用いることにより低コストで半導体装置を製造
することが可能である。
記の樹脂で成形されるが、絶縁層11の絶縁性を確保す
るためには一定以上の厚さが必要となる一方で、放熱性
を良くするためには絶縁層11は薄い方が望ましい。エ
ポキシ樹脂の熱伝導率は小さく、わずかに絶縁層11の
厚さが大きくなっても放熱性が大きく損なわれるため、
より効率の良い放熱を実現させるためには、最低限の厚
さで絶縁を保ちつつ一定の厚さにコントロールすること
が必要である。
であり、リードフレーム2の上部側のモールド厚みは数
mmもあり、厚さのバランスが取れないため、モールド樹
脂のリードフレーム上部への充填性と絶縁層11の部分
への充填性との間に差が生じる。絶縁層11の部分への
モールド樹脂の充填性が相対的に低いと、絶縁層11の
部分に気泡が生じて、一定の厚みの絶縁層11を実現す
ることが不可能となる。リードフレーム上部のモールド
厚みが数mmであるのは、配線用ワイヤに大電流を流すた
め、ワイヤ径も例えば0.5mmと大きく、チップからルー
プを形成した場合、ワイヤは数mmの高さになるためであ
る。
ードフレーム上部への注入性と絶縁層部への注入性との
差を解消すべく、本実施の形態では、リードフレーム上
部側に上記のフレーム加工部7を予め抵抗体として設け
ている。そこで、既述した複数のチップ1,5及びヒー
トスプレッダ6が接合されたリードフレーム2を図示し
ない成形用金型にセッティングした上で、当該成形用金
型のキャビティ内に注入口からモールド樹脂を注入する
と、フレーム加工部7はリードフレーム上部側の樹脂流
動の経路を部分的に狭めることとなり、これによりリー
ドフレーム上部側へのモールド樹脂の流れ量を抑制す
る。その結果、抑制した分だけ、リードフレーム下部か
ら絶縁層部へ向けて流れる樹脂の量が逆に増大し、絶縁
層部への注入性の向上が図られる。これにより、相対的
に薄く且つ一定の厚みを有する絶縁層11が、モールド
成形工程完了後に得られる。
フレーム2の第1及び第2ダイパッド3A、3Bの表面
側における樹脂の注入を絞る「絞り部」を成す。この
「絞り部」は配線用ワイヤ間に配置されているため、樹
脂パッケージの形状を変えることなく、装置の小型化を
図ることが可能である。
す様に、リードフレーム2の表面上に接着剤13を介し
て形成した突起物12を、上記の「絞り部」に用いても
良い。この場合、突起物12の高さは、モールド成形工
程完了後に樹脂パッケージ20内に封止される様に設定
されている。突起物12を用いたトランスファーモール
ドによっても、同様な効果が得られることは勿論であ
る。尚、突起物として、例えばチップコンデンサの様な
電子部品がフレーム上に搭載される場合も、「絞り部」
と同様の効果が得られる。
として、電力用半導体チップ1の駆動ICチップ5がリ
ードフレーム2に接合されている例を示しているが、こ
れに代えて、別の電力用半導体チップが能動体素子チッ
プとして第2ダイパッド3Bの表面上に接合されている
場合(この場合には第2ダイパッド3Bの裏面上に別の
ヒートスプレッダが接合される)にも、本方法を適用す
ることが出来る。
係る樹脂パッケージ型半導体装置のトランスファーモー
ルド完了後の内部構造を示す縦断面図である。図3中、
図1と同一符号のものは同一のものを示す。
並んだチップ間に、即ち、両配線用ワイヤ4A、4B間
に位置する樹脂パッケージ20の部分にトランスファー
モールド完了後に溝14が形成される様に、一対の成形
用金型の上部金型に溝14の形状に対応した突起部(図
示せず)を予め設けた上で、この突起部を利用してトラ
ンスファーモールド成形を行う点にある。この場合、上
部金型に形成される上記突起部が、リードフレーム2の
第1及び第2ダイパッド3A、3Bの表面側における樹
脂の注入を絞る「絞り部」を成す。
ルド時の作用・効果は、実施の形態1のそれらと同様で
あり、その説明を割愛する。
トスプレッダ6,6Aを有する場合にも、同様な作用・
効果が得られる。尚、図4中の参照符号5Aは、能動体
素子チップとしての別の電力用半導体チップを示す。
樹脂の注入方向(紙面の下から上に向かう方向)に垂直
な方向に配列した複数のヒートスプレッダを有する装置
において、絶縁層部への樹脂注入性向上のために、リー
ドフレーム上部のチップ間ないしは両配線ワイヤ間に窪
みないしは溝14が成形される様に、上部金型の対応部
分に突起部を設けてトランスファーモールド成形を行う
様にしても良い。この場合にも、同様な作用・効果が得
られる。
に形成される突起部の先端の角部を、所定の曲率半径で
形成される形状に加工したものを用いることとしても良
い。この様なR形状加工された突起部を有する上部金型
を用いてトランスファーモールド成形を行うことにより
得られる本半導体装置の縦断面構造を、図6に示す。本
変形例によれば、絞り部を構成する金型の、樹脂注入時
の損耗による形状変化を低減することが出来るので、長
期に渡り絞り量を安定させて、成形用金型の長寿命化を
図ることが出来る。しかも、モールド成形完了後の半導
体装置を放熱フィン(図示せず)に締め付けた際に、樹脂
パッケージ20の溝14の角部への応力集中を低減させ
て、締め付け時の樹脂パッケージ20の損傷を低減させ
ることも出来る。
パッケージ型半導体装置のトランスファーモールド完了
後の内部構造を示す縦断面図である。図7中、図1と同
一符号のものは同一のものを示す。但し、3はダイパッ
ド、4は配線用ワイヤである。
の注入口近傍に注入方向と垂直な方向に窪み部15が形
成される様に、成形用金型の上部金型の対応部分に突起
部を設けて、トランスファーモールドを行う。この様な
金型を用いることによって、樹脂の注入口において、リ
ードフレーム2上部への樹脂の流れを抑制し、絶縁層1
1の部分への樹脂の注入性を高めることが出来る。尚、
窪み部15における樹脂厚Aは絶縁層11の厚みの概ね
2倍未満、好ましくは絶縁層厚以下である。
パッケージ型半導体装置のトランスファーモールド完了
後の内部構造を示す縦断面図である。図8中、図7と同
一符号のものは同一のものを示す。
用半導体チップ1の上方に溝14が形成される様に、予
め成形用金型の上部金型の対応部分に突起部を設けた上
で、トランスファーモールドを行う。この様な金型を用
いることによって、上記突起部が注入される樹脂の抵抗
となり、リードフレーム2上部への樹脂の流れを抑制
し、絶縁層11の部分への樹脂の注入性が高められる。
尚、溝14における樹脂厚Aは絶縁層11の厚みの概ね
2倍未満、好ましくは絶縁層厚以下である。
記突起部の先端の角部を、所定の曲率半径で形成される
形状に加工しておいても良い。この場合には、金型の樹
脂注入時の損耗による形状変化を低減することが出来る
ので、長期に渡り絞り量を安定させて、成形用金型の長
寿命化を図ることが出来る。
チップ上部側に注入される樹脂の流動を妨げる抵抗体と
して機能するので、チップ上部側の樹脂の注入量が規制
される分だけ、ヒートスプレッダ下方に注入される樹脂
の充填量を格段に増大させることが出来、その結果、必
要な厚みの絶縁層をヒートスプレッダ下方に確実に実現
することが出来るという効果が得られる。しかも、本発
明によれば、絞り部が配線用ワイヤ間に配置されている
ので、本半導体装置の小型化をも図ることが出来る。
ージの形状を変えることなく、上記の効果を実現するこ
とが出来る実用性に富んだ半導体装置を提供することが
可能である。
成する金型の、樹脂注入時の損耗による形状変化を低減
することが出来るので、長期に渡り絞り量を安定させ
て、成形用金型の長寿命化を図ることが出来る。
ジ型半導体装置のトランスファーモールド完了後の内部
構造を示す縦断面図である。
ジ型半導体装置のトランスファーモールド完了後の内部
構造を示す縦断面図である。
ジ型半導体装置のトランスファーモールド完了後の内部
構造を示す縦断面図である。
ジ型半導体装置のトランスファーモールド完了後の内部
構造を示す縦断面図である。
ジ型半導体装置のトランスファーモールド完了後の構造
を示す平面図である。
ジ型半導体装置のトランスファーモールド完了後の内部
構造を示す縦断面図である。
導体装置のトランスファーモールド完了後の内部構造を
示す縦断面図である。
導体装置のトランスファーモールド完了後の内部構造を
示す縦断面図である。
導体装置のトランスファーモールド完了後の内部構造を
示す縦断面図である。
第1ダイパッド、3B第2ダイパッド、4A 第1配線
用ワイヤ、4B 第2配線用ワイヤ、5 能動体素子チ
ップ、6 ヒートスプレッダ、7 フレーム加工部、1
1 絶縁層、12 絶縁突起物、14 溝。
Claims (3)
- 【請求項1】 その表面上に形成された複数の電極に第
1配線用ワイヤがボンディングされる電力用半導体チッ
プの裏面をリードフレームの第1ダイパッドの表面に接
合し、前記第1ダイパッドの裏面にヒートスプレッダを
接合し、その表面上に形成された複数の電極に第2配線
用ワイヤがボンディングされる能動体素子チップの裏面
を前記リードフレームの第2ダイパッドの表面に接合す
ると共に、少なくとも前記第1及び第2ダイパッドと前
記電力用半導体チップと前記ヒートスプレッダと前記第
1及び第2配線用ワイヤと前記能動体素子チップとをト
ランスファーモールドにより樹脂パッケージ内に封止す
る樹脂パッケージ型半導体装置の製造方法であって、 前記第1及び第2ダイパッドの表面側の樹脂の注入を絞
る絞り部を、前記電力用半導体チップと前記能動体素子
チップとの間であり且つ前記第1配線用ワイヤと前記第
2配線用ワイヤとの間に配設したことを特徴とする、樹
脂パッケージ型半導体装置の製造方法。 - 【請求項2】 請求項1記載の樹脂パッケージ型半導体
装置の製造方法であって、 前記絞り部は、前記リードフレームの一部を上側に折り
曲げ加工したもの、又は、前記リードフレームの表面に
形成した突起物より成り、前記樹脂パッケージ内に封止
され得る寸法を有していることを特徴とする、樹脂パッ
ケージ型半導体装置の製造方法。 - 【請求項3】 請求項1記載の樹脂パッケージ型半導体
装置の製造方法であって、 前記絞り部は成形用金型の一部から突出する突起で形成
されており、 前記突起の先端の角部が所定の曲率半径で形成される形
状より成ることを特徴とする、樹脂パッケージ型半導体
装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001308602A JP3784684B2 (ja) | 2001-10-04 | 2001-10-04 | 樹脂パッケージ型半導体装置の製造方法 |
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JP3784684B2 JP3784684B2 (ja) | 2006-06-14 |
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Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006190798A (ja) * | 2005-01-06 | 2006-07-20 | Mitsubishi Electric Corp | 半導体装置 |
JP2007069602A (ja) * | 2005-08-08 | 2007-03-22 | Sumitomo Chemical Co Ltd | 固体撮像素子収納用ケース、その製造方法、及び、固体撮像装置 |
JP2008112924A (ja) * | 2006-10-31 | 2008-05-15 | Denso Corp | 半導体装置の製造方法 |
CN100446246C (zh) * | 2003-09-30 | 2008-12-24 | 三菱电机株式会社 | 半导体器件及其制造方法 |
KR100950378B1 (ko) | 2007-01-31 | 2010-03-29 | 야마하 가부시키가이샤 | 반도체 장치와 패키징 구조체 |
JP2010212727A (ja) * | 2010-05-20 | 2010-09-24 | Mitsubishi Electric Corp | 半導体装置 |
JP2012146745A (ja) * | 2011-01-07 | 2012-08-02 | Denso Corp | 半導体モジュール |
JP2013074035A (ja) * | 2011-09-27 | 2013-04-22 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
DE102017203361A1 (de) | 2016-03-18 | 2017-09-21 | Fuji Electric Co., Ltd. | Verfahren zum herstellen eines formprodukts und formprodukt |
JP2018081947A (ja) * | 2016-11-14 | 2018-05-24 | 三菱電機株式会社 | パワーモジュールおよびその製造方法 |
US10043680B2 (en) | 2014-05-14 | 2018-08-07 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor device |
-
2001
- 2001-10-04 JP JP2001308602A patent/JP3784684B2/ja not_active Expired - Lifetime
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100446246C (zh) * | 2003-09-30 | 2008-12-24 | 三菱电机株式会社 | 半导体器件及其制造方法 |
JP2006190798A (ja) * | 2005-01-06 | 2006-07-20 | Mitsubishi Electric Corp | 半導体装置 |
JP4533152B2 (ja) * | 2005-01-06 | 2010-09-01 | 三菱電機株式会社 | 半導体装置 |
JP2007069602A (ja) * | 2005-08-08 | 2007-03-22 | Sumitomo Chemical Co Ltd | 固体撮像素子収納用ケース、その製造方法、及び、固体撮像装置 |
JP2008112924A (ja) * | 2006-10-31 | 2008-05-15 | Denso Corp | 半導体装置の製造方法 |
KR100950378B1 (ko) | 2007-01-31 | 2010-03-29 | 야마하 가부시키가이샤 | 반도체 장치와 패키징 구조체 |
JP2010212727A (ja) * | 2010-05-20 | 2010-09-24 | Mitsubishi Electric Corp | 半導体装置 |
JP2012146745A (ja) * | 2011-01-07 | 2012-08-02 | Denso Corp | 半導体モジュール |
JP2013074035A (ja) * | 2011-09-27 | 2013-04-22 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
US10043680B2 (en) | 2014-05-14 | 2018-08-07 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor device |
DE112014006653B4 (de) | 2014-05-14 | 2023-06-29 | Mitsubishi Electric Corporation | Verfahren zum Herstellen einer Halbleiteranordnung |
DE102017203361A1 (de) | 2016-03-18 | 2017-09-21 | Fuji Electric Co., Ltd. | Verfahren zum herstellen eines formprodukts und formprodukt |
JP2018081947A (ja) * | 2016-11-14 | 2018-05-24 | 三菱電機株式会社 | パワーモジュールおよびその製造方法 |
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Publication number | Publication date |
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