KR100937305B1 - 분수분주형 ｐｌｌ에서 과도 응답을 감소시키는 시스템 및방법 - Google Patents

분수분주형 ｐｌｌ에서 과도 응답을 감소시키는 시스템 및방법 Download PDF

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Abstract

본 발명에서는 PLL(phase lock loop, 100)에서의 과도 응답을 감소시키는 시스템 및 방법이 개시된다. 본 발명의 시스템은 적응 모드 전하 펌프(204), 정규 모드 전하 펌프(206) 및 PLL(100)의 과도 응답을 최소화하기 위하여 이들 전하 펌프에 인가되는 제어된 미세 전류(208, 210)의 이용을 포함한다.
PLL, 과도 응답, 적응 모드 전하 펌프, 정규 모드 전하 펌프, 미세 전류

Description

분수분주형 ＰＬＬ에서 과도 응답을 감소시키는 시스템 및 방법{A SYSTEM AND METHOD FOR REDUCING TRANSIENT RESPONSE IN A FRACTIONAL N PHASE LOCK LOOP}
본 발명은 전반적으로 위상 고정 루프(phase lock loop, PLL)에 관한 것으로, 특히 그러한 루프에서 이용되는 주파수 합성기 전하 펌프에서 발생하는 과도 응답(transient response)의 감소에 관한 것이다.
PLL 회로는 고속 통신 장치 및 전자 테스트 장비에서 정확하고 안정적인 주파수의 연속적인 신호를 생성하는 데에 이용된다. PLL 회로는 통상적으로 기준 주파수, 합성기 및 VCO(voltage controlled oscillator)를 포함한다. PLL 회로에서 이용되는 2가지 공지된 합성기는 정수분주형(integer N) 합성기 및 분수분주형(fractional N) 합성기이다. 정수분주형 합성기는 기준 주파수를 합성하는 데에 완전한 정수를 이용하여, 보다 미세한 해상도를 위하여 분수 레벨을 이용하는 분수분주형 합성기보다 더 거친 해상도를 제공한다.
PLL 회로에서 고정 시간을 줄이는 것은 고속 통신 장치의 설계에 있어서 항상 매우 중요하다. 고정 시간을 줄이는 한가지 기술은, 보다 빠른 신호 획득을 제공하기 위하여 분수분주형 합성기에서 일정한(속도의) 전자 펌프 및 보다 빠른(속도의) 전하 펌프를 이용하는 것을 포함한다. 불행히도, 2개의 상이한 전하 펌프의 이용은 천이 글리치(transition glitch)라고도 불리는 천이를 발생시키는데, 이는 고정 시간에 부정적인 영향을 미친다. 따라서, 천이 글리치를 최소화하거나 제거하여 분수분주형 PLL성능을 향상시킬 필요가 있다.
본 발명은 유사한 참조부호가 유사한 요소를 지시하는 첨부된 도면을 통해서, 제한적이 아니라 예시적으로 기술된다.
도 1은 본 발명에 따른 PLL을 도시하는 블록도.
도 2는 본 발명에 따른 도 1의 전하 펌프를 도시하는 블록도.
도 3은 본 발명에 따른 PLL에서의 과도 응답을 최소화하는 방법의 흐름도.
본 명세서는 본 발명에 따른 다양한 실시예를 실시하고 이용하는 최적의 형태를 가능하게 하는 방식으로 설명하기 위하여 제공된다. 본 명세서는 본 발명을 어떤 방식으로 제한하기보다는, 본 발명의 원리 및 그 장점의 이해를 향상시키도록 의도된다. 본 발명은 첨부된 청구의 범위에 의해서만 정의되며, 여기에는 본 출원의 계류중에 행해지는 보정과, 청구의 범위의 모든 균등물 또한 포함된다.
제1 및 제2, 상부 및 하부 등과 같은 관계 용어는, 하나의 실체 또는 동작을 다른 것과 구별하는 데에만 이용되며, 실제적인 어떤 관계 또는 그러한 실체들 또는 동작들 간의 순서를 반드시 요구하거나 의미하지는 않는다는 점을 이해하여야 한다.
간단하게 말하면, 본 발명에 따르면, 본 명세서에는 PLL에서 과도 응답을 감소시키는 시스템 및 방법이 제공된다. 본 발명에 따라 형성되는 PLL은 분수분주형 합성기를 포함하며, 그 합성기는 동작의 적응 전하 펌프 모드(adapt charge pump mode) 및 동작의 정규(normal) 전하 펌프 모드를 제공하는 전하 펌프를 포함한다. 고정 시간을 최소화하고 PLL 응답을 선형화하기 위하여 각각의 동작 모드 동안에 미리 결정된 시간 동안 미세 전류가 선택적으로 부가된다.
도 1은 본 발명에 따라 동작하는 PLL(100)을 도시하는 블록도이다. PLL(100)은 기준 전원(118), 분수분주형 합성기(120), 루프 필터(106) 및 VCO 출력을 생성하는 VCO(108)를 포함한다. 분수분주형 합성기는 위상 검출기(102), 전하 펌프(104) 및 시그마 델타 변조기(sigma delta modulator) 기능을 가지는 루프 분주기(110)로 이루어진다. 본 발명에 따르면, 전하 펌프(104)는 감소된 고정 시간 과 선형화 모두를 PLL(100)에 제공한다.
도 2는 적응 모드 전하 펌프(204)와 정규 모드 전하 펌프(206)를 모두 가지는 전하 펌프(104)를 도시하는 블록도이다. 제1 미세 전류원(208)이 제공되어 적응 모드 전하 펌프(204)에 전류를 부가하며, 제2 미세 전류원(210)이 제공되어 정규 모드 전하 펌프(206)에 전류를 부가한다. 적응 모드의 지속시간은 타이머에 의해서 기준 및 피드백 주파수 신호(112, 116)가 넓은 루프 대역폭 구성에서 위상 고정되도록 제어된다. PLL(100)이 적응 모드에서 정규 모드로 전환된 후에, 루프 대역폭은 더 좁아져서 스펙트럼 잡음이 작아지도록 한다. 적응 모드 전하 펌프(204)가 동작하는 시간 동안에, 정규 모드 전하 펌프(206)는 동작중이거나, 혹은 비동작중일 수 있을 것이다.
도 1 및 도 2를 모두 참조하면, 위상 검출기(102)는 2개의 입력 신호, 즉 기준 주파수 신호(112)와 피드백 주파수 신호(116)를 수신한다. 위상 검출기(102)는 피드백 주파수 신호(116)의 위상을 기준 주파수 신호(112)의 위상과 비교한다. 피드백 주파수 신호(116)의 위상이 기준 주파수 신호(112)의 위상보다 앞서면(lead), 위상 검출기(102)는 그 위상차에 비례하는 폭을 가지는 다운(down) 신호 펄스를 생성한다. 전하 펌프 출력(105)은 루프 필터(106)를 통해서 필터링된다. 전하 펌프(104)는 다운 신호 펄스와 유사한 폭의 싱크(sink) 전류 펄스(101)로 위상 검출기(102)로부터의 다운 신호 펄스에 응답한다. 루프 필터(106)는 싱크 전류 펄스의 전하량에 비례하는 전압의 점진적인 감소(incremental decrease)로 싱크 전류 펄스(101)에 응답하며, 이는 VCO(108)의 출력 주파수가 감소하도록 하여 피드백 주파수원의 위상이 기준 주파수원(112)의 위상에 더욱 가까워지도록 풀(pull)한다.
반면에, 피드백 주파수 신호(116)의 위상이 기준 주파수 신호(112)의 위상보다 뒤지면(lag), 위상 검출기(102)는 그 위상차에 비례하는 폭을 가지는 업(up) 신호 펄스를 생성한다. 전하 펌프(104)는 업 신호 펄스와 유사한 폭의 소스(source) 전류 펄스(103)로 위상 검출기(102)로부터의 업 신호 펄스에 응답한다. 루프 필터(106)는 소스 전류 펄스의 전하량에 비례하는 전압의 점진적인 증가로 전하 펌프(104)의 소스 전류 펄스(103)에 응답하여, VCO(108)의 출력 주파수가 증가하도록 하여, 피드백 주파수 신호(116)의 위상이 기준 주파수 신호(112)의 위상에 가까워지도록 푸쉬(push)한다. 이처럼 기준 주파수원(112)의 위상에 가까워지도록 피드백 주파수원의 위상을 푸시 및 풀하는 프로세스는 평균 위상차가 무시할 수 있을 만큼 작아질 때까지 계속된다.
동작의 적응 모드에서, 높은 업(up) 및 다운(down) 전류가 적응 모드 전하 펌프(204)를 흐른다. 동작의 정규 모드에서, 낮은 업 및 다운 전류가 정규 모드 전하 펌프(206)를 흐른다. 적응 모드 전하 펌프(204)에 의해서 생성되는 업 및 다운 전류의 크기는 정규 모드 전하 펌프(206)에 의해서 생성되는 업 및 다운 전류보다 크다. 적응 모드 및 정규 모드의 지속시간은 타이머 또는 다른 타이밍 제어 수단에 의해서 프로그래밍된다. 미리 결정된 시간 동안의 각각의 전하 펌프에의 미세 전류의 선택적인 인가는 적응 모드 동안에는 넓은 루프 대역폭 및 보다 빠른 고정 시간을, 그리고 정규 모드 동안에는 협소한 루프 대역폭 및 보다 작은 스펙트럼 잡음이라는 장점을 제공한다.
분주기(110)의 시그마 델타 변조기 기능은 분수(분수 N) 부분을 가지는 시평균 분주수를 획득한다. 시그마 델타 변조기의 차수는 분주기(110)의 출력(116)에서 생성되는 잡음 스펙트럼이 어떠한 형태를 띨지를 결정한다.
동작시에, 적응 모드 전하 펌프(206)에 부가되는 제1 미세 전류는 바람직하게 적응 모드 전하 펌프(206)의 피크 전류에 비례하며, 전체 적응 시간에 대하여 시간에 따라 변한다. 정규 모드 전하 펌프(204)에 부가되는 제2 미세 전류의 진폭은 바람직하게 정규 모드 전하 펌프(204)의 피크 전류에 비례한다. 피크 전류에 대한 미세 전류의 비는 분주기(110)의 시그마 델타 변조기 부분의 차수와 구현되는 평균 분주수에 따라 달라진다.
도 3은 본 발명에 따른 PLL(100)의 과도 응답을 최소화하는 방법의 흐름도를 도시한다. 단계 302 및 304에서, 위상 검출기(102)는 기준 전원(118)으로부터 기준 주파수 신호를, 루프 분주기(110)로부터 피드백 주파수 신호를 수신한다. 단계 306에서, 적응 및 지연 타이머가 개시된다. 단계 308에서, 전하 펌프(104)의 적응 모드부가 인에이블(enable)되고, 단계 310에서 지연 타이머가 미리 결정된 타이밍 임계값과 비교된다. 적응 모드 전하 펌프는 지연 타이머가 종료할 때까지 인에이블 상태로 남는다. 단계 310에서, 일단 지연 타이머 임계값이 초과되면, 단계 312에서 미세 전류가 적응 모드 전하 펌프에 부가된다.
단계 312에서 적응 모드 전하 펌프에 미세 전류가 부가되는 때에, 적응 타이머는 미리 결정된 타이밍 임계값과 비교된다. 적응 모드 미세 전류는 적응 타이머가 종료할 때까지 계속해서 적응 전하 펌프에 부가될 것이다. 단계 314에서 일단 시간이 종료하면, 단계 316에서 적응 모드 전하 펌프 및 적응 모드 미세 전류가 턴 오프된다. 적응 모드 전하 펌프 및 적응 모드 미세 전류가 턴 오프되는 것에 응답하여, 단계 318에서 정규 모드 전하 펌프가 턴 온되고 정규 모드 미세 전류가 부가된다.
적응 모드 미세 전류 및 정규 모드 미세 전류의 지연 및 선택적인 인가는 선형성은 유지하면서 PLL(100)의 위상 고정 시간을 상당히 감소시킨다. 적응-정규 모드 천이 글리치의 감소는 이와 같이 구현된다. 도 4는 적응 및 정규 모드 동작에 대한 타이밍 천이를 요약하는 타이밍도(400)를 도시한다. 적응 모드 전하 펌프(402)는 (404)에서 미리 결정된 적응 시간(406) 동안 인에이블된다. 미리 결정된 지연(408)의 종료시에, (412)에서 제1 미세 전류(410), 적응 모드 미세 전류가 적응 모드 전하 펌프에 인가된다. 제1 미세 전류는 적응 시간(406)의 종료시에 턴 오프되어, (420)에서 인가되는 제2(정규 모드) 미세 전류(418)를 가지는 정규 전하 펌프(414, 케이스 1)를 통해서 (416)에서 PLL을 정규 모드 동작으로 천이시킨다. 이와 달리(케이스 2), 정규 전하 펌프(422)는 (424)에서 적응 모드 전하 펌프(402)와 같이 (404)와 같은 시간에 턴 온되고, 제2 미세 전류(426)는 (428)에서 인가될 수 있다. 이리하여, 정규 전하 펌프는 적응 시간(406)의 개시 또는 종료시에 인에이블될 수 있다. 어느 경우에서든, 적응 전하 펌프가 턴 온되고, 적응 미세 전류의 인가가 지연된다.
따라서, 적응 모드 전하 펌프(204) 및 정규 모드 전하 펌프(206)로의 제1 및 제2 미세 전류의 부가는 각각 과도 응답을 감소시키는 데에 있어 유용한 효과적인 도구이다. 적응 모드 전하 펌프(204)에 부가되는 제1/적응 미세 전류의 인가는 PLL 시스템의 고정 시간을 최적화한다. 정규 모드 전하 펌프(206)에 부가되는 제2 미세 전류는 분수분주형 합성기에서 이용되는 위상 검출기/전하 펌프를 선형화하고, 제1 미세 전류의 악영향을 최소화한다.
본 명세서는 본 발명의 진정한, 의도된, 정당한 범위 및 기술적 사상을 제한하기보다는 본 발명에 따른 다양한 실시예를 어떻게 변형하고 이용할지를 설명하기 위한 것이다. 전술한 설명은 포괄적이거나, 본 발명을 개시된 정확한 형태에 한정하고자 하는 것은 아니다. 전술한 명세서로부터 변경 및 변형이 가능하다. 실시예는 본 발명의 원리의 최적의 설명 및 그 실제적인 적용을 설명하고, 본 기술분야의 당업자가 다양한 실시예에서, 고려되는 실제 이용에 적합하도록 다양하게 변형하여 본 발명을 이용할 수 있도록 하기 위하여 선택되어 기술되었다. 이러한 모든 변경 및 변형은 첨부된 청구의 범위와, 본 출원의 계류중에 보정될 수 있는 사항과, 정당하고, 합법적이고, 공정하게 부여되는 범위에 따라 해석될 때의 그 균등물에 의해서 결정되는 본 발명의 범위 내에 놓인다.

Claims (10)

  1. 전하 펌프(charge pump)를 포함하는 PLL(phase lock loop)으로서,
    상기 전하 펌프는,
    제1 미세(trickle) 전류원에 의해 제1 미세 전류가 부가되기 전에 제1의 미리 결정된 시간 동안 인에이블(enable)되는 적응 모드(adapt mode) 전하 펌프- 제2의 미리 결정된 시간의 종료시에 상기 제1 미세 전류는 턴 오프(turn off)되며, 상기 적응 모드 전하 펌프는 디스에이블(disable)됨 -와,
    제2 미세 전류원에 의해 제2 미세 전류가 부가되는 정규 모드(normal mode) 전하 펌프를 포함하는 PLL.
  2. 제1항에 있어서,
    상기 적응 모드 전하 펌프에 부가되는 상기 제1 미세 전류는 상기 PLL의 위상 고정 시간을 최소화하는 PLL.
  3. 제1항에 있어서,
    상기 정규 모드 전하 펌프에 부가되는 상기 제2 미세 전류는 상기 PLL을 선형화하는 PLL.
  4. 제1항에 있어서,
    위상 검출기와,
    상기 전하 펌프에 결합되는 루프 필터와,
    상기 루프 필터에 결합되는 VCO(voltage controlled oscillator)와,
    상기 VCO와 상기 위상 검출기 사이에 피드백(feedback)을 제공하는 분주기와,
    상기 제1의 미리 결정된 시간 동안 상기 적응 모드 전하 펌프에의 상기 제1 미세 전류의 인가를 지연시키기 위한 제1 타이머와,
    상기 적응 모드 전하 펌프 및 상기 제1 미세 전류를 디스에이블하기 위한, 상기 제2의 미리 결정된 시간을 설정하는 제2 타이머를 더 포함하는 PLL.
  5. 분수분주형(fractional-N) PLL에서 과도 응답을 최소화하는 방법으로서,
    동작의 적응 모드와 동작의 정규 모드를 가지는 전하 펌프를 제공하는 단계와,
    제1 미세 전류원에 의해 적응 모드 전하 펌프에 제1 미세 전류를 부가하는 단계와,
    정규 모드 전하 펌프를 이용하는 정규 모드 동작으로의 천이를 위하여 미리 결정된 시간 이후에 상기 적응 모드 전하 펌프 및 상기 제1 미세 전류를 디스에이블(disable)하는 단계
    를 포함하는 과도 응답 최소화 방법.
  6. 제5항에 있어서,
    상기 적응 모드 전하 펌프에 제1 미세 전류를 부가하는 상기 단계는 상기 PLL의 고정 시간을 최소화하는 과도 응답 최소화 방법.
  7. 제5항에 있어서,
    상기 정규 모드 전하 펌프에는 제2 미세 전류원에 의해 제2 미세 전류가 부가되어 상기 PLL을 선형화하는 과도 응답 최소화 방법.
  8. 제5항에 있어서,
    상기 적응 모드 전하 펌프에의 상기 제1 미세 전류의 부가를 지연시켜, 상기 PLL의 고정 시간을 최소화하는 단계를 더 포함하는 과도 응답 최소화 방법.
  9. 동작의 적응 모드와 동작의 정규 모드를 제공하는 3 상태 전하 펌프를 가지는 합성기를 포함하고,
    상기 동작의 적응 모드시에, 적응 모드 전하 펌프가 제1의 미리 결정된 시간 동안 인에이블되고, 상기 제1의 미리 결정된 시간의 종료시에 제2의 미리 결정된 시간 동안 제1 미세 전류원에 의해 제1 미세 전류가 부가되며,
    상기 제2의 미리 결정된 시간의 종료시에, 상기 적응 모드 전하 펌프 및 상기 제1 미세 전류가 디스에이블되고, 상기 동작의 정규 모드가 인에이블되는 PLL.
  10. 제9항에 있어서,
    상기 적응 모드 전하 펌프에 부가되는 상기 제1 미세 전류는 상기 PLL의 고정 시간을 최소화하는 PLL.
KR1020077027584A 2005-05-28 2006-05-12 분수분주형 ｐｌｌ에서 과도 응답을 감소시키는 시스템 및방법 KR100937305B1 (ko)

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US11/139,160 2005-05-28
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7170322B2 (en) * 2005-05-28 2007-01-30 Motorola, Inc. System and method for reducing transient response in a fractional N phase lock loop
US8954773B2 (en) * 2005-10-21 2015-02-10 Freescale Semiconductor, Inc. Electronic device and method for controlling current of a processor load by slewing clock frequency
JP4845723B2 (ja) * 2006-12-27 2011-12-28 富士フイルム株式会社 レンズ駆動システム
US7449929B2 (en) * 2007-02-08 2008-11-11 Motorola, Inc Automatic bias adjustment for phase-locked loop charge pump
JP2011151473A (ja) * 2010-01-19 2011-08-04 Panasonic Corp 角度変調器、送信装置及び無線通信装置
CN102158221B (zh) * 2011-01-26 2016-01-27 上海华虹宏力半导体制造有限公司 锁相环及其快速锁定装置
US10027333B2 (en) * 2016-11-18 2018-07-17 Stmicroelectronics International N.V. Phase locked loops having decoupled integral and proportional paths
US10236896B1 (en) 2018-03-12 2019-03-19 Motorola Solutions, Inc. Reducing transient response in a phase-locked loop circuit

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6278333B1 (en) * 2000-02-29 2001-08-21 Motorola, Inc. Phase lock loop with dual state charge pump and method of operating the same
US6747494B2 (en) * 2002-02-15 2004-06-08 Motorola, Inc. PLL arrangement, charge pump, method and mobile transceiver

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5180993A (en) 1990-01-15 1993-01-19 Telefonaktiebolaget L M Ericsson Method and arrangement for frequency synthesis
US5699387A (en) * 1993-06-23 1997-12-16 Ati Technologies Inc. Phase offset cancellation technique for reducing low frequency jitters
JPH11274920A (ja) * 1998-03-26 1999-10-08 Nec Corp Ｐｌｌのチャージポンプ回路
US6278338B1 (en) * 2000-05-01 2001-08-21 Silicon Wave Inc. Crystal oscillator with peak detector amplitude control
US20040066220A1 (en) * 2002-10-03 2004-04-08 Chun-Chieh Chen High-speed high-current programmable charge-pump circuit
US6710666B1 (en) * 2002-11-07 2004-03-23 Mediatek Inc. Charge pump structure for reducing capacitance in loop filter of a phase locked loop
US7170322B2 (en) * 2005-05-28 2007-01-30 Motorola, Inc. System and method for reducing transient response in a fractional N phase lock loop

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6278333B1 (en) * 2000-02-29 2001-08-21 Motorola, Inc. Phase lock loop with dual state charge pump and method of operating the same
US6747494B2 (en) * 2002-02-15 2004-06-08 Motorola, Inc. PLL arrangement, charge pump, method and mobile transceiver

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