JPH11274920A - Ｐｌｌのチャージポンプ回路 - Google Patents
Ｐｌｌのチャージポンプ回路Info
- Publication number
- JPH11274920A JPH11274920A JP10079787A JP7978798A JPH11274920A JP H11274920 A JPH11274920 A JP H11274920A JP 10079787 A JP10079787 A JP 10079787A JP 7978798 A JP7978798 A JP 7978798A JP H11274920 A JPH11274920 A JP H11274920A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- current mirror
- nmos
- analog switch
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims description 10
- 238000000034 method Methods 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 18
- 230000000694 effects Effects 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
- H03L7/0896—Details of the current generators the current generators being controlled by differential up-down pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0893—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump the up-down pulses controlling at least two source current generators or at least two sink current generators connected to different points in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 レイアウト面積の大半を占めてしまうオペア
ンプを用いることなく、アナログスイッチの寄生容量に
よって発生する電流を低減し、出力波形に生じるオーバ
ーシュートを抑えて安定に動作させる。 【解決手段】 フィルタ回路部（ＬＰＦ）に接続された
第１のカレントミラー回路（ＰＭＯＳ７，９）と、フィ
ルタ回路部（ＬＰＦ）に接続された第２のカレントミラ
ー回路（ＮＭＯＳ１２，１３）と、第１のカレントミラ
ー回路のゲート間に接続された第１のアナログスイッチ
回路部（ＣＭＯＳ８ａ，ＰＭＯＳ８ｂ）と、第２のカレ
ントミラー回路のゲート間に接続された第２のアナログ
スイッチ回路部（ＣＭＯＳ８ｃ，ＮＭＯＳ８ｄ）とを備
える。
ンプを用いることなく、アナログスイッチの寄生容量に
よって発生する電流を低減し、出力波形に生じるオーバ
ーシュートを抑えて安定に動作させる。 【解決手段】 フィルタ回路部（ＬＰＦ）に接続された
第１のカレントミラー回路（ＰＭＯＳ７，９）と、フィ
ルタ回路部（ＬＰＦ）に接続された第２のカレントミラ
ー回路（ＮＭＯＳ１２，１３）と、第１のカレントミラ
ー回路のゲート間に接続された第１のアナログスイッチ
回路部（ＣＭＯＳ８ａ，ＰＭＯＳ８ｂ）と、第２のカレ
ントミラー回路のゲート間に接続された第２のアナログ
スイッチ回路部（ＣＭＯＳ８ｃ，ＮＭＯＳ８ｄ）とを備
える。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬのチャージ
ポンプ回路に関し、特に位相あわせ，てい倍，クロック
リカバリ等を要する集積回路で使用されるＰＬＬのチャ
ージポンプ回路に関するものである。
ポンプ回路に関し、特に位相あわせ，てい倍，クロック
リカバリ等を要する集積回路で使用されるＰＬＬのチャ
ージポンプ回路に関するものである。
【０００２】
【従来の技術】従来、位相合わせ、てい倍、クロックリ
カバリー等を要するＣＭＯＳＩＣにおいては、周波数の
制御にＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）
が使用されている。
カバリー等を要するＣＭＯＳＩＣにおいては、周波数の
制御にＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）
が使用されている。
【０００３】図７は、一般的なＰＬＬの基本構成を示す
ブロック図である。同図に示すように、ＰＬＬ１は位相
周波数比較器（以下、ＰＤという）２、インバータ３、
チャージポンプ回路４、ローパスフィルタ（以下、ＬＰ
Ｆという）５、電圧制御発振器（以下、ＶＣＯという）
６および分周器６ａによって構成されている。
ブロック図である。同図に示すように、ＰＬＬ１は位相
周波数比較器（以下、ＰＤという）２、インバータ３、
チャージポンプ回路４、ローパスフィルタ（以下、ＬＰ
Ｆという）５、電圧制御発振器（以下、ＶＣＯという）
６および分周器６ａによって構成されている。
【０００４】ＰＤ２は、基準クロックの位相と分周器６
ａの出力の位相を比較し、基準クロックに比べて分周器
出力の位相が遅れていると、周波数を上げるパルス（以
下、ＵＰ信号という）を出力し、逆に基準クロックに比
べて分周器出力の位相が進んでいると周波数を下げるパ
ルス（以下、ＤＮ信号という）を出力する。なお、ＵＰ
信号については、インバータ３によって反転されたもの
が使用される。
ａの出力の位相を比較し、基準クロックに比べて分周器
出力の位相が遅れていると、周波数を上げるパルス（以
下、ＵＰ信号という）を出力し、逆に基準クロックに比
べて分周器出力の位相が進んでいると周波数を下げるパ
ルス（以下、ＤＮ信号という）を出力する。なお、ＵＰ
信号については、インバータ３によって反転されたもの
が使用される。
【０００５】チャージポンプ回路４は、その後段に抵抗
５ａおよびコンデンサ５ｂからなるＬＰＦ５が接続され
ており、ＤＮ信号が供給されたときはＬＰＦ５から電荷
を抜き取り、逆に、反転されたＵＰ信号が供給されたと
きはＬＰＦ５に電荷を供給する装置である。チャージポ
ンプ回路４から出力されたパルスは、ＬＰＦ５によって
直流のアナログ信号に変換されることになる。
５ａおよびコンデンサ５ｂからなるＬＰＦ５が接続され
ており、ＤＮ信号が供給されたときはＬＰＦ５から電荷
を抜き取り、逆に、反転されたＵＰ信号が供給されたと
きはＬＰＦ５に電荷を供給する装置である。チャージポ
ンプ回路４から出力されたパルスは、ＬＰＦ５によって
直流のアナログ信号に変換されることになる。
【０００６】ＶＣＯ６は、ＬＰＦ５から出力されたアナ
ログ信号が供給され、一定周波数の信号を出力する。分
周器６ａは、カウンタで構成されており、ＶＣＯ６の出
力を１／Ｎ（Ｎ：任意の自然数）に分周してから分周器
出力としてＰＤ２に供給する。
ログ信号が供給され、一定周波数の信号を出力する。分
周器６ａは、カウンタで構成されており、ＶＣＯ６の出
力を１／Ｎ（Ｎ：任意の自然数）に分周してから分周器
出力としてＰＤ２に供給する。
【０００７】このように、ＰＬＬ１では、ＰＤ２，チャ
ージポンプ回路４，ＶＣＯ６および分周器６ａによって
１個のループが形成され、このループによってＰＤ２の
２つの入力信号の位相が同じになるように、すなわち２
つの入力信号の周波数が同じになるように制御される。
したがって、ＶＣＯ６の出力は入力周波数のＮ倍とな
り、このＮの値を任意に設定することによって入力周波
数の任意の自然数倍の周波数を得ることができる。
ージポンプ回路４，ＶＣＯ６および分周器６ａによって
１個のループが形成され、このループによってＰＤ２の
２つの入力信号の位相が同じになるように、すなわち２
つの入力信号の周波数が同じになるように制御される。
したがって、ＶＣＯ６の出力は入力周波数のＮ倍とな
り、このＮの値を任意に設定することによって入力周波
数の任意の自然数倍の周波数を得ることができる。
【０００８】ここで、従来のチャージポンプ回路の特性
について説明する。図８は、従来のチャージポンプ回路
の構成を示す回路図である。同図（ａ），（ｂ）に示す
ように、電源ＶＤＤには定電流源２２が接続され、この
定電流源２２にはＰＭＯＳ２０のソースが接続されてい
る。一方、グランドには定電流源２３が接続され、この
定電流源２３にはＮＭＯＳ２１のソースが接続されてい
る。そして、ＰＭＯＳ２０およびＮＭＯＳ２１の両者の
ドレインは、後段のＬＰＦに接続されている。
について説明する。図８は、従来のチャージポンプ回路
の構成を示す回路図である。同図（ａ），（ｂ）に示す
ように、電源ＶＤＤには定電流源２２が接続され、この
定電流源２２にはＰＭＯＳ２０のソースが接続されてい
る。一方、グランドには定電流源２３が接続され、この
定電流源２３にはＮＭＯＳ２１のソースが接続されてい
る。そして、ＰＭＯＳ２０およびＮＭＯＳ２１の両者の
ドレインは、後段のＬＰＦに接続されている。
【０００９】さて、同図（ａ）においては、反転された
ＵＰ信号が供給された場合を模式的に示している。すな
わち、反転されたＵＰ信号が「Ｌ」レベルの場合、ＬＰ
Ｆに対して電荷を供給するため、アナログスイッチであ
るＰＭＯＳ２０がオン状態となって電流ｉOHがＬＰＦに
供給される。ところで、節点Ｃと電源ＶＤＤとの間に
は、寄生容量（ここでは、Ｃｆｐという）が存在する。
ＰＭＯＳ２０がオフからオン状態に切り替わると、ＰＭ
ＯＳ２０のソース側、すなわち節点Ｃの電位は、電源電
位からフィルターの電位に変化するため、この電位差と
Ｃｆｐとをかけた電流（ここでは、ｉCfp という）も一
気にＬＰＦに流れ込むことになる。
ＵＰ信号が供給された場合を模式的に示している。すな
わち、反転されたＵＰ信号が「Ｌ」レベルの場合、ＬＰ
Ｆに対して電荷を供給するため、アナログスイッチであ
るＰＭＯＳ２０がオン状態となって電流ｉOHがＬＰＦに
供給される。ところで、節点Ｃと電源ＶＤＤとの間に
は、寄生容量（ここでは、Ｃｆｐという）が存在する。
ＰＭＯＳ２０がオフからオン状態に切り替わると、ＰＭ
ＯＳ２０のソース側、すなわち節点Ｃの電位は、電源電
位からフィルターの電位に変化するため、この電位差と
Ｃｆｐとをかけた電流（ここでは、ｉCfp という）も一
気にＬＰＦに流れ込むことになる。
【００１０】同様に、図８（ｂ）においては、ＤＮ信号
が供給された場合を模式的に示している。すなわち、Ｄ
Ｎ信号が「Ｈ」レベルの場合、ＬＰＦから電荷を吸い上
げるため、アナログスイッチであるＮＭＯＳ２１がオン
状態となって電流ｉOLがＬＰＦから吸い上げられる。と
ころで、節点Ｄとグランドとの間には、寄生容量（ここ
では、Ｃｆｎという）が存在する。ＮＭＯＳ２１がオフ
からオン状態に切り替わるとＮＭＯＳ２１のソース側、
すなわち節点Ｄの電位は、グランドの電位からフィルタ
ーの電位に変化するため、この電位差とＣｆｎとをかけ
た電流（ここでは、ｉCfn という）も一気にＬＰＦから
吸い上げられることになる。
が供給された場合を模式的に示している。すなわち、Ｄ
Ｎ信号が「Ｈ」レベルの場合、ＬＰＦから電荷を吸い上
げるため、アナログスイッチであるＮＭＯＳ２１がオン
状態となって電流ｉOLがＬＰＦから吸い上げられる。と
ころで、節点Ｄとグランドとの間には、寄生容量（ここ
では、Ｃｆｎという）が存在する。ＮＭＯＳ２１がオフ
からオン状態に切り替わるとＮＭＯＳ２１のソース側、
すなわち節点Ｄの電位は、グランドの電位からフィルタ
ーの電位に変化するため、この電位差とＣｆｎとをかけ
た電流（ここでは、ｉCfn という）も一気にＬＰＦから
吸い上げられることになる。
【００１１】その結果、チャージポンプ回路の出力には
次のような問題点が発生する。図９は、図８に係るチャ
ージポンプ回路の出力電流を示す波形図である。同図に
示すように、電流ｉCfp，ｉCfnが発生すると、出力電流
中にオーバーシュートが生じてしまう。その結果、この
ような出力電流の供給されたＶＣＯでは、その出力にジ
ッタが生じて、位相制御を永久に繰り返し、システム上
の問題が発生することになる。
次のような問題点が発生する。図９は、図８に係るチャ
ージポンプ回路の出力電流を示す波形図である。同図に
示すように、電流ｉCfp，ｉCfnが発生すると、出力電流
中にオーバーシュートが生じてしまう。その結果、この
ような出力電流の供給されたＶＣＯでは、その出力にジ
ッタが生じて、位相制御を永久に繰り返し、システム上
の問題が発生することになる。
【００１２】前述のように図８において、オーバーシュ
ートによる電流の値は、ＬＰＦの電位と電源電圧との電
位差に寄生容量の大きさをかけた値となる。そのため、
スイッチがオフ状態のときに節点Ｃ，Ｄの電位をＬＰＦ
の電位と等しくすればオーバーシュートをなくすことが
できる。そこで、従来においてはこのような観点に基づ
いて、図１０に示すようなチャージポンプ回路が新たに
提案されるに至った。
ートによる電流の値は、ＬＰＦの電位と電源電圧との電
位差に寄生容量の大きさをかけた値となる。そのため、
スイッチがオフ状態のときに節点Ｃ，Ｄの電位をＬＰＦ
の電位と等しくすればオーバーシュートをなくすことが
できる。そこで、従来においてはこのような観点に基づ
いて、図１０に示すようなチャージポンプ回路が新たに
提案されるに至った。
【００１３】図１０は、出力電流中のオーバーシュート
を抑制する機能を備えた従来のチャージポンプ回路を示
す回路図である。同図に示すように、電源ＶＤＤとグラ
ンドの間に設けられた２個の定電流源３２，３３の間に
は、アナログスイッチであるＣＭＯＳ３０，３１が直列
に接続され、また定電流源３２にはＣＭＯＳ３４が接続
され、定電流源３３にはＣＭＯＳ３５が接続されてい
る。さらに、ＣＭＯＳ３０，３１の間にはオペアンプ
（以下、ＯＰという）３６の非反転入力端子が接続さ
れ、この非反転入力端子にはＬＰＦが接続されている。
ＯＰ３６の出力端子には反転入力端子およびＣＭＯＳ３
４，３５が接続されている。
を抑制する機能を備えた従来のチャージポンプ回路を示
す回路図である。同図に示すように、電源ＶＤＤとグラ
ンドの間に設けられた２個の定電流源３２，３３の間に
は、アナログスイッチであるＣＭＯＳ３０，３１が直列
に接続され、また定電流源３２にはＣＭＯＳ３４が接続
され、定電流源３３にはＣＭＯＳ３５が接続されてい
る。さらに、ＣＭＯＳ３０，３１の間にはオペアンプ
（以下、ＯＰという）３６の非反転入力端子が接続さ
れ、この非反転入力端子にはＬＰＦが接続されている。
ＯＰ３６の出力端子には反転入力端子およびＣＭＯＳ３
４，３５が接続されている。
【００１４】ところで、ＯＰ３６中には発振防止用の位
相補償用容量（図示せず）が設けられている。
相補償用容量（図示せず）が設けられている。
【００１５】また、ＣＭＯＳ３０，３１とＣＭＯＳ３
４，３５とは、互いに逆相で動作するスイッチである。
すなわち、ＣＭＯＳ３０，３１がオフしている状態で
は、それぞれＣＭＯＳ３４，３５がオン状態となり、Ｏ
Ｐ３６で帰還をかけることによって節点Ｅ，Ｇの電位は
節点Ｆ（すなわち、ＬＰＦの電位）と等しくなるように
働く。そのため、ＣＭＯＳ３０，３１がオン状態になっ
ても、節点Ｅ，Ｇの電位に変化は起こらず、出力電流に
オーバーシュートが発生することはない。
４，３５とは、互いに逆相で動作するスイッチである。
すなわち、ＣＭＯＳ３０，３１がオフしている状態で
は、それぞれＣＭＯＳ３４，３５がオン状態となり、Ｏ
Ｐ３６で帰還をかけることによって節点Ｅ，Ｇの電位は
節点Ｆ（すなわち、ＬＰＦの電位）と等しくなるように
働く。そのため、ＣＭＯＳ３０，３１がオン状態になっ
ても、節点Ｅ，Ｇの電位に変化は起こらず、出力電流に
オーバーシュートが発生することはない。
【００１６】
【発明が解決しようとする課題】しかしながら、実際に
このようなチャージポンプ回路をチップ上にレイアウト
した場合、ＯＰ３６中のコンデンサは例えばその容量が
６ｐＦ程度あるため、レイアウト面積に対するコンデン
サの占有面積が大きくなってしまい、チップの小型化の
障害になるという問題点があった。本発明は、このよう
な課題を解決するためのものであり、レイアウト面積の
大半を占めてしまうオペアンプを用いることなく、アナ
ログスイッチの寄生容量によって発生する電流を低減
し、出力波形に生じるオーバーシュートを抑えて安定に
動作させることができるＰＬＬのチャージポンプ回路を
提供することを目的とする。
このようなチャージポンプ回路をチップ上にレイアウト
した場合、ＯＰ３６中のコンデンサは例えばその容量が
６ｐＦ程度あるため、レイアウト面積に対するコンデン
サの占有面積が大きくなってしまい、チップの小型化の
障害になるという問題点があった。本発明は、このよう
な課題を解決するためのものであり、レイアウト面積の
大半を占めてしまうオペアンプを用いることなく、アナ
ログスイッチの寄生容量によって発生する電流を低減
し、出力波形に生じるオーバーシュートを抑えて安定に
動作させることができるＰＬＬのチャージポンプ回路を
提供することを目的とする。
【００１７】
【課題を解決するための手段】このような目的を達成す
るために、本発明に係るＰＬＬのチャージポンプ回路
は、前段に接続された位相周波数比較器の出力パルスに
応じて、後段に接続されたフィルタ回路部に電流を供給
するＰＬＬのチャージポンプ回路において、上記フィル
タ回路部に接続された第１のカレントミラー回路と、上
記フィルタ回路部に接続された第２のカレントミラー回
路と、上記第１のカレントミラー回路のゲート間に接続
された第１のアナログスイッチ回路部と、上記第２のカ
レントミラー回路のゲート間に接続された第２のアナロ
グスイッチ回路部とを備えている。このように構成する
ことにより本発明は、オペアンプを使用する必要がない
ため、チップ上におけるレイアウト面積を小さくするこ
とができる。また、本発明の構成では、出力波形にオー
バーシュートが発生せず動作が安定する。
るために、本発明に係るＰＬＬのチャージポンプ回路
は、前段に接続された位相周波数比較器の出力パルスに
応じて、後段に接続されたフィルタ回路部に電流を供給
するＰＬＬのチャージポンプ回路において、上記フィル
タ回路部に接続された第１のカレントミラー回路と、上
記フィルタ回路部に接続された第２のカレントミラー回
路と、上記第１のカレントミラー回路のゲート間に接続
された第１のアナログスイッチ回路部と、上記第２のカ
レントミラー回路のゲート間に接続された第２のアナロ
グスイッチ回路部とを備えている。このように構成する
ことにより本発明は、オペアンプを使用する必要がない
ため、チップ上におけるレイアウト面積を小さくするこ
とができる。また、本発明の構成では、出力波形にオー
バーシュートが発生せず動作が安定する。
【００１８】
【発明の実施の形態】次に、本発明の一つの実施の形態
について図を用いて説明する。 ［第１の実施の形態］図１は、本発明の第１の実施の形
態を示す回路図である。同図において、本実施の形態の
チャージポンプ回路は、大きく分けると以下のような部
品から構成されている。すなわち、ＰＭＯＳ７，９とで
構成された第１のカレントミラー回路と、ＮＭＯＳ１
２，１３とで構成された第２のカレントミラー回路と、
定電流源１０，１１と、アナログスイッチ回路部８とか
ら構成されている。
について図を用いて説明する。 ［第１の実施の形態］図１は、本発明の第１の実施の形
態を示す回路図である。同図において、本実施の形態の
チャージポンプ回路は、大きく分けると以下のような部
品から構成されている。すなわち、ＰＭＯＳ７，９とで
構成された第１のカレントミラー回路と、ＮＭＯＳ１
２，１３とで構成された第２のカレントミラー回路と、
定電流源１０，１１と、アナログスイッチ回路部８とか
ら構成されている。
【００１９】さて、電源ＶＤＤにソースが接続されかつ
ドレインに定電流源１０の接続されたＰＭＯＳ７と、電
源ＶＤＤにソースの接続されたＰＭＯＳ９とは、第１の
カレントミラー回路を構成している。そして、このＰＭ
ＯＳ７，９のゲート間には、トランスファーゲートであ
るＣＭＯＳ８ａとＰＭＯＳ８ｂのドレインとが直列に接
続され、第１のアナログスイッチ回路部が構成されてい
る。ＣＭＯＳ８ａのＰＭＯＳ側のゲートには反転された
ＵＰ信号が入力され、ＮＭＯＳ側のゲートにはＵＰ信号
が入力され、ＮＭＯＳ８ｂのゲートにはＵＰ信号が入力
されるように構成されている。
ドレインに定電流源１０の接続されたＰＭＯＳ７と、電
源ＶＤＤにソースの接続されたＰＭＯＳ９とは、第１の
カレントミラー回路を構成している。そして、このＰＭ
ＯＳ７，９のゲート間には、トランスファーゲートであ
るＣＭＯＳ８ａとＰＭＯＳ８ｂのドレインとが直列に接
続され、第１のアナログスイッチ回路部が構成されてい
る。ＣＭＯＳ８ａのＰＭＯＳ側のゲートには反転された
ＵＰ信号が入力され、ＮＭＯＳ側のゲートにはＵＰ信号
が入力され、ＮＭＯＳ８ｂのゲートにはＵＰ信号が入力
されるように構成されている。
【００２０】同様に、グランドにソースが接続されかつ
ドレインに定電流源１１の接続されたＮＭＯＳ１２と、
グランドにソースの接続されたＮＭＯＳ１３とは、第２
のカレントミラー回路を構成している。そして、このＮ
ＭＯＳ１２，１３のゲート間には、トランスファーゲー
トであるＣＭＯＳ８ｃとＮＭＯＳ８ｄのドレインとが直
列に接続され、第２のアナログスイッチ回路部を構成し
ている。ＣＭＯＳ８ｃのＰＭＯＳ側のゲートには反転さ
れたＤＮ信号が入力され、ＮＭＯＳ側のゲートにはＤＮ
信号が入力され、ＮＭＯＳ８ｄのゲートには反転された
ＤＮ信号が入力されるように構成されている。
ドレインに定電流源１１の接続されたＮＭＯＳ１２と、
グランドにソースの接続されたＮＭＯＳ１３とは、第２
のカレントミラー回路を構成している。そして、このＮ
ＭＯＳ１２，１３のゲート間には、トランスファーゲー
トであるＣＭＯＳ８ｃとＮＭＯＳ８ｄのドレインとが直
列に接続され、第２のアナログスイッチ回路部を構成し
ている。ＣＭＯＳ８ｃのＰＭＯＳ側のゲートには反転さ
れたＤＮ信号が入力され、ＮＭＯＳ側のゲートにはＤＮ
信号が入力され、ＮＭＯＳ８ｄのゲートには反転された
ＤＮ信号が入力されるように構成されている。
【００２１】すなわち、本実施の形態においては、第１
および第２のカレントミラー回路のゲート間に、ＣＭＯ
Ｓ８ａおよびＰＭＯＳ８ｂからなる第１のアナログスイ
ッチ回路部並びにＣＭＯＳ８ｃおよびＮＭＯＳ８ｄから
なる第２のアナログスイッチ回路部とで構成されたアナ
ログスイッチ回路部８を挿入した点に特徴がある。
および第２のカレントミラー回路のゲート間に、ＣＭＯ
Ｓ８ａおよびＰＭＯＳ８ｂからなる第１のアナログスイ
ッチ回路部並びにＣＭＯＳ８ｃおよびＮＭＯＳ８ｄから
なる第２のアナログスイッチ回路部とで構成されたアナ
ログスイッチ回路部８を挿入した点に特徴がある。
【００２２】ここで、本実施の形態の動作について説明
する。ＵＰ，ＤＮ信号が何れも「Ｌ」レベルのときは、
ＣＭＯＳ８ａ，８ｃは共にオフ状態、ＰＭＯＳ８ｂおよ
びＮＭＯＳ８ｄは共にオン状態となり、ＰＭＯＳ９およ
びＮＭＯＳ１３の何れともオフ状態となる。そのため、
ＬＰＦへは何も出力されることはない。
する。ＵＰ，ＤＮ信号が何れも「Ｌ」レベルのときは、
ＣＭＯＳ８ａ，８ｃは共にオフ状態、ＰＭＯＳ８ｂおよ
びＮＭＯＳ８ｄは共にオン状態となり、ＰＭＯＳ９およ
びＮＭＯＳ１３の何れともオフ状態となる。そのため、
ＬＰＦへは何も出力されることはない。
【００２３】次に、ＵＰ信号が「Ｈ」レベルのときは、
ＣＭＯＳ８ａがオン状態となるとともに、ＰＭＯＳ８ｂ
はオフ状態となる。すると、カレントミラー回路を構成
するＰＭＯＳ７，９のゲート間が接続されるため、ＰＭ
ＯＳ７とＰＭＯＳ９のミラー比に応じた電流がＰＭＯＳ
９に流れるようになり、その電流はＬＰＦに供給され
る。
ＣＭＯＳ８ａがオン状態となるとともに、ＰＭＯＳ８ｂ
はオフ状態となる。すると、カレントミラー回路を構成
するＰＭＯＳ７，９のゲート間が接続されるため、ＰＭ
ＯＳ７とＰＭＯＳ９のミラー比に応じた電流がＰＭＯＳ
９に流れるようになり、その電流はＬＰＦに供給され
る。
【００２４】次に、ＤＮ信号が「Ｈ」レベルのときは、
ＣＭＯＳ８ｃがオン状態となるとともに、ＮＭＯＳ８ｄ
はオフ状態となる。すると、カレントミラー回路を構成
するＮＭＯＳ１２，１３のゲート間が接続されるため、
ＮＭＯＳ１２とＮＭＯＳ１３のミラー比に応じた電流が
ＮＭＯＳ１３に流れるようになり、その電流はＬＰＦか
ら吸い上げられる。
ＣＭＯＳ８ｃがオン状態となるとともに、ＮＭＯＳ８ｄ
はオフ状態となる。すると、カレントミラー回路を構成
するＮＭＯＳ１２，１３のゲート間が接続されるため、
ＮＭＯＳ１２とＮＭＯＳ１３のミラー比に応じた電流が
ＮＭＯＳ１３に流れるようになり、その電流はＬＰＦか
ら吸い上げられる。
【００２５】以上のように、本実施の形態においては、
ＰＭＯＳ９，ＮＭＯＳ１３がオン状態となってもＰＭＯ
Ｓ９，ＮＭＯＳ１３のソース側の電位が変化することが
ないため出力電流にオーバーシュートが発生することは
ない。
ＰＭＯＳ９，ＮＭＯＳ１３がオン状態となってもＰＭＯ
Ｓ９，ＮＭＯＳ１３のソース側の電位が変化することが
ないため出力電流にオーバーシュートが発生することは
ない。
【００２６】［第２の実施の形態］図２は、本発明の第
２の実施の形態を示す回路図である。同図において、図
１と同一または同等の構成には同一符号を付している。
本実施の形態ではＣＭＯＳ８ａ，８ｃの代わりに、それ
ぞれＰＭＯＳ８ｅ，ＮＭＯＳ８ｆを用いた点に特徴があ
る。
２の実施の形態を示す回路図である。同図において、図
１と同一または同等の構成には同一符号を付している。
本実施の形態ではＣＭＯＳ８ａ，８ｃの代わりに、それ
ぞれＰＭＯＳ８ｅ，ＮＭＯＳ８ｆを用いた点に特徴があ
る。
【００２７】本実施の形態の動作は、図１の場合と同様
であり以下のようになる。ＵＰ，ＤＮ信号が何れも
「Ｌ」レベルのときは、ＰＭＯＳ８ｅ，ＮＭＯＳ８ｆは
共にオフ状態、ＰＭＯＳ８ｂおよびＮＭＯＳ８ｄは共に
オン状態となり、ＰＭＯＳ９およびＮＭＯＳ１３の何れ
ともオフ状態となる。そのため、ＬＰＦへは何も出力さ
れることはない。
であり以下のようになる。ＵＰ，ＤＮ信号が何れも
「Ｌ」レベルのときは、ＰＭＯＳ８ｅ，ＮＭＯＳ８ｆは
共にオフ状態、ＰＭＯＳ８ｂおよびＮＭＯＳ８ｄは共に
オン状態となり、ＰＭＯＳ９およびＮＭＯＳ１３の何れ
ともオフ状態となる。そのため、ＬＰＦへは何も出力さ
れることはない。
【００２８】次に、ＵＰ信号が「Ｈ」レベルのときは、
ＰＭＯＳ８ｅがオン状態となるとともに、ＰＭＯＳ８ｂ
はオフ状態となる。すると、カレントミラー回路を構成
するＰＭＯＳ７，９のゲート間が接続されるため、ＰＭ
ＯＳ７とＰＭＯＳ９のミラー比に応じた電流がＰＭＯＳ
９に流れるようになり、その電流はＬＰＦに供給され
る。
ＰＭＯＳ８ｅがオン状態となるとともに、ＰＭＯＳ８ｂ
はオフ状態となる。すると、カレントミラー回路を構成
するＰＭＯＳ７，９のゲート間が接続されるため、ＰＭ
ＯＳ７とＰＭＯＳ９のミラー比に応じた電流がＰＭＯＳ
９に流れるようになり、その電流はＬＰＦに供給され
る。
【００２９】ＤＮ信号が「Ｈ」レベルのときは、ＮＭＯ
Ｓ８ｆがオン状態となるとともに、ＮＭＯＳ８ｄはオフ
状態となる。すると、カレントミラー回路を構成するＮ
ＭＯＳ１２，１３のゲート間が接続されるため、ＮＭＯ
Ｓ１２とＮＭＯＳ１３とのミラー比に応じた電流がＮＭ
ＯＳ１３に流れるようになり、その電流はＬＰＦから吸
い上げられる。
Ｓ８ｆがオン状態となるとともに、ＮＭＯＳ８ｄはオフ
状態となる。すると、カレントミラー回路を構成するＮ
ＭＯＳ１２，１３のゲート間が接続されるため、ＮＭＯ
Ｓ１２とＮＭＯＳ１３とのミラー比に応じた電流がＮＭ
ＯＳ１３に流れるようになり、その電流はＬＰＦから吸
い上げられる。
【００３０】以上のように、本実施の形態においては、
ＰＭＯＳ９，ＮＭＯＳ１３がオン状態となっても、ＰＭ
ＯＳ９，１３のソース側の電位が変化することはないた
め、出力電流にオーバーシュートが発生することはな
い。
ＰＭＯＳ９，ＮＭＯＳ１３がオン状態となっても、ＰＭ
ＯＳ９，１３のソース側の電位が変化することはないた
め、出力電流にオーバーシュートが発生することはな
い。
【００３１】［第３の実施の形態］図３は、本発明の第
３の実施の形態を示す回路図である。同図において、図
１と同一または同等の構成には同一符号を付している。
本実施の形態ではＣＭＯＳ８ａ，８ｃの代わりに、それ
ぞれＮＭＯＳ８ｇ，ＰＭＯＳ８ｈを用いた点に特徴があ
る。
３の実施の形態を示す回路図である。同図において、図
１と同一または同等の構成には同一符号を付している。
本実施の形態ではＣＭＯＳ８ａ，８ｃの代わりに、それ
ぞれＮＭＯＳ８ｇ，ＰＭＯＳ８ｈを用いた点に特徴があ
る。
【００３２】本実施の形態の動作は、図１の場合と同様
であり以下のようになる。ＵＰ，ＤＮ信号が何れも
「Ｌ」レベルのときは、ＮＭＯＳ８ｇ，ＰＭＯＳ８ｈは
共にオフ状態、ＰＭＯＳ８ｂおよびＮＭＯＳ８ｄは共に
オン状態となり、ＰＭＯＳ９およびＮＭＯＳ１３の何れ
ともオフ状態となる。そのため、ＬＰＦへは何も出力さ
れることはない。
であり以下のようになる。ＵＰ，ＤＮ信号が何れも
「Ｌ」レベルのときは、ＮＭＯＳ８ｇ，ＰＭＯＳ８ｈは
共にオフ状態、ＰＭＯＳ８ｂおよびＮＭＯＳ８ｄは共に
オン状態となり、ＰＭＯＳ９およびＮＭＯＳ１３の何れ
ともオフ状態となる。そのため、ＬＰＦへは何も出力さ
れることはない。
【００３３】次に、ＵＰ信号が「Ｈ」レベルのときは、
ＮＭＯＳ８ｇがオン状態となるとともに、ＰＭＯＳ８ｂ
はオフ状態となる。すると、カレントミラー回路を構成
するＰＭＯＳ７，９のゲート間が接続されるため、ＰＭ
ＯＳ７とＰＭＯＳ９のミラー比に応じた電流がＰＭＯＳ
９に流れるようになり、その電流はＬＰＦに供給され
る。
ＮＭＯＳ８ｇがオン状態となるとともに、ＰＭＯＳ８ｂ
はオフ状態となる。すると、カレントミラー回路を構成
するＰＭＯＳ７，９のゲート間が接続されるため、ＰＭ
ＯＳ７とＰＭＯＳ９のミラー比に応じた電流がＰＭＯＳ
９に流れるようになり、その電流はＬＰＦに供給され
る。
【００３４】次に、ＤＮ信号が「Ｈ」レベルのときは、
ＰＭＯＳ８ｈはオン状態となるとともにＰＭＯＳ８ｄは
オフ状態となる。すると、カレントミラー回路を構成す
るＮＭＯＳ１２，１３のゲート間が接続されるため、Ｎ
ＭＯＳ１２とＮＭＯＳ１３のミラー比に応じた電流がＮ
ＭＯＳ１３に流れるようになり、その電流は吸い上げら
れる。
ＰＭＯＳ８ｈはオン状態となるとともにＰＭＯＳ８ｄは
オフ状態となる。すると、カレントミラー回路を構成す
るＮＭＯＳ１２，１３のゲート間が接続されるため、Ｎ
ＭＯＳ１２とＮＭＯＳ１３のミラー比に応じた電流がＮ
ＭＯＳ１３に流れるようになり、その電流は吸い上げら
れる。
【００３５】以上のように、本実施の形態においては、
ＰＭＯＳ９，ＮＭＯＳ１３がオン状態となっても、ＰＭ
ＯＳ９，ＮＭＯＳ１３のソース側の電位が変化すること
はないため、出力電流にオーバーシュートが発生するこ
とはない。
ＰＭＯＳ９，ＮＭＯＳ１３がオン状態となっても、ＰＭ
ＯＳ９，ＮＭＯＳ１３のソース側の電位が変化すること
はないため、出力電流にオーバーシュートが発生するこ
とはない。
【００３６】［第４の実施の形態］図４は、本発明の第
４の実施の形態を示す回路図である。同図において、図
１と同一または同等の構成には同一符号を付している。
本実施の形態ではＣＭＯＳ８ａ，８ｃのカレントミラー
回路の前段側（図４の節点Ａ，Ｂ）に、それぞれコンデ
ンサ８ｉ，８ｊを設けた点に特徴がある。このようにす
ることにより、ＰＭＯＳ９およびＮＭＯＳ１３のオン／
オフを繰り返しても、節点Ａ，Ｂにおける電位が変動し
にくいという利点がある。また、本実施の形態の動作は
図１の場合と同様である。
４の実施の形態を示す回路図である。同図において、図
１と同一または同等の構成には同一符号を付している。
本実施の形態ではＣＭＯＳ８ａ，８ｃのカレントミラー
回路の前段側（図４の節点Ａ，Ｂ）に、それぞれコンデ
ンサ８ｉ，８ｊを設けた点に特徴がある。このようにす
ることにより、ＰＭＯＳ９およびＮＭＯＳ１３のオン／
オフを繰り返しても、節点Ａ，Ｂにおける電位が変動し
にくいという利点がある。また、本実施の形態の動作は
図１の場合と同様である。
【００３７】なお、本実施の形態で使用するコンデンサ
の容量は、図１０の場合ほど大きなものは必要とせず、
その１／３程度以下のもので十分である。したがって、
チップ上のレイアウト面積に占めるコンデンサの割合
は、図１０の場合よりも小さく、実用上十分許容範囲内
にあるものと考えられる。また、図２，３および後述の
図５の構成に同様のコンデンサを設けてやれば、同様の
効果が得られることは明らかである。
の容量は、図１０の場合ほど大きなものは必要とせず、
その１／３程度以下のもので十分である。したがって、
チップ上のレイアウト面積に占めるコンデンサの割合
は、図１０の場合よりも小さく、実用上十分許容範囲内
にあるものと考えられる。また、図２，３および後述の
図５の構成に同様のコンデンサを設けてやれば、同様の
効果が得られることは明らかである。
【００３８】［第５の実施の形態］図５は、本発明の第
５の実施の形態を示す回路図である。同図において、図
１と同一または同等の構成には同一符号を付している。
本実施の形態は入力されたＵＰ，ＤＮ信号に対して、Ｐ
ＭＯＳ９，ＮＭＯＳ１３とは逆相で動作するダミートラ
ンジスタ１４，１５を設けた点に特徴があり、ダミート
ランジスタ１４，１５を設けることにより、ＰＭＯＳ９
およびＮＭＯＳ１３間のフィールドスルーのノイズを低
減することができる。
５の実施の形態を示す回路図である。同図において、図
１と同一または同等の構成には同一符号を付している。
本実施の形態は入力されたＵＰ，ＤＮ信号に対して、Ｐ
ＭＯＳ９，ＮＭＯＳ１３とは逆相で動作するダミートラ
ンジスタ１４，１５を設けた点に特徴があり、ダミート
ランジスタ１４，１５を設けることにより、ＰＭＯＳ９
およびＮＭＯＳ１３間のフィールドスルーのノイズを低
減することができる。
【００３９】同図に示すように、本実施の形態は図１と
同様の定電流源１０，１１を備え、ＰＭＯＳ９とＬＰＦ
との間にはＰＭＯＳからなるダミートランジスタ１４を
設け、さらにはこのダミートランジスタ１４を駆動する
ためＣＭＯＳ８ｋおよびＰＭＯＳ８ｌのドレインを、定
電流源１０とダミートランジスタ１４のゲート間に直列
に接続している。
同様の定電流源１０，１１を備え、ＰＭＯＳ９とＬＰＦ
との間にはＰＭＯＳからなるダミートランジスタ１４を
設け、さらにはこのダミートランジスタ１４を駆動する
ためＣＭＯＳ８ｋおよびＰＭＯＳ８ｌのドレインを、定
電流源１０とダミートランジスタ１４のゲート間に直列
に接続している。
【００４０】同様に、ＮＭＯＳ１３とＬＰＦとの間には
ＮＭＯＳからなるダミートランジスタ１５を設け、さら
にはこのダミートランジスタ１５を駆動するためのＣＭ
ＯＳ８ｍおよびＮＭＯＳ８ｎのドレインを、定電流源１
１とダミートランジスタ１５のゲート間に直列に接続し
ている。
ＮＭＯＳからなるダミートランジスタ１５を設け、さら
にはこのダミートランジスタ１５を駆動するためのＣＭ
ＯＳ８ｍおよびＮＭＯＳ８ｎのドレインを、定電流源１
１とダミートランジスタ１５のゲート間に直列に接続し
ている。
【００４１】なお、ダミートランジスタ１４，１５のゲ
ート面積は、それぞれＰＭＯＳ９，ＮＭＯＳ１３の約半
分である。また、ダミートランジスタ１４，１５を逆相
の信号で動作させることにより、ＰＭＯＳ９およびＮＭ
ＯＳ１３間のフィールドスルーのノイズを低減すること
ができる。また、図２，３，４の構成に同様のダミート
ランジスタを設けてやれば、同様の効果が得られること
は明らかである。
ート面積は、それぞれＰＭＯＳ９，ＮＭＯＳ１３の約半
分である。また、ダミートランジスタ１４，１５を逆相
の信号で動作させることにより、ＰＭＯＳ９およびＮＭ
ＯＳ１３間のフィールドスルーのノイズを低減すること
ができる。また、図２，３，４の構成に同様のダミート
ランジスタを設けてやれば、同様の効果が得られること
は明らかである。
【００４２】
【発明の効果】以上説明したとおり本発明は、スイッチ
に発生した寄生容量による電流を、オペアンプを用いる
ことなく低減することができる。すなわち、本発明は位
相補償用のコンデンサを設ける必要がないため、チップ
上におけるレイアウト面積を従来よりも小さくすること
ができる。
に発生した寄生容量による電流を、オペアンプを用いる
ことなく低減することができる。すなわち、本発明は位
相補償用のコンデンサを設ける必要がないため、チップ
上におけるレイアウト面積を従来よりも小さくすること
ができる。
【図１】 本発明の第１の実施の形態を示す回路図であ
る。
る。
【図２】 本発明の第２の実施の形態を示す回路図であ
る。
る。
【図３】 本発明の第３の実施の形態を示す回路図であ
る。
る。
【図４】 本発明の第４の実施の形態を示す回路図であ
る。
る。
【図５】 本発明の第５の実施の形態を示す回路図であ
る。
る。
【図６】 図１に係るチャージポンプ回路の出力電流を
示す波形図である。
示す波形図である。
【図７】 一般的なＰＬＬを示すブロック図である。
【図８】 従来例を示す回路図である。
【図９】 図８に係るチャージポンプ回路の出力電流を
示す波形図である。
示す波形図である。
【図１０】 従来例を示す回路図である。
１…ＰＬＬ、２…位相周波数比較器（ＰＤ）、３…イン
バータ、４…チャージポンプ回路、５…ＬＰＦ、６…電
圧制御発振器（ＶＣＯ）、６ａ…分周器、７，９，８ｂ
…ＰＭＯＳ、８…アナログスイッチ回路部、８ａ，８ｃ
…ＣＭＯＳ、８ｄ，１２，１３…ＮＭＯＳ、１０，１１
…定電流源。
バータ、４…チャージポンプ回路、５…ＬＰＦ、６…電
圧制御発振器（ＶＣＯ）、６ａ…分周器、７，９，８ｂ
…ＰＭＯＳ、８…アナログスイッチ回路部、８ａ，８ｃ
…ＣＭＯＳ、８ｄ，１２，１３…ＮＭＯＳ、１０，１１
…定電流源。
Claims (7)
- 【請求項１】 前段に接続された位相周波数比較器の出
力パルスに応じて、後段に接続されたフィルタ回路部に
電流を供給するＰＬＬのチャージポンプ回路において、 前記フィルタ回路部に接続された第１のカレントミラー
回路と、 前記フィルタ回路部に接続された第２のカレントミラー
回路と、 前記第１のカレントミラー回路のゲート間に接続された
第１のアナログスイッチ回路部と、 前記第２のカレントミラー回路のゲート間に接続された
第２のアナログスイッチ回路部とを備えたことを特徴と
するＰＬＬのチャージポンプ回路。 - 【請求項２】 請求項１において、 前記第１および第２のアナログスイッチ回路部は、それ
ぞれＭＯＳＦＥＴによって構成されていることを特徴と
するＰＬＬのチャージポンプ回路。 - 【請求項３】 請求項２において、 前記第１のアナログスイッチ回路部は、前記第１のカレ
ントミラー回路の前段に接続されかつＣＭＯＳからなる
トランスファーゲートと、このトランスファーゲートに
ドレインが接続されかつこのドレインが前記第１のカレ
ントミラー回路の後段に接続されたＰＭＯＳとで構成さ
れ、 前記第２のアナログスイッチ回路は、前記第２のカレン
トミラー回路の前段に接続されかつＣＭＯＳからなるト
ランスファーゲートと、このトランスファーゲートにド
レインが接続されかつこのドレインが前記第２のカレン
トミラー回路の後段に接続されたＮＭＯＳとで構成され
ていることを特徴とするＰＬＬのチャージポンプ回路。 - 【請求項４】 請求項２において、 前記第１のアナログスイッチ回路部は、前記第１のカレ
ントミラー回路の前段にドレインの接続されたＰＭＯＳ
と、このＰＭＯＳのソースにドレインが接続されかつこ
のドレインが前記第１のカレントミラー回路の後段に接
続されたＰＭＯＳとで構成され、 前記第２のアナログスイッチ回路部は、前記第２のカレ
ントミラー回路の前段にドレインの接続されたＮＭＯＳ
と、このＮＭＯＳのソースにドレインが接続されかつこ
のドレインが前記第２のカレントミラー回路の後段に接
続されたＮＭＯＳとで構成されていることを特徴とする
ＰＬＬのチャージポンプ回路。 - 【請求項５】 請求項２において、 前記第１のアナログスイッチ回路部は、前記第１のカレ
ントミラー回路の前段にドレインの接続されたＮＭＯＳ
と、このＮＭＯＳのソースにドレインが接続されかつこ
のドレインが前記第１のカレントミラー回路の後段に接
続されたＰＭＯＳとで構成され、 前記第２のアナログスイッチ回路部は、前記第２のカレ
ントミラー回路の前段にドレインの接続されたＰＭＯＳ
と、このＰＭＯＳのソースにドレインが接続されかつこ
のドレインが前記第２のカレントミラー回路の後段に接
続されたＮＭＯＳとで構成されていることを特徴とする
ＰＬＬのチャージポンプ回路。 - 【請求項６】 請求項１において、 前記第１のカレントミラー回路の後段と前記フィルタ回
路部との間に設けられかつ前記第１のアナログスイッチ
回路部とは逆相で動作する第１のダミートランジスタ
と、 前記第２のカレントミラー回路の後段と前記フィルタ回
路部との間に設けられかつ前記第２のアナログスイッチ
回路部とは逆相で動作する第２のダミートランジスタと
を備えたことを特徴とするＰＬＬのチャージポンプ回
路。 - 【請求項７】 請求項３または請求項４または請求項６
の何れか一項において、 前記各トランスファーゲートは、前記カレントミラー回
路の前段側に、それぞれコンデンサを備えたことを特徴
とするＰＬＬのチャージポンプ回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10079787A JPH11274920A (ja) | 1998-03-26 | 1998-03-26 | Ｐｌｌのチャージポンプ回路 |
| TW088104120A TW569542B (en) | 1998-03-26 | 1999-03-17 | Charging pump circuit of phase lock loop |
| KR10-1999-0010236A KR100499960B1 (ko) | 1998-03-26 | 1999-03-25 | 위상 동기 루프의 챠지 펌프 회로 |
| EP99105136A EP0945986B1 (en) | 1998-03-26 | 1999-03-26 | Charge pump circuit for PLL |
| DE69925661T DE69925661T2 (de) | 1998-03-26 | 1999-03-26 | Ladungspumpenschaltung für eine Phasenregelschleife |
| CN99104400A CN1132314C (zh) | 1998-03-26 | 1999-03-26 | 锁相环的电荷泵电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10079787A JPH11274920A (ja) | 1998-03-26 | 1998-03-26 | Ｐｌｌのチャージポンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11274920A true JPH11274920A (ja) | 1999-10-08 |
Family
ID=13699935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10079787A Pending JPH11274920A (ja) | 1998-03-26 | 1998-03-26 | Ｐｌｌのチャージポンプ回路 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP0945986B1 (ja) |
| JP (1) | JPH11274920A (ja) |
| KR (1) | KR100499960B1 (ja) |
| CN (1) | CN1132314C (ja) |
| DE (1) | DE69925661T2 (ja) |
| TW (1) | TW569542B (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007295561A (ja) * | 2006-04-19 | 2007-11-08 | Xignal Technologies Ag | フェーズロックループ用制御可能な電流源 |
| KR100794695B1 (ko) * | 2001-12-29 | 2008-01-14 | 매그나칩 반도체 유한회사 | 차지 펌프 회로 |
| KR100948696B1 (ko) * | 2002-07-12 | 2010-03-22 | 매그나칩 반도체 유한회사 | 차지 펌프 회로 |
| JP2012009993A (ja) * | 2010-06-23 | 2012-01-12 | Fuji Electric Co Ltd | チャージポンプ回路 |
| JP2017195456A (ja) * | 2016-04-19 | 2017-10-26 | ザインエレクトロニクス株式会社 | Ｐｌｌ周波数シンセサイザ |
| US10819356B2 (en) | 2017-05-24 | 2020-10-27 | Thine Electronics, Inc. | PLL frequency synthesizer |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL1015386C2 (nl) | 2000-06-06 | 2001-12-28 | Ericsson Telefon Ab L M | Fasevergrendelcircuit. |
| US7151413B2 (en) * | 2004-12-02 | 2006-12-19 | Via Technologies Inc. | Low noise charge pump for PLL-based frequence synthesis |
| US7170322B2 (en) * | 2005-05-28 | 2007-01-30 | Motorola, Inc. | System and method for reducing transient response in a fractional N phase lock loop |
| CN101267205B (zh) * | 2008-04-24 | 2011-07-20 | 无锡紫芯集成电路***有限公司 | 一种电流可调的电荷泵电路 |
| CN101610082B (zh) * | 2009-07-16 | 2011-12-07 | 哈尔滨工业大学 | 应用于锁相环中的源极开关型电荷泵 |
| KR101401776B1 (ko) * | 2012-10-08 | 2014-06-02 | 강원대학교산학협력단 | Ｌｅｄ 구동 장치 |
| CN103887966B (zh) * | 2014-03-24 | 2017-06-20 | 华为技术有限公司 | 电荷泵的实现电路 |
| CN103957004A (zh) * | 2014-04-16 | 2014-07-30 | 中科芯集成电路股份有限公司 | 一种应用于直接发射机的锁相环环路滤波器电路 |
| US9490696B2 (en) | 2015-02-09 | 2016-11-08 | Qualcomm Incorporated | Charge pump with switching gate bias |
| CN107317580B (zh) * | 2017-07-03 | 2020-09-15 | 中国科学院上海高等研究院 | 一种高稳定性振荡器电路及其实现方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8329511D0 (en) * | 1983-11-04 | 1983-12-07 | Inmos Ltd | Timing apparatus |
| US4792705A (en) * | 1986-03-14 | 1988-12-20 | Western Digital Corporation | Fast switching charge pump |
| US5164889A (en) * | 1991-10-10 | 1992-11-17 | Samsung Semiconductor, Inc. | Gate multiplexed low noise charge pump |
| US5473283A (en) * | 1994-11-07 | 1995-12-05 | National Semiconductor Corporation | Cascode switched charge pump circuit |
| JP3407493B2 (ja) * | 1995-08-22 | 2003-05-19 | 三菱電機株式会社 | チャージポンプ回路およびｐｌｌ回路 |
| US5818287A (en) * | 1996-06-20 | 1998-10-06 | Ati Technologies Inc. | Gate-switching charge-pump implemented inside a phase locked loop |
-
1998
- 1998-03-26 JP JP10079787A patent/JPH11274920A/ja active Pending
-
1999
- 1999-03-17 TW TW088104120A patent/TW569542B/zh not_active IP Right Cessation
- 1999-03-25 KR KR10-1999-0010236A patent/KR100499960B1/ko not_active IP Right Cessation
- 1999-03-26 DE DE69925661T patent/DE69925661T2/de not_active Expired - Fee Related
- 1999-03-26 EP EP99105136A patent/EP0945986B1/en not_active Expired - Lifetime
- 1999-03-26 CN CN99104400A patent/CN1132314C/zh not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100794695B1 (ko) * | 2001-12-29 | 2008-01-14 | 매그나칩 반도체 유한회사 | 차지 펌프 회로 |
| KR100948696B1 (ko) * | 2002-07-12 | 2010-03-22 | 매그나칩 반도체 유한회사 | 차지 펌프 회로 |
| JP2007295561A (ja) * | 2006-04-19 | 2007-11-08 | Xignal Technologies Ag | フェーズロックループ用制御可能な電流源 |
| JP2012009993A (ja) * | 2010-06-23 | 2012-01-12 | Fuji Electric Co Ltd | チャージポンプ回路 |
| JP2017195456A (ja) * | 2016-04-19 | 2017-10-26 | ザインエレクトロニクス株式会社 | Ｐｌｌ周波数シンセサイザ |
| US10819356B2 (en) | 2017-05-24 | 2020-10-27 | Thine Electronics, Inc. | PLL frequency synthesizer |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0945986B1 (en) | 2005-06-08 |
| KR100499960B1 (ko) | 2005-07-11 |
| CN1132314C (zh) | 2003-12-24 |
| KR19990078246A (ko) | 1999-10-25 |
| CN1236225A (zh) | 1999-11-24 |
| DE69925661D1 (de) | 2005-07-14 |
| EP0945986A2 (en) | 1999-09-29 |
| DE69925661T2 (de) | 2006-03-16 |
| TW569542B (en) | 2004-01-01 |
| EP0945986A3 (en) | 1999-12-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6255872B1 (en) | Charge pump circuit for PLL | |
| JPH11274920A (ja) | Ｐｌｌのチャージポンプ回路 | |
| US6320435B1 (en) | PLL circuit which can reduce phase offset without increase in operation voltage | |
| EP0798862B1 (en) | Charge pump circuit for use in a phase locked loop | |
| US5057702A (en) | Duty radio control circuit apparatus | |
| US7271619B2 (en) | Charge pump circuit reducing noise and charge error and PLL circuit using the same | |
| US20050190002A1 (en) | Voltage-controlled oscillator, radio communication apparatus and voltage-controlled oscillation method | |
| KR100422578B1 (ko) | 지터 감소된 차지 펌프 회로 | |
| JP2000269808A (ja) | Ｐｌｌ回路 | |
| JP2002111449A (ja) | 電圧制御発振回路およびそれを備える位相同期ループ回路 | |
| EP0738438A1 (en) | Cascode switched charge pump circuit | |
| KR100398860B1 (ko) | 스위칭 노이즈를 억제할 수 있는 반도체장치,전하펌프회로 및 ｐｌｌ 회로 | |
| JP4282792B2 (ja) | 出力段、チャージポンプ、復調器及び無線電話デバイス | |
| US5374904A (en) | Phase-locked-loop circuit having adjustable reference clock signal frequency and filter capacitance compensation | |
| EP2005592B1 (en) | Differing charge pump currents for integrated pll filter | |
| US5663686A (en) | Charge pump circuit and phase locked loop circuit using the charge pump circuit | |
| US5774007A (en) | Clock distributing apparatus having V/I and I/V converters | |
| US20070296511A1 (en) | Digital adjustment of an oscillator | |
| JPH10107625A (ja) | 位相ロックドループ | |
| EP1466405A1 (en) | A dual steered frequency synthesizer | |
| EP1351396B1 (en) | Charge pump phase locked loop | |
| US7642867B2 (en) | Simple technique for reduction of gain in a voltage controlled oscillator | |
| US6320458B1 (en) | Integrated structure with an analog unit supplied by an external supply voltage by means of a low-pass filter and driving elements | |
| US7449973B2 (en) | Semiconductor circuit for reducing flicker noise | |
| EP1638202A1 (en) | Oscillator with controlled current source |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040108 |