JP2006287163A - 半導体集積回路 - Google Patents
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Abstract
【解決手段】 遅延回路8による遅延時間DL1とクロックツリー11による遅延時間DL11との和が、遅延回路9による遅延時間DL2とクロックツリー12による遅延時間DL12との和と等しくなるように、遅延回路8,9の遅延時間DL1,DL2が調整される。このように、予め任意に遅延時間をプログラムすることができるプログラマブル遅延回路8,9を設けたことによって、機能ブロック3,4に供給される内部電源電圧V1,V2の差が大きい場合でも、機能ブロック3,4間のクロックスキューを低減することができる。したがって、低消費電力の半導体集積回路において、クロックスキューを低減することができ、動作マージンを十分に確保することが可能になる。
【選択図】 図1
Description
図1は、この発明の実施の形態1による大規模集積回路1の概略構成を示すブロック図である。図1において、この大規模集積回路1は、1つの半導体チップ上に電圧供給部2と、機能ブロック3,4と、クロック発生回路5と、バッファ回路6,7と、遅延回路8,9とを備える。機能ブロック3,4は、それぞれクロックツリー11,12を含む。
図6は、この発明の実施の形態1の変更例による遅延回路の構成を示す回路ブロック図である。図6において、この遅延回路は、バッファ回路61〜63と、セレクタ64とを含む。
図7は、この発明の実施の形態1の他の変更例による機能ブロック3,4の要部の構成を示すブロック図であって、図4と対比される図である。図7を参照して、図4と異なる点は、機能ブロック3と機能ブロック4との間にレベルシフタ71が追加されている点である。図7において、レベルシフタ71は、論理ゲート42からのデータ信号DSの電圧レベルを変換して論理ゲート43に与える。具体的には、データ信号DSの電圧振幅をV1からV2に変換する。
Claims (3)
- 半導体集積回路であって、
互いに異なる第1および第2の電源電圧を供給する電圧供給部、
第1および第2のクロック信号を生成するクロック発生回路、
前記第1のクロック信号を予め設定された第1の遅延時間だけ遅延させて出力する第1の遅延回路、
前記第2のクロック信号を予め設定された第2の遅延時間だけ遅延させて出力する第2の遅延回路、
前記第1の電源電圧によって駆動され、前記第1の遅延回路からのクロック信号を第3の遅延時間だけ遅延させる第1のクロックツリーと、前記第1のクロックツリーによって遅延されたクロック信号に同期して動作し、データ信号を送信する第1の論理回路とを含む第1の機能ブロック、および
前記第2の電源電圧によって駆動され、前記第2の遅延回路からのクロック信号を第4の遅延時間だけ遅延させる第2のクロックツリーと、前記第2のクロックツリーによって遅延されたクロック信号に同期して動作し、前記第1の論理回路から送信されたデータ信号を受ける第2の論理回路とを含む第2の機能ブロックを備え、
前記第1の遅延時間と前記第3の遅延時間の和と、前記第2の遅延時間と前記第4の遅延時間の和とが等しくなるように、前記第1および第2の遅延時間が予め設定される、半導体集積回路。 - 前記第1および第2の遅延回路は、それぞれ前記第1および第2の遅延時間を予め任意にプログラムすることが可能なプログラマブル遅延回路である、請求項1に記載の半導体集積回路。
- さらに、前記第1の論理回路から送信されたデータ信号の電圧レベルを変換して前記第2の論理回路に与えるレベルシフタを備える、請求項1または請求項2に記載の半導体集積回路。
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JP2005108730A JP2006287163A (ja) | 2005-04-05 | 2005-04-05 | 半導体集積回路 |
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- 2005-04-05 JP JP2005108730A patent/JP2006287163A/ja active Pending
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