KR100919378B1 - Metal wiring in a semiconductor device and method of forming the same - Google Patents

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Abstract

본 발명은 반도체 소자의 금속 배선 및 이의 형성 방법에 관한 것으로, 다마신 패턴의 전체 표면에 형성된 장벽 금속(Barrier metal)층의 표면에 얇은 산화막을 형성한 상태에서 전체 상부에 합금 시드층을 형성하고 순차적으로 듀얼 다마신 패턴을 금속층으로 매립한 후 열처리를 통해 장벽 금속층과 금속층의 계면에 안정된 산화막을 형성함과 동시에, 금속 배선 상부에 절연 장벽(Dielectric barrier)층을 형성하는 과정에서 금속 내부에 과포화되어 있던 불순물들이 표면으로 확산되어 금속 배선과 절연 장벽층의 계면에 안정된 산화막이 형성되도록 함으로써, EM(Electro Migration) 특성을 향상시키고 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법이 개시된다. The present invention relates to a metal wiring of a semiconductor device and a method of forming the same, wherein an alloy seed layer is formed over the entire surface of the barrier metal layer formed on the entire surface of the damascene pattern. Subsequently, the dual damascene pattern is buried in a metal layer, and then a heat treatment forms a stable oxide film at an interface between the barrier metal layer and the metal layer, and at the same time, a supersaturation inside the metal in the process of forming a dielectric barrier layer on the upper portion of the metal wiring. The method of forming a metal wiring of a semiconductor device capable of improving EM (Electro Migration) characteristics and improving the electrical characteristics of the device by forming a stable oxide film at the interface between the metal wiring and the insulating barrier layer by diffusion of the impurities to the surface. Is initiated.

금속 배선, EM 특성, 계면 특성, 계면 산화막Metal wiring, EM characteristic, interface characteristic, interfacial oxide film

Description

반도체 소자의 금속 배선 및 이의 형성 방법{Metal wiring in a semiconductor device and method of forming the same}Metal wiring in a semiconductor device and method of forming the same

도 1a 내지 도 1j는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도들이다.
1A to 1J are cross-sectional views of devices for describing a method for forming metal wires in a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

101 : 기판 102 : 하부 층간 절연막101 substrate 102 lower interlayer insulating film

103 : 하부 금속 배선 104 : 절연 장벽층103 lower metal wiring 104 insulation barrier layer

105 : 상부 층간 절연막 106 : 콘택홀105: upper interlayer insulating film 106: contact hole

107 : 금속 장벽층 108 : 산화막107 metal barrier layer 108 oxide film

108a : 열처리 산화막 109 : 합금 시드층108a: heat treatment oxide film 109: alloy seed layer

110 : 금속층 111 : 금속 배선110: metal layer 111: metal wiring

112 : 절연 장벽층 113 : 산화막
112: insulation barrier layer 113: oxide film

본 발명은 반도체 소자의 금속 배선 및 이의 형성 방법에 관한 것으로, 특히 금속 배선을 포함한 금속 배선의 EM(Electro Migration) 특성을 향상시킬 수 있는 반도체 소자의 금속 배선 및 이의 형성 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a metal wiring of a semiconductor device and a method of forming the same, and more particularly, to a metal wiring of a semiconductor device and a method of forming the same, which can improve EM (Electro Migration) characteristics of a metal wiring including a metal wiring.

반도체 소자의 금속 배선으로는 알루미늄이나 구리가 많이 사용되고 있다. As metal wiring of a semiconductor element, aluminum and copper are used a lot.

이중에서도 알루미늄은 표면에 매우 안정된 산화막이 형성되기 때문에 소자 구동 시 다량의 전자 이동에 의한 원자의 이동이 주로 그레인 바운더리(Grain boundary)를 따라 진행된다. 따라서, 그레인 바운더리를 줄이면 우수한 EM(Electro Migration) 특성을 기대할 수 있었다. Among them, aluminum has a very stable oxide film formed on its surface, so that the movement of atoms due to the large amount of electron movement during the driving of the device mainly proceeds along the grain boundary. Therefore, it was possible to expect excellent EM (Electro Migration) characteristics by reducing the grain boundary.

그럼에도 불구하고 알루미늄(Al) 대신에 구리(Cu)를 사용하는 이유는 구리의 낮은 비저항, RC 지연(Delay) 감소, 우수한 EM 특성 때문이다. 여기서, 배선 폭이 점차 줄어듦에 따라 배선의 신뢰성을 평가함에 있어서 EM 특성이 매우 중요한 요소로 작용을 한다. Nevertheless, the use of copper (Cu) instead of aluminum (Al) is due to the low resistivity of copper, the reduction of RC delay, and the excellent EM properties. Here, as the wiring width gradually decreases, the EM characteristic plays a very important factor in evaluating the reliability of the wiring.

구리는 융점이 약 1085℃로 높기 때문에, 초기에는 구리의 EM 특성이 우수할 것으로 예상되었다. 하지만, 실제 공정에서는 상반된 특성을 보이는 것으로 알려져 있다. 즉, 구리의 경우에는 표면에 안정된 사화막이 형성되지 않기 때문에 구리와 절연 장벽층(Dielectric barrier) 또는 구리와 금속 장벽층의 계면 특성이 매우 취약하다. 이러한 이유로, 그레인 바운더리 수를 줄이는 것만으로는 구리의 EM 특성을 향상시킬 수 없다. Since copper has a high melting point of about 1085 ° C., it was initially expected that the EM properties of copper would be excellent. However, in the actual process it is known to show the opposite characteristics. That is, in the case of copper, since a stable tetram film is not formed on the surface, the interfacial characteristics of copper and dielectric barrier or copper and metal barrier layer are very weak. For this reason, reducing the number of grain boundaries alone does not improve the EM properties of copper.                         

따라서, 구리의 EM 특성을 향상시키기 위해서는 그레인 바운더리의 수를 줄이는 것보다는 원자 이동의 주요 경로(Path)가 되는 구리와 장벽(Barrier)층 간의 계면을 강화시키는데 초점을 맞추어야 한다. 이를 위하여, 구리에 다양한 원소를 첨가하여 열처리하는 방법을 통해 구리의 EM 특성을 향상시키는 방법이 연구되고 있다. Thus, to improve the EM properties of copper, rather than reducing the number of grain boundaries, the focus should be on strengthening the interface between copper and the barrier layer, which is the main path of atomic transport. To this end, a method of improving the EM characteristics of copper through the heat treatment by adding various elements to the copper has been studied.

그중에서, 마그네슘(Mg)은 구리의 비저항을 증가시키기 않으면서 열처리시 표면으로 확산되어 안정된 산화막을 형성하기 때문에 구리의 EM 특성을 향상시킬 수 있다고 알려져 있다. 하지만, 실제 공정에 적용하기 위해서는 마그네슘뿐만 아니라 구리의 EM 특성을 향상시키기 위한 불순물 원소를 효과적으로 균일하게 첨가하는 방법과 함께, 이를 구리와 장벽층의 계면으로 효과적으로 확산시킬 수 있는 방법이 개발되어야 한다. Among them, magnesium (Mg) is known to improve the EM characteristics of copper because it diffuses to the surface during heat treatment to form a stable oxide film without increasing the specific resistance of copper. However, in order to apply to an actual process, a method of effectively and uniformly adding not only magnesium but also impurity elements for improving EM characteristics of copper, and a method of effectively diffusing them to the interface between copper and the barrier layer should be developed.

이러한 문제점은, 구리뿐만 아니라, 다른 어떠한 합금 배선에서도 발생될 수 있다.
This problem can occur not only with copper, but with any other alloy wiring.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 다마신 패턴의 전체 표면에 형성된 장벽 금속(Barrier metal)층의 표면에 얇은 산화막을 형성한 상태에서 전체 상부에 합금 시드층을 형성하고 순차적으로 듀얼 다마신 패턴을 금속층으로 매립한 후 열처리를 통해 장벽 금속층과 금속층의 계면에 안정된 산화막을 형성함과 동시에, 금속 배선 상부에 절연 장벽(Dielectric barrier)층을 형성하는 과정에 서 금속 내부에 과포화되어 있던 불순물들이 표면으로 확산되어 금속 배선과 절연 장벽층의 계면에 안정된 산화막이 형성되도록 함으로써, EM(Electro Migration) 특성을 향상시키고 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
Therefore, in order to solve the above problems, the alloy seed layer is formed on the entire upper portion of the barrier metal layer formed on the entire surface of the damascene pattern and the dual layer is sequentially formed. Impurities that have been supersaturated inside the metal in the process of forming a stable oxide film at the interface between the barrier metal layer and the metal layer through the heat treatment after filling the drank pattern with the metal layer and forming a dielectric barrier layer on the upper part of the metal wiring. By diffusing to the surface to form a stable oxide film at the interface between the metal wiring and the insulating barrier layer, to provide a method for forming a metal wiring of the semiconductor device that can improve the EM (electro migration) characteristics and improve the electrical characteristics of the device. There is a purpose.

본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 층간 절연막에 콘택홀이 형성되어 하부 구조의 소정 영역이 노출되는 반도체 기판이 제공되는 단계와, 전체 상부 표면에 장벽 금속층을 형성하는 단계와, 상기 장벽 금속층의 표면에 산화막을 형성하는 단계와, 전체 상부 표면에 합금 시드층을 형성하는 단계와, 상기 콘택홀이 매립되도록 전체 상부에 금속층을 형성하는 단계와, 열처리 공정으로 상기 합금 시드층 및 상기 장벽 금속층 사이에 제1 금속 산화막을 형성하는 단계와, 화학적 기계적 연마 공정으로 상기 층간 절연막을 노출하여 금속 배선을 형성하는 단계 및 상기 금속 배선을 포함한 상기 층간 절연막 상부에 절연 장벽층을 형성하면서 상기 금속 배선과 상기 절연 장벽층의 계면에 제2 금속 산화막이 형성되는 단계를 포함한다. According to an aspect of the present invention, there is provided a method of forming a metal wiring of a semiconductor device, the method including: forming a contact hole in an interlayer insulating layer to expose a predetermined region of a lower structure; forming a barrier metal layer on an entire upper surface thereof; Forming an oxide film on the surface of the metal layer, forming an alloy seed layer on the entire upper surface, forming a metal layer on the entire upper portion such that the contact hole is filled, and heat treating the alloy seed layer and the barrier. Forming a first metal oxide film between the metal layers, exposing the interlayer insulating film by a chemical mechanical polishing process, forming a metal wiring, and forming an insulating barrier layer on the interlayer insulating film including the metal wiring. And forming a second metal oxide film at an interface between the insulating barrier layer and the insulating barrier layer.

상기에서, 산화막은 온도가 0 내지 100℃이고, 습도가 10 내지 80%인 대기 중에 1초 내지 10시간 동안 노출시켜 형성하거나, 250 내지 500℃의 온도에서 1초 내지 20분 동안 급속 열처리 공정으로 열처리를 실시하여 형성할 수 있다. 또한, 산화막은 장벽 금속층을 형성한 챔버에서 Ar, O2, H2, NH3 또는 이들의 혼합 기체를 바로 공급하면서 인-시투 열처리로 형성할 수도 있다.In the above, the oxide film is formed by exposing for 1 second to 10 hours in an atmosphere having a temperature of 0 to 100 ° C. and a humidity of 10 to 80%, or in a rapid heat treatment process for 1 second to 20 minutes at a temperature of 250 to 500 ° C. It can be formed by performing heat treatment. In addition, the oxide film may be formed by in-situ heat treatment while directly supplying Ar, O 2 , H 2 , NH 3, or a mixture of these in the chamber in which the barrier metal layer is formed.

한편, 산화막을 형성한 후 합금 시드층을 형성하기 전에, 콘택홀 저면의 하 부 구조 상에 형성된 장벽 금속층을 선택적으로 제거할 수 있다. 이때, 장벽 금속층은 PVD 모듈에서 리스퍼터링 방법으로 제거하며, 리스퍼터링 방법은 13.56MHz rf 제네레이터를 이용하여 50 내지 1000W의 rf 파워를 인가하고, 플라즈마 형성을 위한 DC 파워를 1 내지 30kW 인가한 상태에서 전이 금속을 이용하여 실시할 수 있다. 전이 금속으로는 Ta, Ti 또는 W의 전이 금속을 사용할 수 있다. Meanwhile, the barrier metal layer formed on the lower structure of the bottom of the contact hole may be selectively removed after the oxide film is formed and before the alloy seed layer is formed. In this case, the barrier metal layer is removed by the resputtering method in the PVD module, and the resputtering method is applied with an rf power of 50 to 1000 W using a 13.56 MHz rf generator, and a DC power for plasma formation is applied to 1 to 30 kW. It can be carried out using a transition metal. As the transition metal, a transition metal of Ta, Ti or W may be used.

합금 시드층은 주원료에 0.1 내지 10at%의 불순물이 첨가되며, 주재료를 구리로하고 불순물로는 Co, Nb, B, Sn, Mg, Al, Zr, Pd, Ti, Mo 또는 Ni 원소를 혼합할 수 있다. In the alloy seed layer, 0.1 to 10 at% of impurities are added to the main raw material, and the main material is copper, and as impurities, Co, Nb, B, Sn, Mg, Al, Zr, Pd, Ti, Mo, or Ni elements may be mixed. have.

열처리 공정은 1E-6Torr 내지 1E-4Torr의 저압에서 실시하거나, N2, Ar 또는 H2와 같은 단독 가스 분위기나 N2+H2, Ar+H2, Ar+N2 또는 Ar을 혼합한 혼합 가스 분위기에서 실시할 수 있다. Heat-treating step is 1E-6Torr to 1E-4Torr performed at low pressure or of, N 2, mixing a mixture of a single gas atmosphere or N 2 + H 2, Ar + H 2, Ar + N 2 or Ar, such as Ar or H 2 It can carry out in a gas atmosphere.

금속층을 형성한 후에는, 화학적 기계적 연마 공정으로 층간 절연막 상부의 금속층, 합금 시드층, 열처리 산화막 및 장벽 금속층을 제거한 후 금속층을 포함한 층간 절연막 상부에 절연 장벽층을 형성할 수 있다. 이때, 절연 장벽층은 350 내지 1000℃의 온도에서 형성하여 절연 장벽층이 형성되는 과정에서 금속 배선 내부에 잔류되어 있는 불순물 원소가 절연 장벽층과 접하는 부분으로 확산되어 금속 배선과 절연 장벽층의 계면에 안정된 산화막이 형성되도록 할 수 있다.
After the metal layer is formed, the metal layer, the alloy seed layer, the heat treatment oxide film, and the barrier metal layer on the interlayer insulating film may be removed by a chemical mechanical polishing process, and then an insulating barrier layer may be formed on the interlayer insulating film including the metal layer. In this case, the insulating barrier layer is formed at a temperature of 350 to 1000 ° C. and an impurity element remaining inside the metal wiring diffuses to a portion in contact with the insulating barrier layer in the process of forming the insulating barrier layer, thereby forming an interface between the metal wiring and the insulating barrier layer. It is possible to form a stable oxide film.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다. Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be embodied in various different forms, and only the embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information. In the drawings, like reference numerals refer to like elements.

도 1a 내지 도 1j는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 및 이의 형성 방법을 설명하기 위한 소자의 단면도들이다.1A to 1J are cross-sectional views of a device for describing metal wiring and a method of forming the semiconductor device according to an embodiment of the present invention.

도 1a를 참조하면, 반도체 기판(101) 상에 하부 층간 절연막(102)을 형성하고 하부 층간 절연막(102)에 트렌치(도시되지 않음)나 하부 구조가 노출되도록 콘택홀을 형성한 후 전도성 물질을 매립하여 콘택 플러그(도시되지 않음)나 하부 금속 배선(103)을 형성한다. 이때, 하부 금속 배선(103)은 구리로 형성할 수 있다. 이후, 하부 금속 배선(103)과 같은 하부 구조를 포함한 전체 상부에 절연 장벽층(Dielectric barrier; 104) 및 상부 층간 절연막(105)을 순차적으로 형성한다. Referring to FIG. 1A, a conductive material is formed after forming a lower interlayer insulating film 102 on a semiconductor substrate 101 and forming a contact hole to expose a trench (not shown) or a lower structure of the lower interlayer insulating film 102. It is buried to form a contact plug (not shown) or the lower metal wiring 103. In this case, the lower metal wire 103 may be formed of copper. Subsequently, an insulating barrier layer 104 and an upper interlayer insulating layer 105 are sequentially formed on the entire upper portion including the lower structure such as the lower metal wiring 103.

도 1b를 참조하면, 소정 영역의 하부 금속 배선(103)이 노출되도록 하부 금속 배선(103) 상부의 절연 장벽층(140) 및 상부 층간 절연막(105)을 식각하여 상부 층간 절연막(105)에 콘택홀(106)을 형성한다. 이때, 콘택홀(106)과 함께 트렌치(도시되지 않음)를 형성하는 것도 가능하다. Referring to FIG. 1B, the insulating barrier layer 140 and the upper interlayer insulating layer 105 on the lower metal wiring 103 are etched to expose the lower metal wiring 103 in a predetermined region and contact the upper interlayer insulating layer 105. The hole 106 is formed. In this case, it is also possible to form a trench (not shown) together with the contact hole 106.

도 1c를 참조하면, 콘택홀(106)을 통해 노출된 하부 금속 배선(103)을 포함한 상부 층간 절연막(105)의 전체 상부에 장벽 금속층(Barrier metal; 107)을 형성한다. Referring to FIG. 1C, a barrier metal layer 107 is formed over the entire upper interlayer insulating layer 105 including the lower metal interconnect 103 exposed through the contact hole 106.                     

상기에서, 장벽 금속층(107)은 20 내지 1000Å의 두께로 형성한다. 이때, 장벽 금속층(107)은 화학기상 증착법(Chemical Vapor Deposition; CVD)이나 물리기상 증착법(Physical Vapor Deposition; PVD)으로 Ta, TaN, TaC, WN, TiW, WBN 또는 WC을 증착하여 형성할 수 있다. In the above, the barrier metal layer 107 is formed to a thickness of 20 to 1000Å. In this case, the barrier metal layer 107 may be formed by depositing Ta, TaN, TaC, WN, TiW, WBN, or WC by Chemical Vapor Deposition (CVD) or Physical Vapor Deposition (PVD). .

도 1d를 참조하면, 장벽 금속층(107)의 표면에 산화막(108)을 형성한다. 이때, 산화막(108)은 기판(101)을 대기 중에 노출시키거나 열처리를 실시하여 형성한다. 기판(101)을 대기 중에 노출시킬 경우, 온도가 0 내지 100℃이고, 습도가 10 내지 80%인 대기 중에 1초 내지 10시간 동안 노출시켜 산화막(108)을 형성한다. 한편, 열처리를 실시하여 산화막(108)을 형성할 경우, 퍼니스(Furnace)에서 150 내지 450℃의 온도로 1분 내지 10시간 동안 열처리를 실시하거나, 250 내지 500℃의 온도에서 1초 내지 20분 동안 급속 열처리 공정(Rapid Thermal Process; RTP)으로 열처리를 실시한다. 이때, 열처리 공정은 N2, Ar 또는 H2와 같은 단독 가스 분위기나 N2+H2, Ar+H2, Ar+N2 또는 Ar을 혼합한 혼합 가스 분위기에서 실시한다. Referring to FIG. 1D, an oxide film 108 is formed on the surface of the barrier metal layer 107. At this time, the oxide film 108 is formed by exposing the substrate 101 to the atmosphere or by performing heat treatment. When the substrate 101 is exposed to the air, the oxide film 108 is formed by exposing the substrate 101 to an atmosphere having a temperature of 0 to 100 ° C. and a humidity of 10 to 80% for 1 second to 10 hours. On the other hand, when the heat treatment is performed to form the oxide film 108, the heat treatment is performed for 1 minute to 10 hours at a temperature of 150 to 450 ℃ in a furnace (Furnace), or 1 second to 20 minutes at a temperature of 250 to 500 ℃ During the heat treatment is carried out by Rapid Thermal Process (RTP). At this time, the heat treatment step is carried out in a single gas atmosphere such as N 2 , Ar or H 2 , or in a mixed gas atmosphere in which N 2 + H 2 , Ar + H 2 , Ar + N 2 or Ar is mixed.

열처리 공정의 또 다른 방법으로는, 장벽 금속층(107)을 형성한 챔버에서 Ar, O2, H2, NH3 또는 이들의 혼합 기체를 바로 공급하면서 인-시투(In-Situ)로 진행하는 것도 가능하다. 이 경우, 챔버의 내부 압력을 1mTorr 내지 10Torr로 유지한다. In another method of the heat treatment process, the Ar, O 2 , H 2 , NH 3 or a mixture gas thereof is directly supplied from the chamber in which the barrier metal layer 107 is formed to proceed in-situ. It is possible. In this case, the internal pressure of the chamber is maintained at 1 mTorr to 10 Torr.

도 1e를 참조하면, 하부 금속 배선(103)과 상부에 형성될 전도성 물질과의 접촉 저항을 낮추기 위하여 콘택홀(106) 저면의 하부 금속 배선(103) 상부에 형성된 산화막(108)과 장벽 금속층(107)을 선택적으로 제거할 수 있다. 이때, 하부 금속 배선(103) 상부에 형성된 장벽 금속층(107)은 PVD 모듈(Module)에서 리스퍼터링(Resputtering) 방법으로 제거할 수 있다. 상기에서, 리스퍼터링 방법은 13.56MHz rf 제네레이터(rf generator)를 이용하여 50 내지 1000W의 rf 파워를 인가하고, 플라즈마 형성을 위한 DC 파워를 1 내지 30kW 인가한 상태에서 전이 금속(Transition metal)을 이용하여 실시한다. 여기서, 전이 금속으로는 Ta, Ti 또는 W의 전이 금속을 사용할 수 있다. Referring to FIG. 1E, in order to lower contact resistance between the lower metal interconnect 103 and the conductive material to be formed thereon, the oxide layer 108 and the barrier metal layer formed on the lower metal interconnect 103 on the bottom of the contact hole 106 ( 107) can optionally be removed. In this case, the barrier metal layer 107 formed on the lower metal wiring 103 may be removed by a resputtering method in the PVD module. In the above, the resputtering method uses a transition metal while applying rf power of 50 to 1000 W using a 13.56 MHz rf generator and applying 1 to 30 kW of DC power for plasma formation. Do it. Here, a transition metal of Ta, Ti or W may be used as the transition metal.

도 1f를 참조하면, 콘택홀(106)을 통해 노출된 하부 금속 배선(103) 상부를 포함한 산화막(108) 상부에 합금 시드층(109)을 형성한다. 이때, 합금 시드층(109)은 구리를 주원료로 하는 경우 구리에 Co, Nb, B, Sn, Mg, Al, Zr, Pd, Ti, Mo 또는 Ni의 원소가 불순물로 첨가된 구리합금 시드층으로 형성할 수 있으며, 불순물의 첨가량은 0.1 내지 10at%가 되도록 한다. Referring to FIG. 1F, the alloy seed layer 109 is formed on the oxide film 108 including the upper portion of the lower metal wire 103 exposed through the contact hole 106. In this case, the alloy seed layer 109 is a copper alloy seed layer in which Co, Nb, B, Sn, Mg, Al, Zr, Pd, Ti, Mo, or Ni is added as an impurity when copper is the main raw material. It can be formed, and the amount of impurity added is 0.1 to 10 at%.

도 1g를 참조하면, 콘택홀(106)의 내부가 충분히 매립되도록 전체 상부에 금속층(110)을 형성한다. 금속층(110)은 전기 도금법, 무전해 도금법 또는 CVD법으로 형성할 수 있다. 도 1f에서 합금 시드층(109)을 구리합금 시드층으로 형성한 경우 금속층(110)은 구리로 형성한다. Referring to FIG. 1G, the metal layer 110 is formed on the entire upper portion of the contact hole 106 so as to fully fill the inside of the contact hole 106. The metal layer 110 may be formed by an electroplating method, an electroless plating method, or a CVD method. In FIG. 1F, when the alloy seed layer 109 is formed of a copper alloy seed layer, the metal layer 110 is formed of copper.

도 1h를 참조하면, 열처리 공정으로 합금 시드층(109)에 포함된 불순물과 장벽 금속층(107)에 약하게 결합되어 있는 산소를 결합시켜 합금 시드층(109)과 장벽 금속층(107) 사이에 형성된 산화막(108)을 안정된 열처리 산화막(108a)으로 변화시 킨다. 만일, 합금 시드층(109)에 Al이 포함된 경우에는 산화막(108)이 Al2O3와 같은 조밀하고 안정된 열처리 산화막(108a)으로 형성되며, Mg가 포함된 경우에는 산화막(108)이 MgO와 같은 조밀하고 안정된 열처리 산화막(108a)으로 형성된다. Referring to FIG. 1H, an oxide film formed between the alloy seed layer 109 and the barrier metal layer 107 by combining impurities contained in the alloy seed layer 109 with oxygen that is weakly bound to the barrier metal layer 107 by a heat treatment process. 108 is changed into a stable heat treatment oxide film 108a. If Al is included in the alloy seed layer 109, the oxide film 108 is formed of a dense and stable heat-treated oxide film 108a such as Al 2 O 3. If Mg is included, the oxide film 108 is formed of MgO. It is formed of a dense and stable heat treatment oxide film 108a.

이때, 열처리 공정은 진공 분위기나 기체 분위기에서 실시한다. 진공 분위기에서 열처리 공정을 실시할 경우 1E-6Torr 내지 1E-4Torr의 저압에서 실시하며, 기체 분위기에서 열처리 공정을 실시할 경우 N2, Ar 또는 H2와 같은 단독 가스 분위기나 N2+H2, Ar+H2, Ar+N2 또는 Ar을 혼합한 혼합 가스 분위기에서 실시한다. At this time, the heat treatment step is performed in a vacuum atmosphere or a gas atmosphere. When the heat treatment process is performed in a vacuum atmosphere at a low pressure of 1E-6Torr to 1E-4Torr, and when the heat treatment process is performed in a gas atmosphere, a single gas atmosphere such as N 2 , Ar or H 2 , or N 2 + H 2 , carried out in Ar + H 2, the mixed gas atmosphere, a mixture of Ar + N 2 or Ar.

도 1i를 참조하면, 상부 층간 절연막(105)의 상부 표면이 노출되도록 화학적 기계적 연마 공정을 실시하여, 상부 층간 절연막(105) 상부의 금속층(110), 합금 시드층(109), 열처리 산화막(108a), 장벽 금속층(107)을 제거한다. 이로써, 금속층(110)과 합금 시드층(109)은 콘택홀(106) 내부에만 잔류하고, 열처리 산화막(108a)과 장벽 금속층(107)은 콘택홀(106)의 측면에만 잔류하여 금속층(110)과 합금 시드층(109)으로 이루어진 금속 배선(111)이 형성된다. Referring to FIG. 1I, a chemical mechanical polishing process is performed to expose the upper surface of the upper interlayer insulating layer 105, such that the metal layer 110, the alloy seed layer 109, and the heat treatment oxide layer 108a are disposed on the upper interlayer insulating layer 105. ), The barrier metal layer 107 is removed. As a result, the metal layer 110 and the alloy seed layer 109 remain only inside the contact hole 106, and the heat-treated oxide film 108a and the barrier metal layer 107 remain only on the side surfaces of the contact hole 106, thereby providing the metal layer 110. And a metal wiring 111 formed of an alloy seed layer 109 is formed.

도 1j를 참조하면, 금속 배선(111)이 형성된 후에는 전체 상부에 절연 장벽층(112)을 형성한다. 이때, 절연 장벽층(112)은 350 내지 1000℃의 온도에서 형성하며, 절연 장벽층(112)이 형성되는 과정에서 금속 배선(111) 내부에 잔류되어 있는 불순물 원소가 절연 장벽층(112)과 접하는 부분으로 확산되어 금속 배선(111)과 절연 장벽층(112)의 계면에는 안정된 산화막(113)이 형성된다. Referring to FIG. 1J, after the metal wiring 111 is formed, the insulating barrier layer 112 is formed over the entirety. In this case, the insulating barrier layer 112 is formed at a temperature of 350 to 1000 ° C., and the impurity elements remaining in the metal wiring 111 are formed in the process of forming the insulating barrier layer 112 and the insulating barrier layer 112. The oxide film 113 is formed at the interface between the metal wiring 111 and the insulating barrier layer 112 by being diffused to the contact portion.

이로써, 하부 금속 배선(103)과 접하는 금속 배선(111)의 저면을 제외하고는 측면 및 상부 표면이 안정된 산화막(108a 및 113)에 의해 둘러싸여 지므로, 장벽(Barrier) 특성이 향상되어 금속 배선(111)의 EM 특성이 향상된다.
As a result, except for the bottom surface of the metal wiring 111 in contact with the lower metal wiring 103, the side and upper surfaces are surrounded by the stable oxide films 108a and 113, thereby improving barrier properties and improving the metal wiring 111. ) EM characteristics are improved.

상술한 바와 같이, 본 발명은 금속 배선의 측면 및 상부 표면에 안정된 산화막을 형성하여 장벽(Barrier) 특성을 향상시킴으로써, 금속 배선의 EM 특성이 향상된다. 이로써, 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다. As described above, the present invention improves the barrier properties by forming a stable oxide film on the side and top surfaces of the metal wirings, thereby improving the EM characteristics of the metal wirings. As a result, the reliability of the process and the electrical characteristics of the device can be improved.

Claims (22)

층간 절연막에 콘택홀이 형성되어 하부 구조의 소정 영역이 노출되는 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having a contact hole formed in the interlayer insulating film to expose a predetermined region of the underlying structure; 전체 상부 표면에 장벽 금속층을 형성하는 단계;Forming a barrier metal layer over the entire top surface; 상기 장벽 금속층의 표면에 산화막을 형성하는 단계;Forming an oxide film on a surface of the barrier metal layer; 전체 상부 표면에 합금 시드층을 형성하는 단계;Forming an alloy seed layer on the entire top surface; 상기 콘택홀이 매립되도록 전체 상부에 금속층을 형성하는 단계; Forming a metal layer on an entire upper portion of the contact hole to be filled in; 열처리 공정으로 상기 합금 시드층 및 상기 장벽 금속층 사이에 형성된 상기 산화막을 제1 금속 산화막으로 변화시키는 단계;Changing the oxide film formed between the alloy seed layer and the barrier metal layer to a first metal oxide film by a heat treatment process; 화학적 기계적 연마 공정으로 상기 층간 절연막을 노출하여 금속 배선을 형성하는 단계; 및Exposing the interlayer insulating film to form a metal wiring by a chemical mechanical polishing process; And 설정된 온도 하에서 상기 금속 배선을 포함한 상기 층간 절연막 상부에 절연 장벽층을 형성하고, 상기 절연 장벽층의 형성 온도에 의해 상기 금속 배선 내부에 잔류되어 있는 불순물 원소가 상기 절연 장벽층과 접하는 부분으로 확산되어 상기 금속 배선과 상기 절연 장벽층의 계면에 제2 금속 산화막이 형성되는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.An insulating barrier layer is formed on the interlayer insulating film including the metal wiring under a set temperature, and an impurity element remaining inside the metal wiring is diffused to a portion in contact with the insulating barrier layer by the formation temperature of the insulating barrier layer. And forming a second metal oxide film at an interface between the metal wiring and the insulating barrier layer. 삭제delete 삭제delete 삭제delete 제 1 항에 있어서, 상기 산화막을 형성한 후 상기 합금 시드층을 형성하기 전에, The method of claim 1, wherein after forming the oxide film and before forming the alloy seed layer, 상기 콘택홀 저면의 상기 하부 구조 상에 형성된 상기 산화막과 상기 장벽 금속층을 선택적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.And selectively removing the oxide film and the barrier metal layer formed on the lower structure of the bottom of the contact hole. 제 5 항에 있어서, The method of claim 5, wherein 상기 장벽 금속층은 PVD 모듈에서 리스퍼터링 방법으로 제거하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.And removing the barrier metal layer by a resputtering method in a PVD module. 제 6 항에 있어서,The method of claim 6, 상기 리스퍼터링 방법은 13.56MHz rf 제네레이터를 이용하여 50 내지 1000W의 rf 파워를 인가하고, 플라즈마 형성을 위한 DC 파워를 1 내지 30kW 인가한 상태에서 전이 금속을 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The resputtering method is a semiconductor device, characterized in that by applying a rf power of 50 to 1000W using a 13.56MHz rf generator, using a transition metal in the state of applying 1 to 30kW DC power for plasma formation. How to form metal wiring. 제 7 항에 있어서,The method of claim 7, wherein 상기 전이 금속으로 Ta, Ti 또는 W의 전이 금속을 사용하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.A transition metal of Ta, Ti, or W is used as the transition metal. 제 1 항에 있어서,The method of claim 1, 상기 합금 시드층은 구리에 0.1 내지 10at%의 불순물이 첨가된 것을 특징으 로 하는 반도체 소자의 금속 배선 형성 방법.The alloy seed layer is a metal wire forming method of a semiconductor device, characterized in that the impurity of 0.1 to 10at% added to the copper. 제9항에 있어서,The method of claim 9, 상기 불순물은 Co, Nb, B, Sn, Mg, Al, Zr, Pd, Ti, Mo 또는 Ni 원소인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The impurity is Co, Nb, B, Sn, Mg, Al, Zr, Pd, Ti, Mo or Ni element metal forming method of the semiconductor element, characterized in that. 제 1 항에 있어서,The method of claim 1, 상기 금속층은 구리로 이루어지며, 전기 도금법, 무전해 도금법 또는 CVD법으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The metal layer is made of copper and formed by electroplating, electroless plating or CVD. 제 1 항에 있어서, The method of claim 1, 상기 열처리 공정은 1E-6Torr 내지 1E-4Torr의 저압에서 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The heat treatment process is a metal wiring forming method of a semiconductor device, characterized in that performed at a low pressure of 1E-6Torr to 1E-4Torr. 삭제delete 제 1항에 있어서, The method of claim 1, 상기 화학적 기계적 연마 공정으로 상기 층간 절연막을 노출하여 금속 배선을 형성하는 단계는, Exposing the interlayer insulating film by the chemical mechanical polishing process to form a metal wiring, 화학적 기계적 연마 공정으로 상기 층간 절연막 상부의 상기 금속층, 상기 합금 시드층, 상기 제1금속 산화막 및 상기 장벽 금속층을 제거하는 단계; 및Removing the metal layer, the alloy seed layer, the first metal oxide layer, and the barrier metal layer on the interlayer insulating layer by a chemical mechanical polishing process; And 상기 금속층을 포함한 상기 층간 절연막 상부에 상기 절연 장벽층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.And forming the insulating barrier layer over the interlayer insulating film including the metal layer. 제 1 항에 있어서,The method of claim 1, 상기 절연 장벽층은 350 내지 1000℃의 온도에서 형성하여 상기 절연 장벽층이 형성되는 과정에서 상기 금속 배선 내부에 잔류되어 있는 불순물 원소가 상기 절연 장벽층과 접하는 부분으로 확산되어 상기 금속 배선과 상기 절연 장벽층의 계면에 안정된 산화막이 형성되도록 하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The insulating barrier layer is formed at a temperature of 350 to 1000 ° C., and the impurity element remaining inside the metal wiring diffuses to a portion in contact with the insulating barrier layer in the process of forming the insulating barrier layer. A method for forming metal wirings in a semiconductor device, characterized in that a stable oxide film is formed at an interface of the barrier layer. 제 10 항에 있어서,The method of claim 10, 상기 제1 금속 산화막은 상기 합금 시드층에 포함된 상기 불순물과 산소가 결합되어 형성되는 반도체 소자의 금속 배선 형성 방법.And the first metal oxide layer is formed by combining oxygen with the impurities included in the alloy seed layer. 제 1 항에 있어서,The method of claim 1, 상기 제2 금속 산화막은 상기 금속층 내부에 잔류하는 불순물 원소를 이용하여 형성되는 소자의 금속 배선 형성 방법.And the second metal oxide film is formed using an impurity element remaining in the metal layer. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100639469B1 (en) * 2004-09-17 2006-10-26 동부일렉트로닉스 주식회사 Semiconductor device and method of manufacturing the same
KR100703973B1 (en) * 2005-07-20 2007-04-06 삼성전자주식회사 Interconnections having double story capping layer and method for forming the same

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960005038B1 (en) * 1991-02-14 1996-04-18 후지쓰 가부시기가이샤 Fabricating method of semiconductor device
KR19980029717A (en) * 1996-10-28 1998-07-25 김영환 Method for manufacturing metal wiring contact of semiconductor device
KR19980077525A (en) * 1997-04-21 1998-11-16 문정환 Wiring formation method
KR19980086841A (en) * 1997-05-08 1998-12-05 바리 쿠안 Sputter deposition and annealing of copper alloy metals and seed layers
KR19990083124A (en) * 1998-04-27 1999-11-25 포만 제프리 엘 Copper interconnection structure incorporating a metal seed layer
KR20010010173A (en) * 1999-07-16 2001-02-05 윤종용 Method of etching material layer using anti-reflective coating layer for semiconductor device
US6406996B1 (en) * 2000-09-30 2002-06-18 Advanced Micro Devices, Inc. Sub-cap and method of manufacture therefor in integrated circuit capping layers
KR20020055302A (en) * 2000-12-28 2002-07-08 박종섭 Method of forming a copper wiring in a semiconductor device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960005038B1 (en) * 1991-02-14 1996-04-18 후지쓰 가부시기가이샤 Fabricating method of semiconductor device
KR19980029717A (en) * 1996-10-28 1998-07-25 김영환 Method for manufacturing metal wiring contact of semiconductor device
KR19980077525A (en) * 1997-04-21 1998-11-16 문정환 Wiring formation method
KR19980086841A (en) * 1997-05-08 1998-12-05 바리 쿠안 Sputter deposition and annealing of copper alloy metals and seed layers
KR19990083124A (en) * 1998-04-27 1999-11-25 포만 제프리 엘 Copper interconnection structure incorporating a metal seed layer
KR20010010173A (en) * 1999-07-16 2001-02-05 윤종용 Method of etching material layer using anti-reflective coating layer for semiconductor device
US6406996B1 (en) * 2000-09-30 2002-06-18 Advanced Micro Devices, Inc. Sub-cap and method of manufacture therefor in integrated circuit capping layers
KR20020055302A (en) * 2000-12-28 2002-07-08 박종섭 Method of forming a copper wiring in a semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9941243B2 (en) 2016-06-09 2018-04-10 Samsung Electronics Co., Ltd. Wafer-to-wafer bonding structure

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