KR19980077525A - Wiring formation method - Google Patents
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Abstract
본 발명은 배선을 콘택홀 매립 특성이 양호하면서 텅스텐 플러그 없이 일체형으로 형성하는 배선 형성 방법에 관한 것이다.The present invention relates to a method for forming a wiring in which the wiring is integrally formed without a tungsten plug while having good contact hole filling characteristics.
본 발명의 배선 형성 방법은 기판상에 불순물 영역을 구비한 트랜지스터를 형성하는 단계, 상기 불순물 영역상의 콘택홀을 갖는 절연막을 전면에 형성하는 단계, 상기 콘택홀을 포함한 절연막상에 베리어 도전층을 형성하는 단계, 상기 베리어 도전층상에 도전 시드들을 형성하는 단계와 상기 도전 시드들을 포함한 베리어 도전층상에 상기 콘택홀을 포함한 일체형의 배선용 도전층을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.The wiring forming method of the present invention comprises the steps of forming a transistor having an impurity region on a substrate, forming an insulating film having contact holes on the impurity region on the entire surface, and forming a barrier conductive layer on the insulating film including the contact hole. And forming a conductive seed on the barrier conductive layer and forming an integrated wiring conductive layer including the contact hole on the barrier conductive layer including the conductive seeds.
Description
본 발명은 배선 형성 방법에 관한 것으로, 특히 소자의 집적화에 적당한 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wiring formation method, and more particularly, to a wiring formation method suitable for integration of devices.
반도체 소자의 집적화가 거듭되면서 소자의 전기적인 접속을 위한 콘택홀의 종횡비가 급격하게 증가하게 되었고 이에 따라 콘택홀을 메꾸는데 있어서 스텝커버리지(Step Coverage) 문제가 대두되게 되었으며 그에따라 여러 가지의 방안들이 모색되어 왔다.As the integration of semiconductor devices has increased, the aspect ratio of contact holes for the electrical connection of devices has increased dramatically. Accordingly, the step coverage problem has arisen in filling the contact holes. Has been.
그 대표적인 방법이 텅스텐을 화학 기상 증착 방식(CVD:Chemical Vapour Deposition)으로 적층한 후, 에치백(Etch-Back)하여 콘택홀에 텅스텐 플러그를 만든 후, 알루미늄층을 종래와 같은 방식으로 스퍼터링(Sputtering) 증착하여 형성하는 방식이다.The typical method is to deposit tungsten by chemical vapor deposition (CVD), etch-back to form a tungsten plug in a contact hole, and then sputtering the aluminum layer in a conventional manner. ) Is formed by vapor deposition.
도 1a 내지 도 1d는 종래의 배선 형성 방법을 나타낸 공정 단면도이고, 도 2a와 도 2b는 종래의 배선 형성 방법에서의 알루미늄층 형성 공정을 나타낸 단면도이다.1A to 1D are cross-sectional views illustrating a conventional wiring forming method, and FIGS. 2A and 2B are cross-sectional views illustrating an aluminum layer forming process in a conventional wiring forming method.
도 1a에서와 같이, p형이며 활성 영역과 격리 영역이 정의된 반도체 기판(11)상의 격리 영역에 산화 공정을 실시하여 필드 산화막(12)을 형성한 다음, 상기 필드 산화막(12)사이의 활성 영역에 채널 이온을 주입한다. 이어 상기 반도체 기판(11)상에 게이트 산화막(13), 다결정 실리콘, 텅스텐 실리사이드층과 제 1 감광막을 차례로 형성한 다음, 상기 제 1 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 텅스텐 실리사이드층과 다결정 실리콘을 선택적으로 식각하여 게이트 전극(14)을 형성하고 상기 제 1 감광막을 제거한다.As shown in FIG. 1A, an oxide process is performed on an isolation region on a semiconductor substrate 11 having a p-type active region and an isolation region to form a field oxide film 12, and then active between the field oxide films 12. Inject channel ions into the area. Subsequently, a gate oxide layer 13, a polycrystalline silicon, a tungsten silicide layer, and a first photoresist layer are sequentially formed on the semiconductor substrate 11, and then the first photoresist layer is selectively exposed and developed so as to remain only at a portion where the gate electrode is to be formed. Thereafter, the tungsten silicide layer and the polycrystalline silicon are selectively etched using the selectively exposed and developed first photoresist film to form a gate electrode 14, and the first photoresist film is removed.
이어 도 1b에서와 같이, 상기 게이트 전극(14)을 마스크로 이용하여 전면에 저농도 n형 불순물 이온의 주입 및 드라이브 인(Drive in) 확산함으로써 제 1 소오스/드레인 영역(15)을 형성한다.Subsequently, as shown in FIG. 1B, the first source / drain region 15 is formed by implanting and driving in low concentration n-type impurity ions onto the entire surface using the gate electrode 14 as a mask.
그리고 전면에 제 1 산화막을 형성한 다음, 에치백하여 상기 게이트 전극(14) 양측에 제 1 산화막 측벽(16)을 형성한다.A first oxide film is formed on the entire surface, and then etched back to form first oxide film sidewalls 16 on both sides of the gate electrode 14.
이어 상기 게이트 전극(14)과 제 1 산화막 측벽(16)을 마스크로 이용하여 전면에 고농도 n형 불순물 이온의 주입 및 드라이브 인 확산함으로써 제 2 소오스/드레인 영역(17)을 형성한다.Subsequently, the second source / drain region 17 is formed by implanting and driving in high concentration n-type impurity ions onto the entire surface using the gate electrode 14 and the first oxide film sidewall 16 as a mask.
도 1c에서와 같이, 전면에 CVD 방법으로 형성된 제 2 산화막(18), 비피에스지(BPSG: Brorn Phosphorus Silicate Glass)층(19)과 제 2 감광막(20)을 차례로 형성하고, 상기 제 2 감광막(20)을 상기 게이트 전극(14) 일측의 제 1 소오스/드레인 영역(15)이 노출되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막(20)을 마스크로 상기 BPSG층(19)과 제 2 산화막(18)을 선택적으로 식각하여 콘택홀을 형성한다.As illustrated in FIG. 1C, a second oxide film 18, a BPSG (Brohn Phosphorus Silicate Glass) layer 19, and a second photosensitive film 20, which are formed on the entire surface by a CVD method, are sequentially formed, and the second photosensitive film ( 20 is selectively exposed and developed such that the first source / drain region 15 on one side of the gate electrode 14 is exposed, and then the BPSG layer using the selectively exposed and developed second photoresist layer 20 as a mask. 19 and the second oxide film 18 are selectively etched to form contact holes.
도 1d에서와 같이, 상기 제 2 감광막(20)을 제거하고, 상기 콘택홀을 포함한 전면에 티타늄(Ti)층(21), 질화티타늄(TiN)층(22)과 CVD 방법으로 형성된 텅스텐층을 차례로 형성한 다음, 상기 텅스텐층을 상기 콘택홀에 매립하도록 에치백하여 텅스텐 플러그(23)를 형성한 후, 상기 텅스텐 플러그(23)를 포함한 질화티타늄층(22)상에 CVD 방법으로 형성된 알루미늄층(24)을 형성한다. 여기서 상기 질화티타늄층(22)은 티타늄텅스텐(TiW)층으로 형성할 수 있으며 400~1000Å정도의 두께로 형성하여 상기 텅스텐층의 접착제 역할을 하고, 상기 제 1 소오스/드레인 영역(15)과 티타늄층(21)의 접촉면에 티타늄 실리사이드가 형성된다. 그리고 상기 텅스텐층을 3000~4000Å정도의 두께로 형성하며 텅스텐층의 단위 결정립 크기의 균일도를 향상시키기 위하여 초기 증착단계의 결정립 뉴클리에이션(Nucleation) 공정을 도입하였고 상기 텅스텐층은 WF6+ SiH4+ H2= SiF4+ 2HF + W의 반응식을 갖는 반응과 WF6+ H2= W + 6HF의 반응식을 갖는 반응을 주로 이용하고 있는데 전자의 반응식은 텅스텐층의 성장속도가 느리고 기판에 균일하게 많은 결정립 시드(Seed)를 만드는 특징을 보이고, 후자의 반응식은 턴스텐층의 증착속도가 빠르나 성장된 결정립이 불균일하게 형성되어 표면 거칠기가 조악하게되는 특성을 가지고 있다. 따라서 텅스텐층의 형성시 표면의 거칠기 문제를 해결하고, 빠른 증착속도를 얻기 위하여 상기 두 반응식을 조합한 즉 텅스텐층 증착시 첫 번째 단계에서 WF6+ SiH4+ H2반응으로 기판에 다수의 균일한 텅스텐 결정립을 형성시키고, 이어 이를 시드(Seed)로 하고 WF6+ H2반응을 이용하여 빠른 성장속도로 텅스텐층을 형성한다. 또한 상기 알루미늄층(24)은 상기 텅스텐층과 다르게 엠오씨브이디(MOCVD:Metal Organic CVD)방식으로 진행하는데 알루미늄막 성장시 기판에 새로운 결정핵을 만드는 성질보다 면저 형성된 결정핵에 알루미늄 입자가 부착되어 성장하는 성질이 강하기 때문에 알루미늄의 표면이 거칠게 되어 도 2a와 도 2b에서와 같이, 상기 텅스텐 플러그(23) 없이 알루미늄층(24)으로 배선을 형성 할 경우 많은 결정면이 생기고 표면에 굴곡이 심하게 된다.As shown in FIG. 1D, the second photoresist layer 20 is removed, and a titanium (Ti) layer 21, a titanium nitride (TiN) layer 22, and a tungsten layer formed by CVD are disposed on the entire surface including the contact hole. After forming sequentially, the tungsten layer is etched back to fill the contact hole to form a tungsten plug 23, and then an aluminum layer formed by a CVD method on the titanium nitride layer 22 including the tungsten plug 23. To form (24). The titanium nitride layer 22 may be formed of a titanium tungsten (TiW) layer, and may be formed in a thickness of about 400 to about 1000 mm to serve as an adhesive of the tungsten layer, and the first source / drain region 15 and titanium Titanium silicide is formed on the contact surface of layer 21. In order to form the tungsten layer with a thickness of about 3000 ~ 4000Å and to improve the uniformity of the unit grain size of the tungsten layer, a grain nucleation process of the initial deposition step was introduced, and the tungsten layer was WF 6 + SiH 4. Reactions with the reaction of + H 2 = SiF 4 + 2HF + W and reactions with the reaction of WF 6 + H 2 = W + 6HF are mainly used. The former reaction is slow in the tungsten layer and uniform to the substrate. It shows the characteristics of making a large number of grain seeds (Seed), the latter scheme has the characteristic that the surface roughness is coarse because the grown grains are formed unevenly, although the deposition rate of the turnsten layer is fast. Therefore, in order to solve the problem of surface roughness when forming the tungsten layer and to obtain a fast deposition rate, a combination of the two equations, that is, the first step during the deposition of the tungsten layer, the WF 6 + SiH 4 + H 2 reaction in a large number of uniform on the substrate One tungsten grain is formed, which is then seeded and a tungsten layer is formed at a fast growth rate using the WF 6 + H 2 reaction. In addition, unlike the tungsten layer, the aluminum layer 24 proceeds with a metal organic CVD (MOCVD) method. Due to the strong growth property, the surface of aluminum becomes rough, and as shown in FIGS. 2A and 2B, when the wiring is formed by the aluminum layer 24 without the tungsten plug 23, many crystal surfaces are generated and the surface is bent. .
따라서, 종래의 배선 형성 방법은 콘택홀을 포함한 절연막상에 CVD 방법의 알루미늄층으로 배선을 형성할 경우 알루미늄층 표면이 거칠게 형성되며 콘택홀 매립 특성이 불량하며 먼저 텅스텐층을 적층하고 에치백하여 콘택홀에 텅스텐 플러그를 형성한 후 알루미늄층의 형성으로 배선을 형성 하는 경우는 배선 저항이 증가하며 공정이 복잡하고 공정 원가가 높다는 문제점이 있었다.Therefore, in the conventional wiring forming method, when the wiring is formed by the aluminum layer of the CVD method on the insulating film including the contact hole, the surface of the aluminum layer is formed to be rough, and the contact hole filling property is poor. First, the tungsten layer is laminated and etched back to make contact. In the case of forming a wire by forming an aluminum layer after forming a tungsten plug in a hole, there is a problem that the wiring resistance increases, the process is complicated, and the process cost is high.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 콘택홀 매립 특성이 양호하면서 텅스텐 플러그 없이 배선을 일체형으로 형성하므로써 제조 공정이 단순화 되고 또 배선 저항을 낮출 수 있는 배선 형성 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and provides a wiring formation method that can simplify the manufacturing process and lower wiring resistance by forming the wiring integrally without a tungsten plug while having good contact hole filling characteristics. have.
도 1a 내지 도 1d는 종래의 배선 형성 방법을 나타낸 공정 단면도1A to 1D are cross-sectional views illustrating a conventional wiring forming method.
도 2a와 도 2b는 종래의 배선 형성 방법에서의 알루미늄층 형성 공정을 나타낸 단면도2A and 2B are sectional views showing the aluminum layer forming process in the conventional wiring forming method.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 배선 형성 방법을 나타낸 공정 단면도3A to 3D are cross-sectional views illustrating a wire forming method according to an embodiment of the present invention.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 배선 형성 방법에서의 알루미늄층 형성 공정을 나타낸 단면도4A to 4C are cross-sectional views illustrating an aluminum layer forming process in a wiring forming method according to an embodiment of the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
31: 반도체 기판 32: 필드 산화막31 semiconductor substrate 32 field oxide film
33: 게이트 산화막 34: 게이트 전극33: gate oxide film 34: gate electrode
35: 제 1 소오스/드레인 영역 36: 제 1 산화막 측벽35: first source / drain region 36: first oxide film sidewall
37: 제 2 소오스/드레인 영역 38: 제 2 산화막37: second source / drain region 38: second oxide film
39: BPSG층 40: 제 2 감광막39: BPSG layer 40: second photosensitive film
41: 티타늄층 42: 질화 티타늄층41: titanium layer 42: titanium nitride layer
43: 텅스텐 시드 44: 알루미늄층43: tungsten seed 44: aluminum layer
본 발명의 배선 형성 방법은 기판상에 불순물 영역을 구비한 트랜지스터를 형성하는 단계, 상기 불순물 영역상의 콘택홀을 갖는 절연막을 전면에 형성하는 단계, 상기 콘택홀을 포함한 절연막상에 베리어 도전층을 형성하는 단계, 상기 베리어 도전층상에 도전 시드들을 형성하는 단계와 상기 도전 시드들을 포함한 베리어 도전층상에 상기 콘택홀을 포함한 일체형의 배선용 도전층을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.The wiring forming method of the present invention comprises the steps of forming a transistor having an impurity region on a substrate, forming an insulating film having contact holes on the impurity region on the entire surface, and forming a barrier conductive layer on the insulating film including the contact hole. And forming a conductive seed on the barrier conductive layer and forming an integrated wiring conductive layer including the contact hole on the barrier conductive layer including the conductive seeds.
상기와 같은 본 발명에 따른 배선 형성 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.When described in detail with reference to the accompanying drawings a preferred embodiment of the wiring forming method according to the present invention as follows.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 배선 형성 방법을 나타낸 공정 단면도이고, 도 4a 내지 도 4c는 본 발명의 실시예에 따른 배선 형성 방법에서의 알루미늄층 형성 공정을 나타낸 단면도이다.3A to 3D are cross-sectional views illustrating a wire forming method according to an exemplary embodiment of the present invention, and FIGS. 4A to 4C are cross-sectional views illustrating an aluminum layer forming process in a wire forming method according to an exemplary embodiment of the present invention.
도 3a에서와 같이, p형이며 활성 영역과 격리 영역이 정의된 반도체 기판(31)상의 격리 영역에 산화 공정을 실시하여 필드 산화막(32)을 형성한 다음, 상기 필드 산화막(32)사이의 활성 영역에 채널 이온을 주입한다. 이어 상기 반도체 기판(31)상에 게이트 산화막(33), 다결정 실리콘, 텅스텐 실리사이드층과 제 1 감광막을 차례로 형성한 다음, 상기 제 1 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 텅스텐 실리사이드층과 다결정 실리콘을 선택적으로 식각하여 게이트 전극(34)을 형성하고 상기 제 1 감광막을 제거한다.As shown in FIG. 3A, an oxidation process is performed on an isolation region on a semiconductor substrate 31 having a p-type active region and an isolation region to form a field oxide film 32, and then active between the field oxide films 32. Inject channel ions into the area. Subsequently, a gate oxide layer 33, a polycrystalline silicon, a tungsten silicide layer, and a first photoresist layer are sequentially formed on the semiconductor substrate 31, and then the first photoresist layer is selectively exposed and developed so as to remain only at a portion where the gate electrode is to be formed. Subsequently, the tungsten silicide layer and the polycrystalline silicon are selectively etched using the selectively exposed and developed first photoresist film to form a gate electrode 34, and the first photoresist film is removed.
도 3b에서와 같이, 상기 게이트 전극(34)을 마스크로 이용하여 전면에 저농도 n형 불순물 이온의 주입 및 드라이브 인 확산함으로써 제 1 소오스/드레인 영역(35)을 형성한다.As shown in FIG. 3B, the first source / drain region 35 is formed by implanting and driving in low concentration n-type impurity ions onto the entire surface using the gate electrode 34 as a mask.
그리고 전면에 제 1 산화막을 형성한 다음, 에치백하여 상기 게이트 전극(34) 양측에 제 1 산화막 측벽(36)을 형성한다.A first oxide film is formed on the entire surface, and then etched back to form first oxide film sidewalls 36 on both sides of the gate electrode 34.
이어 상기 게이트 전극(34)과 제 1 산화막 측벽(36)을 마스크로 이용하여 전면에 고농도 n형 불순물 이온의 주입 및 드라이브 인 확산함으로써 제 2 소오스/드레인 영역(37)을 형성한다.Subsequently, the second source / drain region 37 is formed by implanting and driving in high concentration n-type impurity ions onto the entire surface using the gate electrode 34 and the first oxide sidewall 36 as a mask.
도 3c에서와 같이, 전면에 제 2 산화막(38), BPSG층(39)과 제 2 감광막(40)을 차례로 형성하고, 상기 제 2 감광막(40)을 상기 게이트 전극(34) 일측의 제 1 소오스/드레인 영역(35)이 노출되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막(40)을 마스크로 상기 BPSG층(39)과 제 2 산화막(38)을 선택적으로 식각하여 콘택홀을 형성한다. 여기서 상기 제 2 산화막(38)은 CVD 방법으로 형성한다.As shown in FIG. 3C, a second oxide film 38, a BPSG layer 39, and a second photosensitive film 40 are sequentially formed on the entire surface, and the second photosensitive film 40 is formed on the first side of the gate electrode 34. After selectively exposing and developing the source / drain regions 35, the BPSG layer 39 and the second oxide layer 38 are selectively exposed using the selectively exposed and developed second photoresist layer 40 as a mask. Etching is performed to form contact holes. The second oxide film 38 is formed by the CVD method.
도 3d에서와 같이, 상기 제 2 감광막(40)을 제거하고, 상기 콘택홀을 포함한 전면에 티타늄층(41)과 질화티타늄층(42)을 차례로 형성한 다음, 상기 질화티타늄층(42)상에 WF6+ SiH4+ H2= SiF4+ 2HF + W 반응의 텅스텐 결정립 시드(43)들을 형성한다. 여기서 상기 제 1 소오스/드레인 영역(35)과 티타늄층(41)의 접촉면에 티타늄 실리사이드가 형성되고, 상기 다수 개의 텅스텐 결정립 시드(43)는 하나의 층을 이룬다.As shown in FIG. 3D, the second photoresist layer 40 is removed, and a titanium layer 41 and a titanium nitride layer 42 are sequentially formed on the entire surface including the contact hole, and then on the titanium nitride layer 42. To form tungsten grain seeds 43 of the reaction WF 6 + SiH 4 + H 2 = SiF 4 + 2HF + W. Here, titanium silicide is formed on a contact surface of the first source / drain region 35 and the titanium layer 41, and the plurality of tungsten grain seeds 43 form one layer.
그리고 상기 텅스텐 결정립 시드(43)들 상에 도 4a 내지 도 4c에서와 같이, 알루미늄층(44)을 CVD 방법으로 형성 하므로써 알루미늄 원자가 먼저 형성된 상기 텅스텐 결정립 시드(43)들에 부착되어 성장하게 되므로 균일하고 표면이 평평한 알루미늄층(44)을 8000Å의 두께로 형성한다. 여기서 상기 알루미늄층(44)을 구리층으로 형성하여도 된다. 그리고 상기 텅스텐 결정립 시드(43)들에 의해서 알루미늄 배선의 일렉트로마이그레이션(Electromigtation) 특성이 개선되며 상기 알루미늄층(44) 형성시 사용되는 소스 까스는 티엠에이에이(TMAA:Trimethylamine Alane) 또는 티이에이에이(Triethylamine Alane) 및 디엠이에이에이(Dimethylethylamine Alane)가 있다.As shown in FIGS. 4A to 4C, the aluminum layer 44 is formed on the tungsten grain seeds 43 by CVD, so that aluminum atoms are attached to and grow on the tungsten grain seeds 43 formed first. The aluminum layer 44 having a flat surface is formed to a thickness of 8000 kPa. The aluminum layer 44 may be formed of a copper layer here. In addition, the tungsten grain seeds 43 may improve the electromigration characteristics of the aluminum wires, and the source cut-off used in forming the aluminum layer 44 may be a TMAA (TMAA) or a TAI. Triethylamine Alane) and Dimethylethylamine Alane.
본 발명의 배선 형성 방법은 배선을 텅스텐 플러그 없이 형성하기 때문에 공정이 단순화되어 공정의 제조원가가 낮고 텅스텐에 비하여 저항이 낮은 알루미늄만 사용하므로 배선의 저항이 감소되어 소자의 신호 전달 속도를 개선하며 알루미늄 형성시 시드가 되었던 텅스텐에 의해서 알루미늄 배선의 일렉트로마이그레이션 특성을 개선하는 효과가 있다.Since the wire forming method of the present invention forms a wire without a tungsten plug, the process is simplified, and thus only aluminum having a low manufacturing cost and low resistance compared to tungsten is used, thereby reducing the resistance of the wire to improve the signal transmission speed of the device and forming aluminum. Tungsten, which has been seeded, has an effect of improving the electromigration characteristics of aluminum wiring.
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| KR100919378B1 (en) * | 2002-10-28 | 2009-09-25 | 매그나칩 반도체 유한회사 | Metal wiring in a semiconductor device and method of forming the same |
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