KR100915735B1 - 리라우팅 형성 방법 및 반도체 다이 - Google Patents

리라우팅 형성 방법 및 반도체 다이

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Abstract

본 발명은 웨이퍼 레벨 패키징, 특히 칩 사이즈의 패키징을 위한 인쇄된 리라우팅(rerouting)을 형성하기 위한 방법을 제공한다. 본 발명의 방법은 반도체 다이 위에 컨택트 층을 형성하는 단계, 컨택트 층 위에 도전성 재배치 구조를 형성하는 단계, 그리고 도전성 재배치 구조를 자기 배열 마스크로서 사용함으로써 다이의 컨택트 층을 에칭하는 단계를 포함한다. 본 발명의 방법은 포토리소그래피나 도금과 같은 값비싼 공정을 제거함으로써 웨이퍼 레벨 패키징에 있어서 재배치 구조의 생성을 위한 비용과 복잡성을 상당히 감소시킨다. 또한, 재배치 구조를 자기 배열 마스크로서 사용하여 배열의 정돈성을 증가시키고 필요한 공정의 수를 줄임으로써, 생산의 최적화와 효율성을 향상시킨다.

Description

리라우팅 형성 방법 및 반도체 다이{PAD-REROUTING FOR INTEGRATED CIRCUIT CHIPS}
본 발명은 웨이퍼 레벨 패키징을 위한 인쇄된 리라우팅에 관한 것이다.
반도체 또는 집적회로(보통 IC 또는 칩으로 불린다)를 제조하는 공정은 일반적으로 구별되는 수많은 공정으로 이루어지는데, 그 공정 중에 하나의 웨이퍼에 수백개의 IC 의 복사본이 형성된다.
그러한 제조 공정은 기판의 위 및 내부에 다양하게 패터닝된 층를 형성하여, 궁극적으로는 완전한 IC 를 형성하는 공정을 포함한다. 이러한 층를 만드는 공정은 반도체 웨이퍼 표면의 내부와 위에 전기적으로 활성화된 영역을 생성한다.
"다이 싱귤레이션(die singulation)" 으로 알려진 공정 후에, 웨이퍼를 이루고 있는 각각의 다이들은 웨이퍼 레벨 패키지로 조합되며, 그러한 패키지들은 인쇄회로기판과 싱귤레이트된 다이, 즉 IC 사이의 전기적 접촉을 위한 다양한 연결을 제공한다. 다양한 형태의 고밀도 패키징 기술이 존재하는데, 가령 플립 칩(Flip Chip)과 칩 사이즈 패키지(Chip Size Package: CSP)와 같은 것들이다.
CSP 와 같은 고밀도 패키징 기술은 많은 이로운 점을 제공하는데, 예를 들면, 소형화, 경량화 그리고 웨이퍼 레벨의 구현과 순수한 다이 패키징 구현에 있어서 좀 더 신뢰성이 있는 전기적 연결을 제공한다. 그러나, CSP 패키징 기술의 넓은 적용은 제한되어 왔다. 가장 큰 이유는 생산비가 높기 때문인데, 이는 웨이퍼 레벨 패키징 공정의 복잡함에 기인한다.
본 발명의 일관점에 따르면, 웨이퍼 레벨 패키징을 위한 인쇄된 리라우팅(printed rerouting)을 형성하는 방법은 컨택트 층과 전도성 재배치 구조를 반도체 다이 위에 형성하는 단계를 포함한다.
인쇄된 리라우팅 방법은 도전성 재배치 구조를 자기 배열 마스크(self-aligning mask)로서 사용하여 다이의 컨택트 층을 에칭하는 단계를 더 포함한다.
한편, 본 발명은 하나 이상의 다음과 같은 특징을 역시 포함한다. 컨택트 층을 형성하는 단계는 반도체 다이의 컨택트 층 위에 반도체 정의 공정(semiconductor defining process)을 구현하는 단계를 포함한다. 반도체 구조 정의 공정은 금속과 합금과 같은 도전성 물질로 이루어진 컨택트 패드를 제공하는 단계를 포함한다. 또한, 폴리이미드(polymide)와 같은 유전체 물질로 이루어진 패시베이션(passivation) 층이 다이 컨택트 층 위에 증착되어 장벽층으로서 작용한다.
구조 정의 공정은 패시베이션 층 위에 도전성 물질을 스퍼터링함으로써 다이의 컨택트 층 위에 금속 층을 형성하는 단계를 포함한다. 그 금속 층은 컨택트 패드와 전도성 재배치 구조 사이에 요구되는 안정적인 전기적 접촉의 역할을 한다.
다른 특징으로서, 스텐슬(stencil) 인쇄가 반도체 구조 정의 공정을 실현하기 위해 사용된다.
또 다른 특징에 의하면, 아교 및 등방성의 도전성 접착제 (Isotropic Conductive Adhesive : ICA) 와 같은 도전성 폴리머(polymer)가 재배치 라인을 생성하기 위해 사용되며, 그러한 재배치 라인은 두 개의 말단을 포함하며, 제 1 말단은, 연결 범프(bump)를 보유하고 범프 물질의 유출을 막기위한 범프 스탑(stop)으로서 작용하는 가이드 영역과 링 리세스(recess)를 포함한다. 연결 범프 물질은 땜납 페이스트(paste) 또는 도전성 폴리머일 수 있고, 또한 비도전성인 언더(under) 범프 물질을 포함할 수도 있다.
도전성 재배치 구조는 금속 층을 에칭하기 위한 자기 배열 마스크로서 역시 사용된다.
본 발명의 다른 관점에 의하면, 반도체 다이는 컨택트 층, 비주변 영역에 있는 다이의 컨택트 층에 부착된 컨택트 패드, 패시베이션 층 그리고 패시베이션 층 위에 증착되는 금속 층을 포함한다.
반도체 다이는 다이의 컨택트 층 위의 패드 리라우팅 트레이스(trace)를 더 포함한다. 이러한 관점에서, 패드 리라우팅 트레이스는 인쇄 공정에 의해 금속 층 위에 형성된 도전성 재배치 구조와 도전성 연결 범프를 포함한다. 도전성 연결 범프는 반도체 다이의 컨택트 층과 캐리어 표면(carrier surface) 사이의 연결로서 도전성 재배치 구조와 연결되는데, 반도체 다이는, 도전성 재배치 구조를 에칭을 위한 자기 배열 마스크로서 사용함으로써 컨택트 층 위에서 에칭된 금속 층을 포함한다.
본 발명은 하나 이상의 다음과 같은 특징들 역시 포함한다.
컨택트 패드는 금속과 합금으로 구성된 집합으로부터 선택된 도전성 물질로 구성된다. 컨택트 층 위에 있는 패시베이션 층은 장벽층으로 작용하고, 폴리이미드를 포함하는 그룹으로부터 선택된 유전체 물질로 형성된다. 재배치 라인의 도전성 물질은 ICA 와 아교같은 도전성 폴리머를 포함하는 그룹으로부터 선택하여 형성된다.
반도체 다이의 또 다른 특징은 재배치 라인에 관한 것이다. 재배치 라인은 제 1 말단과 제 2 말단을 포함하며, 제 1 말단은 범프 물질의 유출을 막기위해 연결 범프(bump)를 보유하고 둘러싸는 범프 스탑으로서 작용하는 가이드 영역과 링 리세스(recess)를 구비하는 범프 영역을 포함한다. 연결 범프 물질은 땜납 페이스트(paste) 또는 도전성 폴리머일 수 있다.
또 다른 특징에 의하면, 반도체 다이는, 다이의 컨택트 층 위에 도전성 재배치 구조를 형성하기 전에 다이의 컨택트 층 위에 증착되는 비도전성 언더 범프 물질을 더 포함할 수도 있다.
실시예는 다음과 같은 한 가지 이상의 장점을 가진다.
반도체 다이 위에 패드 리라우팅 트레이스를 형성하는 방법은 웨이퍼 레벨 패키징에 있어서 재배치 구조를 생성하기 위한 비용과 복잡성을 크게 감소시킨다. 포토리소그래(photolithography)피 및 도금을 위한 반도체 공정 기구를 사용하는 값비싼 공정은 필요치 않게 됨으로써, 실질적이고 바람직한 잇점을 얻을 수 있다. 재배치 구조의 디벨로핑(developing), 스핀 리지스트(spin resist), 큐어링(curing)및 노출과 같은 포토리소그래피에 요구되는 값비싼 공정은 본 발명의 간결한 공정에 의해 대치된다. 에칭 마스크의 패터닝및 포토리지스트 코팅(photoresist coating)은 더 이상 필요치 않고, 스트리핑 셋 툴(stripping set tool)과 각각의 마스크 제조도 필요치 않다. 따라서, 많은 공정이 생략되고, 생산 효율이 높아진다.
또한, 재배치 구조를 자기 배열 마스크로서 사용하는 것은 배열의 정돈성을 증가시키는데, 이는 오직 하나의 물질이 사용되기 때문이다. 이는 필드 금속 에칭 조건에 관하여 그 성능을 최적화시킨다.
또 다른 이로운 점은, 합성(composite) 구조의 더 좋은 특징은 재배치 구조 뿐만 아니라 연결 범프를 형성하기 위해 ICA 를 사용함으로써 얻어진다.
또 다른 이로운 점은 다이 컨택트 패드 물질과 재배치 구조의 ICA 사이가 결합 되지 않는다는 것인데, 특히 알루미늄 패드의 경우에는 재배치 구조와 컨택트패드 사이의 현저한 전기적인 상호작용에 의해 불안정한 상태를 초래한다. 특히, 인쇄된 ICA 재배치 구조의 사용은, 금속 층의 에칭을 위한 저비용의 간결한 방법을 제공하며 복잡한 포토리소그래피 공정이 필요하지 않는 자기 조정(self-adjusting) 공정을 제공한다.
본 발명의 방법을 사용하면, 반도체 다이는 더 적은 공정 단계로 제조될 수 있다. 따라서, 본 발명의 각각의 생산 공정의 재료와 생산량은 개선되고, 본 발명의 방법과 반도체 다이의 구현에 관련되는 복잡성과 제조 기구의 사용은 감소된다. 따라서, 높은 신뢰성의 IC 패키지를 생성하기 위한 간단한 공정에 의해 제조되는 CSP 패키지를 저비용으로 생산하기 위한 목적은 효율적이며 생산적으로 달성된다. 시스템 레벨에 있어서 부담할 수 없을 정도의 비용문제에 대한 고민없이 고밀도 패키지에 관한 산업계의 요구를 만족시키는 것이 가능하다.
본 발명의 한 개 이상의 실시예의 설명은 첨부된 도면과 이하의 상세한 설명에 기술된다. 본 발명의 다른 특징, 목적, 그리고 효과는 상세한 설명, 도면 그리고 청구항에 의해 명백해질 것이다.
본 발명을 더 잘 이해하기 위해서는, 반도체 IC 패키지 공정과 아래에서 설명되는 특징에 관련되어 사용되는 특정 용어의 의미를 명확히 하는 것이 도움이 될 수 있다.
"반도체(semiconductor)" 란 금속과 절연체 사이에 해당되는 전기 저항률(대략 10-2 에서 109 옴-센티미터)을 가지는 결정체 물질이다. 반도체의 저항률은 온도의 증가에 따라 급격히 감소함이 보통이다. 반도체는 통신, 컴퓨터 기술, 제어 시스템 그리고 다른 여러 경우에 사용되는 다양한 전자 기구의 기초적인 물질이다.
"다이(die)" 는 실리콘 웨이퍼 또는 반도체 물질의 하나의 직사각형의 조각으로서, 그 내부에 전기적인 특정 회로들이 구현된다. 다이는 "칩" 또는 "마이크로칩" 으로 종종 불리기도 한다. "다이"의 복수형은 "다이즈(dies)" 이다.
"패드(pad)"는 다이 위의 금속 영역으로서( 보통 100㎛ x 100㎛ ) 다이와 기판의 전기적인 접촉을 위하여 다이를 기판에 부착시킴으로서, 다이와 기판의 전기적인 연결이 형성될 수 있다.
"패키지(package)"는 다이를 위한 용기이며, 주로 플라스틱 또는 세라믹으로 만들어진다. 패캐지는 패키지 내부의 회로소자에 대한 전기적인 접근을 허용하기 위한 외부 단자를 포함한다. 외부 단자는 또한 파워공급, 신호 분배기, 전력 분산, 회로의 물질적, 화학적 보호의 역할을 한다.
"본딩(bonding)"은 패키지 내에 다이를 고정시키기 위한 공정이다.
"인터커넥트(interconnect)" 는 높은 도전성의 물질로서, 전형적으로 알루미늄, 구리 또는 폴리실리콘이며, 이러한 물질은 전기적인 신호를 다이의 다른 부분들로 전달한다. 좀 더 자세하게는, "인터커넥트" 는 다양한 회로 소자간의 연결을 위해 필요한 다이 패키지 또는 보드 위의 소자간의 라우팅(routing)을 의미할 수도 있다.
"라우팅"은 IC 내의 모든 인터커넥션을 논리소자의 포트로 연결하는 행위, 또는 인쇄회로기판 위의 회로소자의 인터커넥션을 의미한다.
"인터커넥트 범프(interconnect bump)"는 다이를 기판 또는 보드(board)에 연결하기 위해 사용되는 도전성 본딩 에이전트(agent)에 의해 덮이는 컨택트 구조를 의미한다.
"IC"는 넓은 의미로 하나의 다이 위에 있는 두 개 이상의 상호연결된 회로 소자 또는 회로의 대부분의 소자를 단일-결정 실리콘 웨이퍼 위에 결합하는 제조 기술을 일컫는데 종종 사용되며, 그 차이는 문맥에서 이해되어야 할 것이다.
반도체 제조의 공정 흐름은 두 개의 공정으로 나누어진다. "프론트 엔드(front end) " 와 "백 엔드(back end)" 공정이 그것이다. 프론트 엔드 공정은 웨이퍼 공정, 즉, 일련의 단계 또는 루프로서 각각은 반도체 물질 위에 층를 형성하는 단계를 포함한다. 이러한 단계 또는 루프는 포토리소그래피, 에칭, 스트립, 확산, 이온 주입, 증착, 그리고 화학적 기계 공정을 포함한다.
종합적으로, "프론트 엔드" 팹(fab) 또는 IC 파운드리(foundry)에 발생하는 이러한 단계는 반도체-구조-정의 공정으로 불리워진다. 이러한 이유에서, 그것들은 "프론트 엔드" 공정으로 불린다.
"프론트 엔드" 공정 후에, 공정 완료된 웨이퍼는 "다이 싱귤레이션"이라는 공정시에 각각의 다이로 나뉘어진다. 각각의 다이는 그런 다음에 IC 의 최종 응용에 있어서의 전기적인 연결을 위해 사용되는 (웨이퍼 레벨의) 패키지로 결합된다. 이는 "백 엔드" 공정 흐름을 구성한다.
플립-칩(flip-chip) 어셈블리로 알려진 어셈블리 기술은 가공되지 않은, 패키징되지 않은 다이를 아래쪽으로 향하게 하여 직접적으로 기판 또는 보드에 부착시는 것이 요구된다. 이러한 유형의 부착은 종래의 제 1 레벨 IC 패키징을 요구하지 않으며, 인쇄회로기판(PCB) 위에 존재하는 캐리어 기판과 반도체 다이간에 요구되는 인터커넥션을 제공한다.
다음 예는 반도체 다이 웨이퍼 위에 인쇄된 리라우팅 트레이스를 형성하는 공정을 예시하며, 이러한 공정 다음에는 플립 칩과 CSP 웨이퍼 레벨의 패킹(packing) 기술에 사용되는 다이 인터커넥트 범핑 단계가 따라온다.
전기적인 인터커넥트는 땜납 범프이거나 도전성 범프일 수 있다.
인터커넥트가 땜납 범프인 경우에는, 웨이퍼 범핑은 두 개의 구별되는 공정을 필요로 한다. 제 1 공정은 도 1 내지 6 에서 볼 수 있듯이 각각의 컨택트 패드를 위한 납땜가능한 금속 층을 생성하며, 캐리어 기판 또는 보드기판(도시되지 않음)의 입출력(I/O) 패드를 생성한다. 제 2 공정은 다이의 컨택트 층 위에 인터커넥트 범프 재료를 증착시킨다.
컨택트 패드에 빈번하게 사용되는 금속은 알루미늄이다. 알루미늄 입출력 컨택트 패드는 납땜할 수 없기 때문에, 일련의 금속 층은 입출력 패드와 땜납 범프간의 인터페이스로서 작용하도록 증착되어야 한다. 이러한 "언더 범프 야금술(under bump metallurgy : UBM)" 공정은, 알루미늄 컨택트 패드에 부착된 접착(adhesion) 층, 땜납이 알루미늄과 접촉하는 것을 방지하기 위한 장벽 층, 땜납 합금으로의 인터메탈릭(intermetallic) 연결을 형성하기 위한 납땜가능 층, 그리고 강건한 납땜화 조건을 보장하기 위한 산화 보호 층을 제공하도록 조작되어 있다. 스퍼터링(sputtering) 또는 전기도금, 이베퍼레이션(evaporation), 그리고 일렉트로리스 웨트 케미스트리(electroless wet chemistry)와 같은 여러 개의 UBM 증착 기술이 사용될 수 있다.
도 1은 웨이퍼의 다이 싱귤레이션후의 반도체 다이(10)의 평면도이다. 예시된 다이(10)는 반도체-구조-정의 공정과 어셈블리를 거치게 된다. 페시베이션 공정(100)은 도 1과 2에 예시되어 있다.
이 실시예에서는, 다이(10)는 정사각형의 구획과 컨택트 층(50)을 구비하는 구조이고, 컨택트 층(50) 위에는 그 내부를 통과하여 하나의 다이 경계(9)에서 다른 다이 경계(11)로 뻗어있는 라인이 놓여 있다. 컨택트 패드 레이아웃(12)의 각각의 패드(13)는 컨택트 층(50)으로 직접 부착되어 있다.
패시베이션 공정(100) 중에는, 다이(10)의 컨택트 층(50)이 패시베이션 층(14)에 의하여 덮인다. "프론트 엔드" 공정 중에는, 다양한 산화 층이 반도체 웨이퍼 위로 증착될 수 있다. 이러한 층은 전기적으로 전기적 경로 또는 트랜지스터를 서로 격리 시키기 위하여 실리콘 내에 확산 영역을 생성하는 역할을 하는 마스킹 장벽로서 사용될 수 있다. 따라서, 패시베이션 층(14)을 생성하는 것과 같은 산화물은 컨택트 층(50) 위에 증착될 수 있는데, 이는 아래의 회로를 보호하기 위하여 최종 유전체 층으로서 작용한다. 패시베이션 층(14)은 또한, 컨택트 층(50) 이 "백 엔드" 공정 흐름 중에 처리되고 패키징될때 손상이나 오염되지 않도록 보호한다. 패시베이션 층(14)은 또한, 다이의 컨택트 층(50)과 캐리어 표면(도시되지 않음) 사이에 요구되는 전기적인 연결을 위한 인터커넥트를 형성하는 데 있어서 중요하다.
패시베이션 층(14)은 폴리이미드이다. 폴리이미드와 같은 폴리머는 박막(thin film) 응용 분야에서 선호되며, 이는 폴리머가 아주 낮은 유전 상수와 최소의 손실 탄젠트(loss tangents)를 가지고 있기 때문이다. 폴리머 층은 또한, 다음 단계인 범핑 단계를 위한 스트레스 버퍼(stress buffer) 층으로서 동작할 수 있다. 따라서, 반도체 다이(10)에 대한 반도체-구조-정의 공정을 구현하는 공정은 패시베이션 공정(100)으로부터 시작된다.
도 2는 도 1 에 도시된 다이(10)의 단면을 X-X 라인을 따라서 관찰한 단면도이며, 실리콘 층(18)과 패시베이션 층(14)을 도시한다. 컨택트 패드 레이아웃(12) 은 컨택트 층(50)의 내부 영역에 예시되어 있으며, 각각의 컨택트 패드(13)의 형태로 되어 있다.
다이(10)가 패시베이션 층(14)에 의하여 덮인 후에, 금속화 공정(102)이 수행된다. 이러한 금속화 공정(102) 중에는, 금속 층(20)이 순차적으로 다이(10) 위에 증착된다. 금속화 공정(102)은 구리(Cu)와 티타늄(Ti)을 패시베이션 층에 전기도금함으로써 수행된다. 예를 들어, 얇은 티타늄과 구리 층(가령, 200 nm 의 티타늄 그리고 300nm 의 구리)는 반도체 다이(10)의 전체에 균일하게 스퍼터링된다. 티타늄은 또한 컨택트 패드(13)를 위한 확산 장벽으로서 동작한다. 스퍼터링된 구리 층은 인쇄 베이스로서 작용하므로, 요구되는 금속 층(20)을 생성한다. 팔라듐(Pd) 또는 티타늄/니켈/금(Ti/Ni/Au)도 역시 사용될 수 있다.
도 3 은 도 1 의 반도체 다이(10)의 평면도로서 금속화 공정(102)의 수행 후의 모습이다. 컨택트 층(50)은 이제 금속 층(20)에 의하여 덮임으로써, 패시베이션 층(14)을 효율적으로 덮으며, 그에 따라 컨택트 패드 층(12)이 컨택트 층(50)의 윗면에서 더 이상 보이지 않도록 한다. 도 4는 라인 X-X 를 따라 관찰한 도 3의 다이(10)의 단면도이다. 도 4 에서, 금속 층(20)은 패시베이션 층(14)과 컨택트 패드 레이아웃(12)을 완전히 덮고 있다. 따라서, 금속화 공정(102)은 반도체-구조-정의 공정을 구현하는 공정을 완성시킨다.
금속화 공정(102) 이후에는, 리라우팅 인쇄 공정(104)이 수행되는데, 그에 의한 결과는 도 5 에 도시되어 있다. 인쇄 기술은 재배치 라인(24)에 연결된 범프 영역(22)을 생성함으로써 도전성 재배치 구조(23)를 형성하는데 사용된다. 어떤 실시예에서는, 금속 층의 두께를 적정하게 선택하는 것은 재배치 구조의 도전성을 제어하는데 많은 도움을 준다. 예를 들면, 재배치 구조(23)의 도전성은 금속 층(20) 의 두께를 증가시킴으로서 쉽게 향상될 수 있다.
도전성 재배치 구조(23)를 형성하기 위하여, "스텐슬 인쇄" 라고 불리는 페이스트 증착 방법이 사용된다. 스텐슬 인쇄는 실리콘 반도체 웨이퍼 위에 직접적으로 전도성 폴리머를 인쇄하기 위한 컨트롤드 컬랩스 칩 커넥트(Controlled Collapse Chip Connect: C4) 공정에 대한 바람직한 대체가능한 방법이다. 스텐실 인쇄에서는, 스텐실 또는 다른 형태의 마스크가 컨택트 층(50) 위에 도전성 물질을 형성하기 위하여 사용된다.
스텐실은 전형적으로 미리 정해진 패턴 내에 위치한 구멍(aperture)을 가지고 있는데, 그러한 패턴은 바람직한 재배치 디자인의 패턴 또는 다이의 컨택트 층 위의 컨택트 패드의 패턴에 따른다.
이 실시예에서는, 스텐실은, 도전성 물질이 형성된 컨택트 층(50) 위에 위치할 수 있다. 스텐슬 내부의 스텐슬 구멍은 실질적으로 컨택트 층(50)을 덮기 위해 컨택트 층(50) 위에 정렬된다. 도전성 폴리머 또는 아교는, 스텐슬의 윗 표면을 가로질러 스텐슬의 구경을 통과하여, 예를 들면, 스퀴지(squeegee)에 의해 기계적으로 투여된다. 도전성 물질은 그것에 의하여 컨택트 층(50)의 적정한 영역 위에 정확하게 증착되며, 그로인해 도 5 에 도시된 바와 같은 재배치 패턴 또는 디자인이 생성된다.
도전성 물질이 균일하게 증착되는 것과 그러한 물질이 적정한 영역에 국한되야 한다는 것은 중요한 요소이다. 잘 알려진 다양한 스텐슬 인쇄 기술은, 물질이 형성되는 동안 스텐슬 마스크를 스텐슬이 놓여져 있는 다이 표면으로부터 격리함으로써 초래되는 도전성 물질의 배치에 있어서의 불규칙성을 방지하는데 사용될 수 있다.
각각의 재배치 라인(24)은 제 1 말단(25)과 제 2 말단(27)을 포함한다. 도 5 에서, 재배치 라인(24)은 서로 평행하며, 각각의 재배치 라인(24)의 제 2 말단(27)은 컨택트 영역(31) 내의 다른 재배치 라인(도 7에 도시됨)의 제 2 말단과 일치하거나 겹친다. 환언하면, 각 제 2 말단(27)은 다이 배열 축(die alignment axis)(28)을 따라 위치되며, 그에따라, 각각 다른 재배치 구조(23)와 금속 층(20)의 밑에 증착된 컨택트 패드 레이아웃(12)의 컨택트 패드(13) 사이의 전기적인 인터커넥션을 가능하게 해준다. 도 5 에 상세히 예시되어 있는 바와 같이, 재배치 라인(24)의 제 1 말단(25)은 링 리세스(26)(도 6에 도시됨)를 구비하는 범프 영역(22)을 형성한다.
도 6 은 본 발명의 인쇄된 리라우팅 트레이스(57)를 라인 X-X 에서 관찰한 단면도를 나타내며, 리라우팅 인쇄 공정(104)을 거친 후의 상태를 나타낸다. 재배치 구조(23)의 재배치 라인(24)은 덮이지 않은 영역인 다이 영역(29)을 노출시키면서 금속 층(20)의 위에 순차적으로 놓여 있다. 리라우팅 인쇄 공정(104)은 또한 재배치 구조(23)의 범프 영역(22) 내에 링 리세스(26)를 형성한다. 컨택트 패드(13)는 금속 층(20)과 재배치 라인(24) 아래에 순차적으로 증착된 패시베이션 층(14) 의 내부 영역에 위치하도록 도시되어 있다.
도 6 은 또한, 컨택트 패드(13)와 재배치 라인(24) 사이의 전기적인 인터커넥트를 보여준다. 이러한 전기적 인터커넥트는 컨택트 패드(13)로부터 금속 층(20) 을 따라 통과하여 중첩된 컨택트 영역(31)(도 7에 도시됨)과 재배치 라인(24)의 제 2 말단(27)까지 이어진다. 따라서, 반도체 다이(10)의 다양한 층들을 가로지르는 웨이퍼 레벨의 인쇄 리라우팅 트레이스(57)는 컨택트 층(50) 위에서 생성된다.
도 5 에 도시된 바와 같이, 인쇄된 리라우팅 트레이스(57)를 생성하는 방법은, 전형적으로 원래 주변기구와의 결합을 위해 고안되었던 필수적이지 않은 영역에 배열된 IC 를 재배치 리라우팅 트레이스를 수단으로 하여 영역에 배열되어 결합될 수 있도록 변환하는데 사용된다. 더욱이, 본 발명에서 구현된 바와 같은 재배치 공정 흐름은 주변의 패드 피치(pitch)를 상당히 큰 규모의 패드 피치를 구비하는 영역 어레이로 재구현되도록 해주며, 덜 비싸고 덜 복잡한 인쇄회로 기판 위에 인터커넥션을 가능하게 해준다. 이러한 목적을 위하여, 바람직하게는 웨이퍼 범핑 기술이 사용된다. 웨이퍼 범핑은 와이어 본드(wire-bond)IC 와 비교하여 소형의 구획과 뛰어난 전기적인 특징을 갖는다.
따라서, 리라우팅 인쇄 공정(104) 후에, 범핑 단계(106)가 수행된다. 이는 프론트 엔드 공정의 제 2 단계이다. 이 제 2 단계는 다이(10)의 컨택트 층(50) 위에 인터커넥트 범프(30)를 증착시키는 것(도 7에 도시되어 있음)을 포함한다. 인터커넥트 범프(30)는 재배치 라인(24)에 연결되어 있는 범프 영역(22) 내에 증착되는데, 이는 다이(10)의 컨택트 층(50)과 캐리어 표면 사이의 외부적인 연결을 제공하기 위함이다.
공지의 인터커넥트 소자는 땜납으로 만들어진다. 땜납 범프는 인쇄 기술을 사용하여 증착되거나 도금될 수 있다. 이 실시예에서는, 리라우팅 인쇄 공정(104)은 땜납의 스텐슬 증착과 연관하여 사용된다. 플립 칩 땜납 범프는 다이와 기판 사이에 기계적이고 전기적인 연결 모두를 제공한다. 공정을 원할히하고 신뢰도를 고양시키기 위하여, 충분한 땜납이 각 범프 영역(22)에 균일하게 증착되는 것이 필수적이다. 비록 금과 같은 다른 금속이 사용될 수 있지만, 보통 점성있는 바인더(binder) 내에서 물에서 용해가능한 땜납 합금 파우더인 땜납 페이스트가 증착을 하는데 사용된다.
땜납 페이스트의 덩어리는 재배치 구조(23) 위에 증착된다. 그에 이어서, 땜납 페이스트는 종래의 열 전달 메커니즘(전도, RF, 또는 응축과 같은 메커니즘)에 의하여 땜납 범프를 형성하도록 리플로우(reflow)된다.
본 발명의 다른 실시예에 따르면, 컴플라이언트(compliant) 범프는 온도 사이클에 있어서 더 좋은 성능을 보여준다. 적정한 컴플라이언트 범프 물질은 ICA 와 같은 아교 또는 도전성 폴리머이다. 도전성 폴리머는 스텐슬 인쇄 기술을 사용하여 인쇄될 수 있다.
도 7 과 8 은 범핑 단계(106)를 수행한 후의 다이를 나타낸 도면이다. 도전성 물질 또는 땜납은 재배치 구조(23)의 범프 영역(22) 위에 증착되는데, 보드의 캐리어 표면에 다이(10)를 인터커넥트시킨다.
도 7은 땜납 또는 도전성 범프가 그 위에 인쇄되어 있는 재배치 구조(23)를 구비하는 다이(10)의 평면도이다. 인터커넥트 범프(30)는 범프 영역(22)의 리세스(26)의 내부에 증착되도록 도시되어 있다.
도 8 은 라인 X-X 를 따라서 관찰한 도 7의 다이에 대한 단면도를 도시한다. 자세하게는, 범핑 단계(106)를 거진 후의 다이(10)의 단면을 도시한다. 인터커넥트 범프(30)는 재배치 라인(24)의 제 1 말단(25) 위에 순차적으로 증착되도록 예시되어 있다. 자세하게는, 범프 영역(32)은 범프 영역(22)의 링 리세스(26)의 내부에 증착된 인터커넥트 범프(30)를 나타낸다. 인터커넥트 범프(30)는 범프 영역(22)을 통하여 재배치 라인(24)과 물리적으로 연결되어 있다. 재배치 라인(24)의 제 2 말단(27)은, 컨택트 영역(31) 내의 다이 배열 축(28)을 따라서 서로 다른 재배치 라인의 제 2 말단과 중첩된다. 환언하면, 다양한 재배치 구조는 컨택트 영역(31)에서 서로 전기적으로 인터커넥트되어 있다. 결과적으로, 컨택트 패드(13)는 금속 층(20), 재배치 라인(24), 범프 영역(22), 그리고 인터커넥트 범프(30)를 통하여 모든 재배치 구조와 전기적으로 연결되어 있다.
범핑 단계(106) 동안, 스텐슬 인쇄 기술은 범프 영역(22)의 위에 땜납 또는 도전성 물질을 증착하는데 사용된다. 재배치 구조(23)를 생성하는데 사용되는 인쇄 공정처럼, 스텐슬 인쇄는, 다이(10)의 컨택트 층(50)을 가로질러 컨택트 패드 레이아웃(12)에 따라 정렬하도록 배열된 구멍을 포함하는 스텐슬을 제조하는 공정을 포함한다. 땜납 또는 도전성 물질인 범프 물질은, 땜납 또는 도전성 페이스트의 일부 덩어리를 스텐슬을 가로지르도록 예를 들어 스퀴지 블레이드(squeegee blade)를 사용하여 밀어넣음으로써, 스텐슬을 통과하여 웨이퍼로 전달된다.
도 13 내지 15 는 범핑 단계(106)의 다른 중간단계에서의 범프 영역을 예시하며, 그 다음 단계인 금속 층(20)의 에칭을 예시한다. 특히, 도 13 내지 15 는 땜납 페이스트 증착 공정 중의 도 8의 범프 영역(32)을 도시한다. 도 13 에서는, 인쇄된 땜납 페이스트(34)는 범프 영역(22)의 링 리세스(26)의 내부에 증착된다. 재배치 라인(24)은 범프 영역(22)에 결합되어 있다.
땜납 페이스트(34)는 땜납 파티클(particle)과 플럭스(flux)를 혼합하여 형성된다. 고온도의 땜납(97% 납, 3% 주석) 또는 저온도의 공정(eutectic)을 갖는 땜납(37% 납, 63% 주석) 중의 어느 하나를 형성하는데 사용되는 종래의 땜납 페이스트가 사용될 수 있다. 스텐슬의 오프닝(opening) 과 리세스(recess)에 분포되어 있는 땜납 페이스트(34)는 범핑된 캐리어 기판의 위에 땜납 범프를 형성한다. 따라서, 고온도 또는 저온도의 땜납중의 선택은 바람직한 최종 범프 구성에 의존한다. 일반적으로, 고온도의 땜납은, 플립 칩이 세라믹 또는 다른 고온도의 표면 캐리어에 부착되어 있는 경우에 사용되는 반면에, 저온도의 땜납은 플립 칩이 오가닉(organic) 또는 다른 저온도의 표면 캐리어에 부착되어 있는 경우에 사용된다.
도 13 을 다시 참조하면, 인쇄된 땜납 페이스트(34)는 링 리세스(26)의 내부에 증착되고, 땜납 리플로우(reflow) 단계는 도 14 에서 볼 수 있듯이 매끄러운 구형의 땜납 범프를 만든다. 땜납 페이스트의 리플로우는 땜납 볼(ball)의 균일함을 결정한다. 이는, 다시, 다이의 주어진 컨택트 층이 궁극적으로 보드의 커넥션 또는 캐리어 표면과 연결되는 방법을 결정한다. 적정한 볼 크기와 형태에 대해 영향을 주는 요인에는 가열 메커니즘, 가열율(heating rates) 그리고 온도가 있다. 게다가, 이러한 잘 형성되고 신뢰도가 높은 땜납 범프를 생산하기 위해, 리플로우 공정은 가장 적절한 특징을 갖도록 주의깊게 최적화되어야 한다.
이러한 목적을 위해, 도 14에서, 재배치 라인(24)의 제 1 말단(25)은 링 리세스(26)와 가이드 영역(36)을 포함한다. 리플로우 공정이 수행될 때, 가이드 영역(36)은 링 리세스(26)의 내부에 땜납 페이스트(34)를 보유하고 둘러싸기 위한 범프 스탑(bump stop)의 역할을 하고, 그에 따라 땜납 페이스트(34)의 유출을 막고 매끈하고 신뢰도 있는 땜납 조인트(joint)를 생성한다.
도 14에서 도시된 것처럼, 땜납 언더범프 금속화(underbump metallization: UBM)(38)은 다수의 인터커넥트 범프(30)와 다수의 컨택트 패드(13) 사이의 인터페이스에서의 낮고 안정적인 컨택트 저항을 보장한다. 알루미늄 컨택트 패드(13)는 비도전성 산화 알루미늄을 제거하기 위해 다시 금속화될 수 있다.
추가적으로, UBM 은 다음과 같은 추가적인 요구를 수행한다: (1) 금속 층(20)과 다이의 패시베이션 층(14)에 부착된다. (2)주변으로부터 실리콘 층(18) ( 도 1 에 도시됨)을 보호하기 위하여 패시베이션 층(14)을 밀폐되도록 감싼다. (3)다수의 인터커넥트 범프(30)와 금속 층(20) 사이의 확산 장벽으로서 작용한다. (4)최적의 땝납 리플로우를 위한 수화 가능한(wettable) 표면을 제공한다(땜납은 수화 가능한 표면에 친화적이기 때문이다). 그리고 (5)가장 적은 양의 스트레스를 유도하여 장기적인 신뢰도가 영향을 받지 않게 한다. UBM 을 위한 표준 공정은, 다이의 컨택트 층 전체의 위에 금속의 얇은 층을 스퍼터링하기 전에 자연 산화물의 에칭하는 공정을 포함한다.
도 13의 땜납 리플로우 후에는, 스텐슬 인쇄 기술의 적용후에 남아 있는 인쇄된 특징이 금속 층(20)을 에칭하기 위한 마스크로서 사용된다. 이는 덮이지 않은 다이 영역(40)을 노출시킨다. 도 15 는, 금속 층(20)이 에칭된 후의 범프 영역(32) 을 도시한다. 따라서, 재배치 라인(24)은 반도체 다이(10)의 컨택트 층 위의 금속 층(20)을 에칭하기 위한 자기 배열 마스크로서 작용한다. 이 실시예에 있어서, 땜납 범프의 리플로우 공정은 하기에서 더 자세히 기술되는 공정내에 포함되는 금속 층 에칭 공정이 수행된 직후에 발생한다.
마찬가지로, 도 16 및 17 은 범핑 단계(106)와 그 다음 단계인 인쇄된 컴플라이언트 도전성 범프를 사용한 금속 층(20a)의 에칭 단계를 보여준다. 도 16 은 리라우팅 인쇄 공정(104) 후의 범프 영역(32a)을 보여준다. 도전성 범프(34a)는 재배치 라인(24a)의 제 1 말단(25a)에서 범프 영역(22a)의 링 리세스(26a)내에 도전성 범프 물질을 증착시킴으로써 형성된다. 도 17은 금속 층(20a)의 에칭에 의해 덮이지 않은 다이 영역(40a)이 노출된 후의 범프 영역(32a)을 보여준다. 금속 층(20a)의 에칭은 재배치 라인(24a)을 자기 배열 마스크로서 사용함으로써 달성된다.
도 18 및 19 는 또다른 재배치 구조(23b)를 구비하는 범프 영역(32b)을 보여준다. 재배치 라인(24b)의 제 1 말단은 리라우팅 라인 패드(33)를 포함한다. 이 실시예에 있어서, 리라우팅 라인 패드(33)는 인터커넥트 범프(34b)와 금속 층(20b) 아래에 위치한 회로 사이의 전기적인 인터커넥션을 제공한다. 범프 영역(22b)의 링 리세스는, 도전성 범프 물질이 인터커넥트 범프(34b)를 형성하기 위하여 리라우팅 라인 패드(33)위에 직접적으로 인쇄되므로, 더 이상 필요하지 않다.
도 19 는, 위에서 기술된 방법과 같은 방법, 즉, 재배치 구조(23b)의 인쇄된 특징을 자기 배열 에칭 마스크에 이용하여 금속 층(20b)을 에칭한 결과를 보여준다.
도 9 내지 12 는 본 발명의 공정의 또다른 실시예를 예시한다. 패시베이션 공정(100)과 금속화 공정(102)에 이어서, 비도전성 인쇄 공정(108)이 수행된다 (도 9 및 10). 이러한 공정 중에, 비도전성 범프 물질(51)의 인쇄( 도 20에 도시됨)는 인터커넥트 범프(30c)를 형성하기 위하여 금속 층(20c) 위에 증착된다. 인쇄 공정의 비용에 있어서 효유성을 증가시키기 위하여, 실리콘 또는 다른 탄성물질(elastomer)과 같은 비도전성 물질은 상기에 설명된 스텐슬 인쇄 기술을 이용하여 증착된다.
도 9는 금속 층(20c)의 위에 증착되는 비도전성 폴리머(30c)의 인쇄를 구비하는 다이(10c)의 내부 영역에서의 컨택트 패드 레이아웃(12c)을 보여준다. 도 10 은 라인 P 를 따라서 관찰한 단면도로서, 실리콘 층(18c), 패시베이션 층(14c), 그리고 금속 층(20c)의 위에 순차적으로 증착된 비도전성 폴리머 범프(30c)의 단면도를 나타낸다.
도 11은 인쇄된 리라우팅 트레이스(57c)가 재배치 구조(23c)의 인쇄에 의해 형성된 후의 다이(10c)의 평면도를 나타낸다. 도 12로부터 분명히 알 수 있듯이, 도전성 재배치 구조(23c)는 범프 영역(22c) 내의 비도전성 인터커넥트 범프(30c) 를 완전히 덮고 있다. 도 20 은 도 9 및 10 의 반도체 다이(10c)의 범프 영역(32c) 의 단면도를 나타낸다. 앞서 기술된 것과 같은 공정후에, 패터닝된 폴리머는 금속 도금을 에칭하기 위하여 마스크로서 사용된다.
비록 본 발명이 바람직하게는, 칩 사이즈 패키징을 위한 인쇄된 리라우팅에 관련되어 있지만, 다른 분야, 특히 웨이퍼 레벨 패키징의 넓은 분야에 대한 적용도 본 발명의 범위내에 속한다. 따라서, 본 발명의 다수의 실시예가 기술되었다. 그럼에도 불구하고, 다양한 실시예의 변형은 본 발명의 정신과 범위를 벗어나지 않는 범위내에서 이루어질 수 있음을 이해해야 한다. 따라서, 다른 실시예는 다음에 기술되는 청구항의 범위 내에 속한다.
본 발명의 방법은 포토리소그래피나 도금과 같은 값비싼 공정을 제거함으로써 웨이퍼 레벨 패키징에 있어서 재배치 구조의 생성을 위한 비용과 복잡성을 상당히 감소시킨다. 또한, 재배치 구조를 자기 배열 마스크로서 사용하여 배열의 정돈성을 증가시키고 필요한 공정의 수를 줄임으로써, 생산의 최적화와 효율성을 향상시킨다.
도 1은 반도체 다이의 평면도이다.
도 2는 도 1의 다이를 라인 X-X 에 따라 절단한 모습을 보여주는 단면도이다.
도 3은 다이에 대해 금속화 공정을 행한 후의 평면도이다.
도 4는 도 2의 다이를 라인 X-X 에 따라 절단한 모습을 보여주는 단면도이다.
도 5는 인쇄된 재배치 구조를 구비하는 다이의 평면도이다.
도 6은 도 5의 다이를 라인 X-X 에 따라 절단한 모습을 보여주는 단면도이다.
도 7은 연결 범프 물질을 갖는 도 5의 다이의 평면도이다.
도 8은 도 6의 다이를 라인 X-X 에 따라 절단한 모습을 보여주는 단면도이다.
도 9는 다른 공정의 평면도이다.
도 10은 도 9의 다이를 라인 X-X 에 따라 절단한 모습을 보여주는 단면도이다.
도 11은 인쇄된 재배치 구조를 구비하는 도 10 의 다이의 평면도이다.
도 12는 도 11의 다이를 라인 X-X 에 따라 절단한 모습을 보여주는 단면도이다.
도 13은 연결 범프 영역의 단면도이다.
도 14는 땜납 처리 후의 도 13의 땜납 범프 영역을 도시하는 또 다른 단면도이다.
도 15는 금속 에칭 처리 후의 도 14의 땜납 범프 영역을 도시하는 또 다른 단면도이다.
도 16은 도전성 범프 영역의 단면도이다.
도 17은 금속 층 에칭후의 도 16의 도전성 범프 영역을 도시하는 단면도이다.
도 18은 또 다른 실시예의 또 다른 도전성 범프 영역을 도시하는 도면이다.
도 19는 금속 층 에칭 처리 후의 도 18의 도전성 범프 영역을 도시하는 도면이다.
도 20은 비도전성의 언더 범프 물질을 사용한 또 다른 실시예의 단면도이다.

Claims (47)

  1. 웨이퍼 레벨 패키징을 위한 인쇄된 리라우팅(printed re-routing)을 형성하는 방법으로서,
    반도체 다이(10) 위에 컨택트 층(50)을 형성하는 단계와,
    상기 컨택트 층(50) 위에 도전성 재배치 구조(conductive redistibution structure)(23)를 형성하는 단계와,
    상기 도전성 재배치 구조(23)를 자기 배열 마스크로서 사용하여 상기 다이의 상기 컨택트 층(50)을 에칭하는 단계를 포함하는
    방법.
  2. 제 1 항에 있어서,
    상기 컨택트 층을 형성하는 단계는 상기 반도체 다이의 상기 컨택트 층 위에 반도체 정의 공정(semiconductor defining processes)을 구현하는 단계를 포함하는
    방법.
  3. 제 1 항에 있어서,
    상기 도전성 재배치 구조를 형성하는 단계는 범프 영역(22)을 형성하는 단계를 포함하는
    방법.
  4. 제 3 항에 있어서,
    상기 컨택트 층과 캐리어 표면 사이에 외부적인 연결을 제공하기 위해 상기 도전성 재배치 구조의 상기 범프 영역 위에 인터커넥트 범프(30)를 형성하는 단계를 더 포함하는
    방법.
  5. 제 1 항에 있어서,
    상기 다이의 상기 컨택트 층의 위에 도전성 재배치 구조를 형성하는 단계 전에, 언더 범프 물질(under bump material: UBM)이 상기 다이의 상기 컨택트 층의 위에 증착되는
    방법.
  6. 제 2 항에 있어서,
    상기 반도체 구조 정의 공정을 구현하는 단계는 상기 다이의 상기 컨택트 층의 위에 패시베이션 층(14)을 형성하는 단계를 포함하는
    방법.
  7. 제 6 항에 있어서,
    컨택트 패드(13)를 구비하는 상기 패시베이션 층을 형성하는 단계를 더 포함하는
    방법.
  8. 제 7 항에 있어서,
    상기 반도체 구조 정의 공정을 구현하는 단계는 상기 패시베이션 층 위에 도전성 물질을 스퍼터링하고 상기 컨택트 층 위에 금속 층(20)을 형성하는 단계를 더 포함하는
    방법.
  9. 제 8 항에 있어서,
    상기 다이의 상기 컨택트 층을 에칭하는 단계는 상기 컨택트 층의 상기 금속 층을 에칭하는 단계를 포함하는
    방법.
  10. 제 7 항에 있어서,
    금속 및 금속 합금을 포함하는 그룹으로부터 선택된 도전성 물질을 사용하여 상기 컨택트 패드를 형성하는 단계를 더 포함하는
    방법.
  11. 제 6 항에 있어서,
    상기 패시베이션 층을 사용하여 장벽 층을 형성하는 단계를 더 포함하는
    방법.
  12. 제 6 항에 있어서,
    폴리이미드를 포함하는 그룹으로부터 선택된 유전체 물질을 이용하여 상기 패시베이션 층을 형성하는 단계를 더 포함하는
    방법.
  13. 제 8 항에 있어서,
    상기 컨택트 패드와 상기 재배치 구조 사이에 전기적인 컨택트를 제공하는 단계를 더 포함하는
    방법.
  14. 제 2 항에 있어서,
    상기 반도체 구조 정의 공정을 구현하는 단계는 인쇄 공정에 의하여 달성되는
    방법.
  15. 제 14 항에 있어서,
    상기 인쇄 공정은 스텐슬 인쇄 공정인
    방법.
  16. 제 1 항에 있어서,
    도전성 폴리머와 아교를 포함하는 그룹으로부터 선택된 도전성 물질을 사용하여 상기 도전성 재배치 구조를 형성하는 단계를 더 포함하는
    방법.
  17. 제 16 항에 있어서,
    상기 도전성 물질은 등방성 도전성 접착제 (Isotropic Conductive Adhesive: ICA) 인
    방법.
  18. 제 3 항에 있어서,
    상기 도전성 재배치 구조의 상기 범프 영역 내에서 인터커넥트 범프 물질을 증착시키는 단계를 더 포함하는
    방법.
  19. 제 18 항에 있어서,
    상기 인터커넥트 범프 물질은 땜납 페이스트인
    방법.
  20. 제 18 항에 있어서,
    상기 인터커넥트 범프 물질은 ICA 와 같은 도전성 폴리머인
    방법.
  21. 제 8 항에 있어서,
    상기 도전성 재배치 구조는 제 1 말단(25)과 제 2 말단(27)을 포함하는
    방법.
  22. 제 21 항에 있어서,
    상기 제 1 말단이, 상기 인터커넥트 범프 물질의 유출을 방지하기 위해 상기 인터커넥트 범프를 보유하고 둘러싸기 위한 범프 스탑으로서 동작하는 가이드 영역(36)과 링 리세스(26)를 구비하는 상기 범프 영역을 포함하는
    방법.
  23. 제 22 항에 있어서,
    상기 가이드 영역이 땜납 스탑으로서 동작하는
    방법.
  24. 제 22 항에 있어서,
    상기 도전성 재배치 구조는 금속 층의 에칭을 위한 자기 배열 마스크의 역할을 하는
    방법.
  25. 제 4 항에 있어서,
    상기 반도체 다이는, 금속, 에폭시 글래스 또는 세라믹을 포함하는 그룹으로부터 형성된 상기 캐리어 표면의 위에 부착되는
    방법.
  26. 제 5 항에 있어서,
    상기 UBM 은 비도전성인
    방법.
  27. 제 8 항에 있어서,
    상기 범프 영역은, 도전성 물질을 직접적으로 상기 도전성 재배치 구조의 상기 컨택트 패드 위에 인쇄시킴으로써 형성되는
    방법.
  28. 제 27 항에 있어서,
    상기 도전성 재배치 구조는 상기 금속 층을 에칭하기 위한 자기 배열 마스크로서의 동작을 하는
    방법.
  29. 반도체 다이로서,
    컨택트 층과,
    상기 컨택트 층의 내부 영역에서 상기 컨택트 층에 부착되는 컨택트 패드와,
    상기 컨택트 층을 덮고 있는 패시베이션 층과,
    상기 패시베이션 층의 위에 증착되는 금속 층과,
    인쇄 공정에 의하여 상기 금속 층의 위에 형성되는 도전성 재배치 구조와, 상기 인쇄 공정에 의하여 형성된 도전성 인터커넥트 범프를 구비하되, 상기 도전성 인터커넥트 범프는 캐리어 표면과 상기 반도체 다이의 상기 컨택트 층 사이의 인터커넥션으로서 상기 도전성 재배치 구조에 연결되는, 상기 금속 층의 위에 형성된 인쇄된 리라우팅 트레이스(57c)와,
    상기 도전성 재배치 구조를 에칭을 위한 자기 배열 마스크로서 사용하여 상기 반도체 다이의 상기 컨택트 층으로부터 에칭된 금속 층을 포함하는
    반도체 다이.
  30. 제 29 항에 있어서,
    상기 금속 층은 스퍼터링된 도전성 물질인
    반도체 다이.
  31. 제 29 항에 있어서,
    상기 컨택트 패드는 금속 및 금속 합금을 포함하는 그룹으로부터 선택된 도전성 물질로부터 형성되는
    반도체 다이.
  32. 제 29 항에 있어서,
    상기 컨택트 층 위에 있는 상기 패시베이션 층은 장벽 층으로서 동작하는
    반도체 다이.
  33. 제 29 항에 있어서,
    상기 패시베이션 층은 폴리이미드를 포함하는 그룹으로부터 선택된 유전체 물질로 형성되는
    반도체 다이.
  34. 제 29 항에 있어서,
    상기 금속 층은 상기 컨택트 패드와 상기 도전성 재배치 구조 사이에 상기 전기적인 컨택트를 제공하는
    반도체 다이.
  35. 제 29 항에 있어서,
    상기 인쇄 공정은 스텐슬 인쇄 공정인
    반도체 다이.
  36. 제 29 항에 있어서,
    상기 도전성 재배치 구조의 상기 도전성 물질은 도전성 폴리머와 아교를 포함하는 그룹으로부터 형성되는
    반도체 다이.
  37. 제 29 항에 있어서,
    상기 도전성 재배치 구조의 상기 도전성 물질은 ICA 인
    반도체 다이.
  38. 제 29 항에 있어서,
    상기 도전성 재배치 구조는 범프 영역을 포함하는
    반도체 다이.
  39. 제 38 항에 있어서,
    상기 도전성 재배치 구조는 제 1 말단과 제 2 말단을 포함하는
    반도체 다이.
  40. 제 38 항에 있어서,
    상기 제 1 말단은, 상기 인터커넥트 범프 물질의 유출을 방지하기 위하여 상기 인터커넥트 범프를 보유하고 둘러싸는 범프 스탑으로서 동작하는 가이드 영역과 링 리세스를 구비하는 상기 범프 영역을 포함하는
    반도체 다이.
  41. 제 29 항에 있어서,
    상기 인터커넥트 범프 물질은 땜납 페이스트인
    반도체 다이.
  42. 제 29 항에 있어서,
    상기 인터커넥트 범프 물질은 ICA 와 같은 도전성 폴리머인
    반도체 다이.
  43. 제 29 항에 있어서,
    상기 반도체 다이는 금속, 에폭시 글래스 또는 세라믹을 포함하는 그룹으로부터 형성된 상기 캐리어 표면의 위에 부착되는
    반도체 다이.
  44. 제 29 항에 있어서,
    상기 다이의 상기 컨택트 층의 위에 도전성 재배치 구조를 형성하는 단계 이전에 상기 다이의 상기 컨택트 층의 위에 증착되는 UBM 을 더 포함하는
    반도체 다이.
  45. 제 44 항에 있어서,
    상기 UBM 이 비도전성인
    반도체 다이.
  46. 제 38 항에 있어서,
    상기 범프 영역이 상기 도전성 재배치 구조의 상기 컨택트 패드 위에 직접적으로 도전성 물질을 인쇄함으로써 형성되는
    반도체 다이.
  47. 제 46 항에 있어서,
    상기 도전성 재배치 구조는 상기 금속 층을 에칭하기 위한 자기 배열 마스크로서 동작하는
    반도체 다이.
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