KR100650767B1 - 패드 재배열 칩과, 그 제조방법 및 패드 재배열 칩을이용한 적층형 패키지 - Google Patents

패드 재배열 칩과, 그 제조방법 및 패드 재배열 칩을이용한 적층형 패키지 Download PDF

Info

Publication number
KR100650767B1
KR100650767B1 KR1020050107719A KR20050107719A KR100650767B1 KR 100650767 B1 KR100650767 B1 KR 100650767B1 KR 1020050107719 A KR1020050107719 A KR 1020050107719A KR 20050107719 A KR20050107719 A KR 20050107719A KR 100650767 B1 KR100650767 B1 KR 100650767B1
Authority
KR
South Korea
Prior art keywords
pad
center
pads
chip
rearrangement
Prior art date
Application number
KR1020050107719A
Other languages
English (en)
Inventor
강태민
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050107719A priority Critical patent/KR100650767B1/ko
Priority to US11/322,901 priority patent/US7642632B2/en
Application granted granted Critical
Publication of KR100650767B1 publication Critical patent/KR100650767B1/ko
Priority to US12/622,614 priority patent/US7994627B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06551—Conductive connections on the side of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06579—TAB carriers; beam leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Wire Bonding (AREA)

Abstract

개시된 적층형 패키지는, 기판과, 기판 상에 적층되고, 중앙에 마련된 다수의 센터 패드와, 다수의 센터 패드 중 중심 센터 패드를 기준으로 (+) 방향의 센터 패드에 대응하도록 일측단부에 마련된 다수의 (+) 에지 패드와, (+) 방향의 센터 패드와 대칭되는 (-) 방향의 센터 패드에 대응하도록 타측단부에 마련된 다수의 (-) 에지 패드 및 다수의 센터 패드와 다수의 센터 패드에 대응하는 다수의 (±) 에지 패드 각각을 전기적으로 연결하는 다수의 트레이스를 구비하며, 다수가 일방향으로 서로 90°회전되어 적층된 다수의 패드 재배열 칩과, 기판과 다수의 패드 재배열 칩을 전기적으로 연결하는 연성 인쇄회로기판 및 패드 재배열 칩과 연성 인쇄회로기판 및 기판과 연성 인쇄회로기판 사이를 전기적으로 연결하는 이방성 유전 필름을 포함함으로써, 종래의 적층형 패키지에서 와이어에 의한 적층형 패키지의 수직 또는 수평 방향으로의 크기 확대를 개선할 수 있게 되어 경박단소화되어 가는 전자 제품에 적절히 채용할 수 있게 되는 효과를 제공한다.

Description

패드 재배열 칩과, 그 제조방법 및 패드 재배열 칩을 이용한 적층형 패키지{Chip of pad redistribution and manufacture method thereof and stack type package with the chip }
도 1a 및 도 1b는 종래의 적층형 패키지를 나타낸 단면도,
도 2는 본 발명의 일 실시예에 따른 패드 재배열 칩을 나타낸 평면도,
도 3은 본 발명의 다른 실시예에 따른 패드 재배열 칩을 나타낸 평면도,
도 4는 본 발명의 또 다른 실시예에 따른 패드 재배열 칩을 나타낸 평면도,
도 5a 내지 도 5f는 도 3의 패드 재배열 칩의 제조방법을 순차적으로 나타낸 단면도,
도 6a 내지 도 6i는 도 3의 패드 재배열 칩 중 더미 범프를 제조하는 방법을 순차적으로 나타낸 단면도,
도 7은 도 3의 패드 재배열 칩을 이용한 적층형 패키지를 나타낸 사시도,
도 8은 도 7의 적층형 패키지를 나타낸 측면도,
도 9a 내지 도 9d는 도 7의 적층형 패키지에 패드 재배열 칩이 적층되는 형태를 나타낸 평면도,
도 10a 및 도 10b는 도 7에서 패드 재배열 칩과 연성 인쇄회로기판 및 이방성 유전 필름이 결합되는 형태를 나타낸 측면도.
본 발명은 패드 재배열 칩과, 그 제조방법 및 이를 이용한 적층형 패키지에 관한 것으로서, 특히 반도체 패키지에서 칩에 마련되는 패드의 재배열을 통하여 적층형 패키지의 크기를 줄일 수 있는 것에 관한 것이다.
일반적으로 반도체 패키지는 웨이퍼 공정에 의해 만들어진 개개의 칩을 실제 전자 제품으로써 사용할 수 있도록 전기적 연결을 해주고, 외부의 충격에 보호되도록 밀봉 포장된 것을 말한다.
최근 전자 제품이 점차 소형화 되면서, 반도체가 실장될 공간은 점차 줄어 드는 반면, 전자 제품은 더욱 다기능화되고, 고성능화되기 때문에 이를 뒷받침해 줄 반도체의 종류 및 개수는 늘어가는 추세이며, 따라서 단위 체적당 실장 효율을 높이기 위해서 패키지는 경박단소화 되고 있다.
한편, 패키지의 경박단소화와 더불어 패키지 내부에 실장되는 칩 위에 또 다른 칩을 쌓아 올림으로써 기능이 다른 여러가지 반도체 칩을 하나의 패키지 안에 배열하는 적층형 패키지가 개발되고 있다.
이러한 적층형 패키지로써, 종래에는 도 1a 또는 도 1b와 같은 구조가 일반적으로 채용되고 있다.
도면을 참조하면, 적층형 패키지(10,20)는 양측단부에 기판 본딩 패드(14,24)가 마련된 기판(11,21)과, 이 기판(11,21) 상에 적층되는 다수개의 칩 (12,22) 및 기판(11,21)과 칩(12,22) 사이의 전기적 연결을 위한 와이어(13,23)를 구비한다.
다수의 칩(12,22) 각각의 양측단부에는 와이어(13,23)가 본딩될 칩 본딩 패드(15,25)가 마련되어, 칩 본딩 패드(15,25)와 기판(11,21) 상에 마련된 기판 본딩 패드(14,24)를 와이어(13,23)에 의하여 각각 연결한다.
이때, 적층형 패키지(10,20) 내에는 다수의 와이어(13,23)가 존재하여 와이어 사이에 간섭이 일어나 제품의 불량을 발생시킬 수 있다.
따라서, 와이어(13,23) 사이의 간섭을 방지하기 위해 도 1a와 같이 기판(11) 상에 기판 본딩 패드(14)를 다수개 마련하여, 와이어(13)를 수평 방향으로 길게 빼어 간섭을 방지하거나, 도 1b와 같이 와이어(23)를 수직 방향으로 상승시켜 기판 본딩 패드(24)와 연결함으로써 와이어(23)들 간의 간섭을 방지한다.
그런데, 이와 같은 구조의 적층형 패키지는 와이어들 간의 간섭 방지를 위해 수평 방향이나 수직 방향으로 길게 빼거나 상승시키기 때문에 패키지 내의 공간을 많이 차지하게 되어 결국 패키지의 크기 증가를 초래하는 문제점이 있다.
즉, 이는 최근 패키지의 경박단소화에 반하는 결과를 초래하게 되는 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위하여 창출된 것으로서, 패키지의 경박단소화에 부흥할 수 있도록 개선된 칩과, 그 제조방법 및 이를 이용한 적층형 패키지를 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 패드 재배열 칩은, 웨이퍼; 상기 웨이퍼의 중앙에 적어도 일열로 이루어진 다수의 센터 패드; 상기 다수의 센터 패드 중 중심 센터 패드를 기준으로 (+) 방향의 상기 센터 패드에 대응하도록 웨이퍼의 일측단부에 마련된 다수의 (+) 에지 패드; 상기 다수의 센터 패드 중 중심 센터 패드를 기준으로 (-) 방향의 상기 센터 패드에 대응하도록 웨이퍼의 타측단부에 마련된 다수의 (-) 에지 패드; 및 상기 다수의 센터 패드와 상기 다수의 센터 패드에 대응하는 상기 다수의 (±) 에지 패드 각각을 전기적으로 연결하는 다수의 트레이스를 구비한다.
그리고 본 발명의 패드 재배열 칩의 제조방법은, (1) 센터 패드와, 상기 센터 패드 양측에 퓨즈 박스가 마련된 웨이퍼 상에 상기 센터 패드와 상기 퓨즈 박스가 노출되도록 절연층을 마련하고, 상기 퓨즈 박스를 덮도록 상기 절연층 상에 유전층을 마련하며, 상기 센터 패드와 상기 유전층을 덮도록 상기 절연층 상에 제1 시드 메탈을 마련하는 단계; (2) 상기 센터 패드 상부의 제1 시드 메탈 상 및 이에 대응하도록 상기 제1 시드 메탈의 양측단부 상의 각각에 PR을 코팅하는 단계; (3) 상기 PR에 의하여 형성된 공간에 제1 도금층을 마련하는 단계; (4) 상기 PR의 제거 및 상기 제1 도금층의 양측단부 각각에 패드 홀이 형성되도록 솔더 마스크를 코팅하는 단계; (5) 상기 솔더 마스크 및 상기 패드 홀에 제2 시드 메탈을 마련하는 단계; 및 (6) 상기 솔더 마스크 상의 제2 시드 메탈을 에칭하여 상기 패드 홀에 마련된 상기 제2 시드 메탈과 상기 솔더 마스크의 상면을 평탄화 하는 단계를 포함한 다.
여기서, 상기 (1) 단계 후, 상기 제1 시드 메탈 상의 사방 단부의 각 모서리 부분에 범프 홀이 형성되도록 상기 PR을 코팅하는 단계; 상기 범프 홀에 상기 제1 도금층을 형성하는 단계; 상기 PR을 제거 및 상기 PR 제거에 의하여 노출된 상기 제1 시드 메탈을 에칭하는 단계; 상기 제1시드 메탈의 에칭에 의하여 노출된 상기 절연층 상에 상기 제1 도금층보다 높게 상기 솔더 마스크를 코팅하는 단계; 상기 제1 도금층 상 및 상기 솔더 마스크 상에 상기 제2 시드 메탈을 마련하는 단계; 상기 제2 시드 메탈 상에 상기 범프 홀이 연장되도록 상기 PR을 코팅하는 단계; 상기 연장된 범프 홀 내에 제2 도금층을 마련하는 단계; 상기 제2 시드 메탈 상에 코팅된 PR 제거 및 상기 제거된 PR에 의하여 노출된 상기 제2 시드 메탈을 에칭하는 단계; 및 상기 제2 도금층을 원형의 범프로 형성하는 단계를 더 포함한 것이 바람직하다.
그리고 본 발명의 적층형 패키지는, 기판; 상기 기판 상에 적층되고, 중앙에 적어도 일열로 이루어진 다수의 센터 패드와, 상기 다수의 센터 패드 중 중심 센터 패드를 기준으로 (+) 방향의 상기 센터 패드에 대응하도록 일측단부에 마련된 다수의 (+) 에지 패드와, 상기 (+) 방향의 센터 패드와 대칭되는 (-) 방향의 상기 센터 패드에 대응하도록 타측단부에 마련된 다수의 (-) 에지 패드 및 상기 다수의 센터 패드와 상기 다수의 센터 패드에 대응하는 상기 다수의 (±) 에지 패드 각각을 전기적으로 연결하는 다수의 트레이스를 구비하며, 각각 일방향으로 서로 90°회전되어 적층된 다수의 패드 재배열 칩; 상기 기판과 상기 다수의 패드 재배열 칩을 전 기적으로 연결하는 연성 인쇄회로기판; 및 상기 패드 재배열 칩과 상기 연성 인쇄회로기판 및 상기 기판과 상기 연성 인쇄회로기판 사이를 전기적으로 연결하는 이방성 유전 필름을 포함한다.
여기서, 상기 기판 상에 적층되는 다수의 패드 재배열 칩 중 홀수층을 이루는 상기 다수의 패드 재배열 칩 각각은 센터 패드 방향과 (±) 에지 패드 방향이 동일한 것이 바람직하다.
상기 기판 상에 적층되는 다수의 패드 재배열 칩 중 홀수층을 이루는 상기 다수의 패드 재배열 칩의 센터 패드 방향은 짝수층을 이루는 상기 다수의 패드 재배열 칩의 센터 패드 방향과 직교하는 것이 바람직하다.
상기 이방성 유전 필름은 "ㄱ"자 형상으로, 상기 "ㄱ"자의 수평 부분과 수직 부분 각각에 콘택 패드가 마련된 것이 바람직하다.
상기 이방성 유전 필름은 상기 패드 재배열 칩의 모서리에 부착되어 상기 "ㄱ"자의 수평 부분에 마련된 콘택 패드가 상기 (±) 에지 패드와 접촉되고, 상기 "ㄱ"자의 수직 부분에 마련된 콘택 패드에 상기 연성 인쇄회로기판이 결합되는 것이 바람직하다.
상기 이방성 유전 필름과 상기 연성 인쇄회로기판 사이의 결합은 열압착 방식에 의한 것이 바람직하다.
상기 이방성 유전 필름은 상기 "ㄱ"자의 수평 부분에 마련된 콘택 패드가 상기 (±) 에지 패드와 접촉되고, 상기 "ㄱ"자의 수직 부분에 마련된 콘택 패드가, 상기 패드 재배열 칩의 측면에 부착되어 상기 "ㄱ"자의 수직 부분과 상기 패드 재 배열 칩 사이에 개재되는 상기 연성 인쇄회로기판과 결합되는 것이 바람직하다.
상기 이방성 유전 필름과 상기 연성 인쇄회로기판 사이의 결합은 열압착 방식에 의한 것이 바람직하다.
상기 적층된 다수의 패드 재배열 칩 사이에는 더미 범프가 더 마련된 것이 바람직하다.
그리고 본 발명의 적층형 패키지는, 기판; 상기 기판 상에 적층되며, Y축 방향으로 마련된 다수의 센터 패드와, 상기 다수의 센터 패드의 중심을 기준으로 (+) 방향의 상기 센터 패드들과 연결되도록 일측단부에 마련된 다수의 (+) 에지 패드 및 (-) 방향의 상기 센터 패드들과 연결되도록 타측단부에 마련된 다수의 (+) 에지 패드를 구비한 제1 패드 재배열 칩; 상기 제1 패드 재배열 칩과 동일한 구조를 가지며, 상기 제1 패드 재배열 칩에 대하여 90°회전된 상태로 상기 제1 패드 재배열 칩 상에 적층된 제2 패드 재배열 칩; 상기 제1 패드 재배열 칩과 동일한 구조를 가지며, 상기 제2 패드 재배열 칩에 대하여 90°회전된 상태로 상기 제2 패드 재배열 칩 상에 적층된 제3 패드 재배열 칩; 상기 제1 패드 재배열 칩과 동일한 구조를 가지며, 상기 제3 패드 재배열 칩에 대하여 90°회전된 상태로 상기 제3 패드 재배열 칩 상에 적층된 제4 패드 재배열 칩; 상기 제1 패드 재배열 칩 및 상기 제3 패드 재배열 칩과 상기 기판 사이와, 상기 제2 패드 재배열 칩 및 상기 제4 패드 재배열 칩과 상기 기판 사이의 전기적 연결을 위해 마련된 연성 인쇄회로기판; 상기 제1,2,3,4 패드 재배열 칩과 상기 연성 인쇄회로기판 사이에 개재되어 상기 제1,2,3,4 패드 재배열 칩과 상기 연성 인쇄회로기판을 전기적으로 연결하는 이방성 유전 필름; 및 상기 적층된 제1,2,3,4 패드 재배열 칩 사이에 공간 형성을 위해 마련된 더미 범프를 포함한다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 패드 재배열 칩을 나타낸 평면도이다.
도면을 참조하면, 패드 재배열 칩(100)은 웨이퍼(110)의 중앙에 일열로 다수의 센터 패드(center pad;111)가 마련되고, 다수의 센터 패드(111) 중 중심에 있는 센터 패드(111a)를 기준으로 (+) 방향의 센터 패드(111)에 대응하도록 웨이퍼(110)의 일측단부에 다수의 (+) 에지 패드(edge pad;180a)가 마련되며, (-) 방향의 센터 패드(111)에 대응하도록 웨이퍼(110)의 타측단부에 다수의 (-) 에지 패드(180b)가 마련된다.
그리고 센터 패드(111) 각각은 대응되는 (±) 에지 패드(180a,180b)와 전기적인 연결을 위하여 각각 일대일로 트레이스(trace;160)에 의하여 연결된다.
한편, 패드 재배열 칩(100) 상의 사방 모서리 부분에는 패드 재배열 칩(100)의 적층 시 칩(100)들 간의 공간 확보를 위하여 더미 범프(dummy bump; 210)가 더 마련될 수 있다.
여기서, 패드 재배열 칩(100)의 센터 패드(111)는 도 3과 같이 다수의 센터 패드가 두개의 열로 배치되어, 중앙의 센터 패드(111a)를 기준으로 (+)측 센터 패드(111)는 (+) 에지 패드(180a)와 연결되고, (-)측 센터 패드(111)는 (-) 에지 패드(180b)와 연결되게 구성할 수 있다.
한편, 도 2에서는 센터 패드(111)를 1열로, 도 3에서는 2열로 배치하고 있는 모습을 보여주고 있는데, 이 배치는 상기의 예에 한정되는 것은 아니며, 도 4와 같이 2열이 서로 엊갈리게 배치되어, 상기 도 2, 도 3과 같은 방식으로 에지 패드(180)와 연결될 수 있으며, 센터 패드(111)의 배치를 2열 이상으로도 마련할 수 있다.
이 패드 재배열 칩(100)은 다음과 같은 공정에 의하여 제조된다. 이하의 제조 공정에서는 도 3의 센터 패드 구조를 갖는 패드 재배열 칩(100)에 대하여 일 실시예로 서술하겠다.
먼저, 도 5a와 같이 중앙에 다수개가 배치된 한 쌍의 센터 패드(111)와, 이 한 쌍의 센터 패드(111) 양측에 퓨즈 박스(fuse box;112)가 마련된 웨이퍼(110) 상에 센터 패드(111)와 퓨즈 박스(112)가 노출되도록 절연층(120)을 마련하고, 이 절연층(120) 상에 퓨즈 박스(112)를 덮도록 유전층(130)을 마련하며, 센터 패드(111)와 유전층(130)을 덮도록 절연층(120) 상에 구리와 같은 도전성 물질로 된 제1 시드 메탈(140)을 마련한다.
다음으로, 제1 시드 메탈(140)상에 포토 레지스트(photo resist;이하 PR;150)를 코팅 한 후, 소정의 형상으로 노광 및 현상하여, 도 5b와 같이 센터 패드(111)의 상부 및 제1 시드 메탈(140)의 양측단부 상에 PR이 남도록 한다.
다음으로, 도 5c와 같이 센터 패드(111) 상부에 코팅된 PR(150)과 제1 시드 메탈(140) 양측단부에 코팅된 PR(150)에 의하여 형성된 공간에 제1 도금층(160)을 마련한다. 이 제1 도금층(160)은 센터 패드(111)와 후술할 에지 패드(180)를 전기 적으로 연결하는 도선 역할을 한다. 즉, 도 3에서의 트레이스(160)가 상기 제1 도금층(160)이다.
다음으로, 상기 PR(150)을 제거하고, 외부로 노출된 부분을 솔더 마스크(solder mask;170)로 코팅한 후, 소정 패턴으로 노광 및 현상하여, 도 5d와 같이 제1 도금층(160) 양측단부에 패드 홀(pad hall;161)을 형성한다.
다음으로, 솔더 마스크을 소정 높이로 에칭한 후, 도 5e와 같이 솔더 마스크(170) 상 및 패드 홀(161)에 제2 시드 메탈(180)을 마련한다.
마지막으로, 도 5f와 같이 제2 시드 메탈(180)을 에칭하여 패드 홀(161)에 삽입된 제2 시드 메탈(180)만을 남겨, 제2 시드 메탈(180)과 솔더 마스크(170)의 상면을 평탄하게 형성한다. 이 패드 홀(161)에 마련된 제2 시드 메탈(180)은 도 3에서의 에지 패드(180)이다.
한편, 패드 재배열 칩(100)을 이용하여 후술할 적층형 패키지를 제조하기 위하여 다음과 같은 공정이 더 포함된다.
여기서, 상기에 설명된 패드 재배열 칩(100)의 제조방법은 칩(100)의 중심부, 즉 센터 패드(111)와 에지 패드(180) 및 트레이스(160) 부분에 대한 제조방법을 나타낸 것이고, 이 센터 패드(111)와 에지 패드(180) 및 트레이스(160)가 존재하지 않는 칩(100)의 사방 단부에 대한 제조방법이 이제부터 설명하려는 부분이다.
다만, 이 칩(100)의 사방 단부의 제조는 중심부의 제조와 동시에 진행된다.
먼저, 도 5a까지의 공정은 같고, 도 5a와 같이 제 1시드 메탈(130) 상의 양측 단부에 범프 홀(151)이 형성되도록 PR(150)을 소정 높이로 코팅한다. 여기서, 도 6a는 일측의 단면을 나타낸 것이므로, 전체적인 모습으로는 제1 시드 메탈(130) 상의 사방 각 모서리 부분에 4개의 범프 홀(151)이 형성되도록 PR(150)이 코팅된다.
다음으로, 도 6b와 같이 범프 홀(151)에 제1 도금층(160)을 마련한 후, 도 6c와 같이 PR(150)을 제거하고, PR(150)의 제거에 의하여 노출된 제1 시드 메탈(130)을 에칭한다.
다음으로, 6d와 같이 PR(150) 제거에 의하여 노출된 절연층(120) 상에 제1 도금층(160)보다 높게 솔더 마스크(170)를 코팅한 후, 도 6e와 같이 솔더 마스크(170) 상 및 제1 도금층(160) 상에 제2 시드 메탈(180)을 마련한다.
다음으로, 도 6f와 같이 범프 홀(151)이 연장 형성되도록 제2 시드 메탈(180) 상에 PR(150)을 코팅 후, 도 6g와 같이 연장된 범프 홀(151)에 다시 제2 도금층(210)을 마련한다.
다음으로, 도 6h와 같이 PR(150)을 제거하고, PR(150) 제거에 의하여 노출된 제2 시드 메탈(180)을 제거한다.
마지막으로, 도 6i와 같이 제2 도금층(210)을 이루는 도금액의 리플로우(reflow)에 의하여 제2 도금층(210)을 원형으로 형성한다.
여기서, 도 6a 내지 도 6i에서 도 5a 내지 도 5f의 구성 요소와 동일한 구성 요소는 동일한 공정 단계에서 이루어진 것이다.
도 7는 본 발명의 일 실시예에 따른 적층형 패키지를 나타낸 사시도이고, 도 8은 도 7의 측면도를 나타낸 것이다.
도면을 참조하면, 적층형 패키지(700)는 일측에 솔더 볼(600)이 결합된 기판(300)과, 이 기판(300) 상에 적층된 다수의 패드 재배열 칩(100)과, 기판(300)과 패드 재배열 칩(100) 사이의 전기적 연결을 위하여 기판(300)과 패드 재배열 칩(100)의 측면에 결합된 이방성 유전 필름(400) 및 연성 인쇄회로기판(500)을 포함한다.
패드 재배열 칩(100)은 중앙에 다수의 센터 패드(111)가 마련되고, 이 다수의 센터 패드(111) 중 중심 센터 패드(111a)를 기준으로 (+) 방향의 센터 패드(111)에 일대일 대응하도록 일측단부에 다수의 (+) 에지 패드(180)가 마련되며, (+) 방향의 센터 패드(111)와 대칭되는 (-) 방향의 센터 패드(111)에 일대일 대응하도록 타측단부에 다수의 (-) 에지 패드(180)가 마련된다.
즉, (+) 에지 패드(180)와 (-) 에지 패드(180)는 중심 센터 패드(111a)를 기준으로 대각선 방향에 마련된다.
그리고 다수의 센터 패드(111) 각각과 일대일 대응하는 (±) 에지 패드(180) 사이에는 전기적 연결을 위하여 구리와 같은 도전성 물질로 이루어진 트레이스(160)로 연결된다.
이 다수의 패드 재배열 칩(100)이 기판(300) 상에 적층되는 형식은 각각 일방향으로 90° 회전된 상태로 적층된다.
즉, 인접한 패드 재배열 칩(100) 사이에는 센터 패드(111)의 배치가 직교를 이루어 (±) 에지 패드(180)와 트레이스(160)가 중첩되지 않는 형태이다.
따라서, 기판(300) 상에 패드 재배열 칩(100)이 4개가 적층되는 경우, 기판 (300) 상에 첫번째로 적층되는 패드 재배열 칩(100)의 센터 패드(111)의 배치 방향이 도 9a와 같이 Y축 방향을 향하고 있다면, 두번째 패드 재배열 칩(100)의 센터 패드(111)의 배치 방향은 도 9b와 같이 90° 회전된 X축을 향하며, 세번째 패드 재배열 칩(100)의 센터 패드(111)의 배치 방향은 도 9c와 같이 다시 90°회전하여 Y축을 향하는 형태이며, 네번째 패드 재배열 칩(100)의 센터 패드(111) 배치 방향은 도 9d와 같이 다시 90°회전되어 X축을 향하는 형태이다.
참고로 도 9a 내지 도 9d에 도시된 센터 패드(111)는 도 3에 도시된 패드 재배열 칩(100)을 채용하고 있는데, 도 2 또는 도 4의 패드 재배열 칩(100)을 채용할 수도 있다.
이를 간단히 설명하면, 적층되는 패드 재배열 칩(100)은 홀수층이나 짝수층을 이루는데, 동일한 종류의 층 사이에는 동일 방향으로 적층되고, 동일하지 않은 층 사이에는 센터 패드(111)의 배치 방향이 90°회전된 상태를 이루며 적층된다.
그리고 패드 재배열 칩(100)의 사방 단부 모서리에는 더미 범프(210)가 형성되어 적층되는 패드 재배열 칩(100) 사이에 공간을 형성한다.
이와 같이 패드 재배열 칩(100) 사이에 공간을 형성하는 이유는 기판(300)과 패드 재배열 칩(100) 사이의 전기적 연결을 위하여 이방성 유전 필름(400)의 결합 공간을 마련하기 위함이다.
이방성 유전 필름(400)은 "ㄱ"자 형상으로, "ㄱ"자의 수직 부분과 수평 부분 각각에 콘택 패드(410)가 마련된다.
이 이방성 유전 필름(400)은 패드 재배열 칩(100)의 모서리 부분에 부착되 어, "ㄱ"자 의 수평 부분에 마련된 콘택 패드(410)가 (±) 에지 패드(180)와 접촉되고, 수직 부분에 마련된 콘택 패드(410)에 연성 인쇄회로기판(500)이 결합된다.
이 연성 인쇄회로기판(500)은 도 10a와 같이 이방성 유전 필름(400)과 패드 재배열 칩(100) 사이에 삽입 결합될 수도 있고, 도 10b와 같이 연성 인쇄회로기판(500)과 패드 재배열 칩(100)과의 사이에 이방성 유전 필름(400)을 개재하고, 이방성 유전 필름(400)의 외측에 결합할 수도 있다.
이 연성 인쇄회로기판(500)은 적층된 패드 재배열 칩(100)의 사방 측면 중 에지 패드(180)가 존재하는 반측에 결합되는데, 4개의 패드 재배열 칩(100) 적층을 예로 들면, 세번째 층과 네번째 층의 높이를 가진 연성 인쇄회로기판(500)이 사방에서 교대로 결합된다.
이는 첫번째와 세번째 층을 이루는 패드 재배열 칩(100)의 에지 패드(180)가 중첩되어 있고, 두번째와 네번째 층을 이루는 패드 재배열 칩(100)의 에지 패드(180)가 첫번째와 세번째 층의 에지 패드(180)로부터 90°회전되어 중첩되어 있으므로, 이를 기판(300)과 전기적으로 적절히 연결하기 위한 것이다.
한편, 이방성 유전 필름(400)과 연성 인쇄회로기판(500) 사이의 결합은 연성 인쇄회로기판(500)에 도포된 포일(미도시)을 매개로 열압착 방식에 의하여 이루어진다.
이와 같은 구조의 적층형 패키지(700)는 중앙에 센터 패드(111)를 가지며, 센터 패드(111)를 기준으로 이등분되어 서로 대각선 방향으로 에지 패드(180)가 마련된 패드 재배열 칩(100)을 적층시키고, 기판(300)과 패드 재배열 칩(100) 사이의 전기적 연결을 기판(300)과 패드 재배열 칩(100)의 측면에 결합된 연성 인쇄회로기판(500) 및 이방성 유전 필름(400)에 의하므로, 종래의 적층형 패키지에서 와이어에 의한 적층형 패키지의 수직 또는 수평 방향으로의 크기 확대를 개선할 수 있게 되어 경박단소화되어 가는 전자 제품에 적절히 채용할 수 있게 된다.
상술한 바와 같이 본 발명의 패드 재배열 칩과, 그 제조방법 및 이를 적용한 적층형 패키지에 의하면, 종래의 적층형 패키지에서 와이어에 의한 적층형 패키지의 수직 또는 수평 방향으로의 크기 확대를 개선할 수 있게 되어 경박단소화되어 가는 전자 제품에 적절히 채용할 수 있게 되는 효과를 제공한다.
본 발명은 상기에 설명되고 도면에 예시된 것에 의해 한정되는 것은 아니며, 다음에 기재되는 청구의 범위 내에서 더 많은 변형 및 변용예가 가능한 것임은 물론이다.

Claims (13)

  1. 웨이퍼;
    상기 웨이퍼의 중앙에 적어도 일열로 이루어진 다수의 센터 패드;
    상기 다수의 센터 패드 중 중심 센터 패드를 기준으로 (+) 방향의 상기 센터 패드에 대응하도록 상기 웨이퍼의 일측단부에 마련된 다수의 (+) 에지 패드;
    상기 다수의 센터 패드 중 중심 센터 패드를 기준으로 (-) 방향의 상기 센터 패드에 대응하도록 상기 웨이퍼의 타측단부에 마련된 다수의 (-) 에지 패드; 및
    상기 다수의 센터 패드와 상기 다수의 센터 패드에 대응하는 상기 다수의 (±) 에지 패드 각각을 전기적으로 연결하는 다수의 트레이스를 구비한 것을 특징으로 하는 패드 재배열 칩.
  2. (1) 센터 패드와, 상기 센터 패드 양측에 퓨즈 박스가 마련된 웨이퍼 상에 상기 센터 패드와 상기 퓨즈 박스가 노출되도록 절연층을 마련하고, 상기 퓨즈 박스를 덮도록 상기 절연층 상에 유전층을 마련하며, 상기 센터 패드와 상기 유전층을 덮도록 상기 절연층 상에 제1 시드 메탈을 마련하는 단계;
    (2) 상기 센터 패드 상부의 제1 시드 메탈 상 및 이에 대응하도록 상기 제1 시드 메탈의 양측단부 상의 각각에 PR을 코팅하는 단계;
    (3) 상기 PR에 의하여 형성된 공간에 제1 도금층을 마련하는 단계;
    (4) 상기 PR의 제거 및 상기 제1 도금층의 양측단부 각각에 패드 홀이 형성 되도록 솔더 마스크를 코팅하는 단계;
    (5) 상기 솔더 마스크 상 및 상기 패드 홀에 제2 시드 메탈을 마련하는 단계; 및
    (6) 상기 솔더 마스크 상의 제2 시드 메탈을 에칭하여 상기 패드 홀에 마련된 상기 제2 시드 메탈과 상기 솔더 마스크의 상면을 평탄화 하는 단계를 포함한 것을 특징으로 하는 패드 재배열 칩 제조방법.
  3. 제2항에 있어서,
    상기 (1) 단계 후, 상기 제1 시드 메탈 상의 사방 단부의 각 모서리 부분에 범프 홀이 형성되도록 상기 PR을 코팅하는 단계;
    상기 범프 홀에 상기 제1 도금층을 형성하는 단계;
    상기 PR을 제거 및 상기 PR 제거에 의하여 노출된 상기 제1 시드 메탈을 에칭하는 단계;
    상기 제1시드 메탈의 에칭에 의하여 노출된 상기 절연층 상에 상기 제1 도금층보다 높게 상기 솔더 마스크를 코팅하는 단계;
    상기 제1 도금층 상 및 상기 솔더 마스크 상에 상기 제2 시드 메탈을 마련하는 단계;
    상기 제2 시드 메탈 상에 상기 범프 홀이 연장되도록 상기 PR을 코팅하는 단계;
    상기 연장된 범프 홀 내에 제2 도금층을 마련하는 단계;
    상기 제2 시드 메탈 상에 코팅된 PR 제거 및 상기 제거된 PR에 의하여 노출된 상기 제2 시드 메탈을 에칭하는 단계;
    상기 제2 도금층을 원형의 범프로 형성하는 단계를 더 포함한 것을 특징으로 하는 패드 재배열 칩 제조방법.
  4. 기판;
    상기 기판 상에 적층되고, 중앙에 적어도 일열로 이루어진 다수의 센터 패드와, 상기 다수의 센터 패드 중 중심 센터 패드를 기준으로 (+) 방향의 상기 센터 패드에 대응하도록 일측단부에 마련된 다수의 (+) 에지 패드와, 상기 (+) 방향의 센터 패드와 대칭되는 (-) 방향의 상기 센터 패드에 대응하도록 타측단부에 마련된 다수의 (-) 에지 패드 및 상기 다수의 센터 패드와 상기 다수의 센터 패드에 대응하는 상기 다수의 (±) 에지 패드 각각을 전기적으로 연결하는 다수의 트레이스를 구비하며, 각각 일방향으로 서로 90°회전되어 적층된 다수의 패드 재배열 칩;
    상기 기판과 상기 다수의 패드 재배열 칩을 전기적으로 연결하는 연성 인쇄회로기판; 및
    상기 패드 재배열 칩과 상기 연성 인쇄회로기판 및 상기 기판과 상기 연성 인쇄회로기판 사이를 전기적으로 연결하는 이방성 유전 필름을 포함한 것을 특징으로 하는 적층형 패키지.
  5. 제4항에 있어서,
    상기 기판 상에 적층되는 다수의 패드 재배열 칩 중 홀수층을 이루는 상기 다수의 패드 재배열 칩 각각은 센터 패드 방향과 (±) 에지 패드 방향이 동일한 것을 특징으로 하는 적층형 패키지.
  6. 제4항에 있어서,
    상기 기판 상에 적층되는 다수의 패드 재배열 칩 중 홀수층을 이루는 상기 다수의 패드 재배열 칩의 센터 패드 방향은 짝수층을 이루는 상기 다수의 패드 재배열 칩의 센터 패드 방향과 직교하는 것을 특징으로 하는 적층형 패키지.
  7. 제4항에 있어서,
    상기 이방성 유전 필름은 "ㄱ"자 형상으로, 상기 "ㄱ"자의 수평 부분과 수직 부분 각각에 콘택 패드가 마련된 것을 특징으로 하는 적층형 패키지.
  8. 제7항에 있어서,
    상기 이방성 유전 필름은 상기 패드 재배열 칩의 모서리에 부착되어 상기 "ㄱ"자의 수평 부분에 마련된 콘택 패드가 상기 (±) 에지 패드와 접촉되고, 상기 "ㄱ"자의 수직 부분에 마련된 콘택 패드에 상기 연성 인쇄회로기판이 결합되는 것을 특징으로 하는 적층형 패키지.
  9. 제8항에 있어서,
    상기 이방성 유전 필름과 상기 연성 인쇄회로기판 사이의 결합은 열압착 방식에 의한 것을 특징으로 하는 적층형 패키지.
  10. 제7항에 있어서,
    상기 이방성 유전 필름은 상기 "ㄱ"자의 수평 부분에 마련된 콘택 패드가 상기 (±) 에지 패드와 접촉되고, 상기 "ㄱ"자의 수직 부분에 마련된 콘택 패드가, 상기 패드 재배열 칩의 측면에 부착되어 상기 "ㄱ"자의 수직 부분과 상기 패드 재배열 칩 사이에 개재되는 상기 연성 인쇄회로기판과 결합되는 것을 특징으로 하는 적층형 패키지.
  11. 제10항에 있어서,
    상기 이방성 유전 필름과 상기 연성 인쇄회로기판 사이의 결합은 열압착 방식에 의한 것을 특징으로 하는 적층형 패키지.
  12. 제4항에 있어서,
    상기 적층된 다수의 패드 재배열 칩 사이에는 더미 범프가 더 마련된 것을 특징으로 적층형 패키지.
  13. 기판;
    상기 기판 상에 적층되며, Y축 방향으로 마련된 다수의 센터 패드와, 상기 다수의 센터 패드의 중심을 기준으로 (+) 방향의 상기 센터 패드들과 연결되도록 일측단부에 마련된 다수의 (+) 에지 패드 및 (-) 방향의 상기 센터 패드들과 연결되도록 타측단부에 마련된 다수의 (+) 에지 패드를 구비한 제1 패드 재배열 칩;
    상기 제1 패드 재배열 칩과 동일한 구조를 가지며, 상기 제1 패드 재배열 칩에 대하여 90°회전된 상태로 상기 제1 패드 재배열 칩 상에 적층된 제2 패드 재배열 칩;
    상기 제1 패드 재배열 칩과 동일한 구조를 가지며, 상기 제2 패드 재배열 칩에 대하여 90°회전된 상태로 상기 제2 패드 재배열 칩 상에 적층된 제3 패드 재배열 칩;
    상기 제1 패드 재배열 칩과 동일한 구조를 가지며, 상기 제3 패드 재배열 칩에 대하여 90°회전된 상태로 상기 제3 패드 재배열 칩 상에 적층된 제4 패드 재배열 칩;
    상기 제1 패드 재배열 칩 및 상기 제3 패드 재배열 칩과 상기 기판 사이와, 상기 제2 패드 재배열 칩 및 상기 제4 패드 재배열 칩과 상기 기판 사이의 전기적 연결을 위해 마련된 연성 인쇄회로기판;
    상기 제1,2,3,4 패드 재배열 칩과 상기 연성 인쇄회로기판 사이에 개재되어 상기 제1,2,3,4 패드 재배열 칩과 상기 연성 인쇄회로기판을 전기적으로 연결하는 이방성 유전 필름; 및
    상기 적층된 제1,2,3,4 패드 재배열 칩 사이에 공간 형성을 위해 마련된 더미 범프를 포함한 것을 특징으로 하는 적층형 패키지.
KR1020050107719A 2005-11-10 2005-11-10 패드 재배열 칩과, 그 제조방법 및 패드 재배열 칩을이용한 적층형 패키지 KR100650767B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050107719A KR100650767B1 (ko) 2005-11-10 2005-11-10 패드 재배열 칩과, 그 제조방법 및 패드 재배열 칩을이용한 적층형 패키지
US11/322,901 US7642632B2 (en) 2005-11-10 2005-12-30 Pad redistribution chip for compactness, method of manufacturing the same, and stacked package using the same
US12/622,614 US7994627B2 (en) 2005-11-10 2009-11-20 Pad redistribution chip for compactness, method of manufacturing the same, and stacked package using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050107719A KR100650767B1 (ko) 2005-11-10 2005-11-10 패드 재배열 칩과, 그 제조방법 및 패드 재배열 칩을이용한 적층형 패키지

Publications (1)

Publication Number Publication Date
KR100650767B1 true KR100650767B1 (ko) 2006-11-27

Family

ID=37713920

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050107719A KR100650767B1 (ko) 2005-11-10 2005-11-10 패드 재배열 칩과, 그 제조방법 및 패드 재배열 칩을이용한 적층형 패키지

Country Status (2)

Country Link
US (2) US7642632B2 (ko)
KR (1) KR100650767B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170108324A (ko) * 2016-03-17 2017-09-27 에스케이하이닉스 주식회사 적층 칩 패키지 및 그 제조방법

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4276651B2 (ja) * 2005-10-13 2009-06-10 タイコエレクトロニクスアンプ株式会社 Ｉｃソケットセット
KR100876889B1 (ko) * 2007-06-26 2009-01-07 주식회사 하이닉스반도체 반도체 패키지 및 이를 이용한 멀티칩 반도체 패키지
KR20090088640A (ko) * 2008-02-15 2009-08-20 삼성전자주식회사 반도체 패키지 제조 방법
JP5538682B2 (ja) * 2008-03-06 2014-07-02 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
CN101801155A (zh) * 2009-02-09 2010-08-11 富士康(昆山)电脑接插件有限公司 柔性印刷电路板及安装有柔性印刷电路板的电连接器
KR20100117977A (ko) * 2009-04-27 2010-11-04 삼성전자주식회사 반도체 패키지
KR20110124993A (ko) * 2010-05-12 2011-11-18 삼성전자주식회사 반도체 칩 및 이를 포함하는 반도체 패키지 및 반도체 칩의 제조 방법
US8319326B2 (en) * 2010-09-30 2012-11-27 Apple Inc. Stacked die with vertically-aligned conductors and methods for making the same
JP5968736B2 (ja) * 2012-09-14 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置
CN110031353B (zh) * 2019-04-02 2022-04-05 宁夏路嘉公路工程试验检测有限公司 带辅助点火组件的公路实验用压实度样品检测装置
CN109972604B (zh) * 2019-04-02 2020-10-23 王国福 一种公路实验用压实度样品检测装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010036329A (ko) * 1999-10-07 2001-05-07 김영환 멀티칩 비지에이 패키지 및 제조방법
KR20020074681A (ko) * 2001-03-21 2002-10-04 아이-밍 첸 기판에 반도체 칩을 실장하기 위한 방법, 및 기판에실장하기에 적합한 반도체 장치
KR20030019264A (ko) * 2001-08-31 2003-03-06 인피네온 테크놀로지스 아게 집적회로 칩을 위한 패드 리라우팅

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2732615A (en) * 1956-01-31 sandberg
US3397440A (en) * 1965-09-30 1968-08-20 Dalin David Method of making heat exchanger having extended surface
US4023005A (en) * 1975-04-21 1977-05-10 Raytheon Company Laser welding high reflectivity metals
US3999029A (en) * 1975-06-09 1976-12-21 Combustion Engineering, Inc. Fin to tube welding by high frequency current source
US4312915A (en) * 1978-01-30 1982-01-26 Massachusetts Institute Of Technology Cermet film selective black absorber
US4224499A (en) * 1978-10-20 1980-09-23 General Electric Company Laser welding aluminum to copper
US4362921A (en) * 1980-11-17 1982-12-07 Thermatool Corp. Welding of fins to tubing
DE3478906D1 (en) * 1983-04-20 1989-08-17 British Shipbuilders Eng Laser-beamwelding
JPS62100151A (ja) * 1985-10-25 1987-05-09 Mitsubishi Electric Corp 電動機用フレ−ムの製造方法
US4732086A (en) * 1987-01-27 1988-03-22 Honeywell Inc. Fin stabilized armor-penetrating tracer projectile and method of manufacturing same
US4737612A (en) * 1987-02-04 1988-04-12 Westinghouse Electric Corp. Method of welding
DE3713975A1 (de) * 1987-04-25 1988-11-03 Fraunhofer Ges Forschung Vorrichtung und verfahren zum fuegen mit laserstrahlung
US5579256A (en) * 1988-11-01 1996-11-26 Hitachi, Ltd. Semiconductor memory device and defect remedying method thereof
DK0667204T3 (da) * 1994-02-14 1999-11-01 Asea Brown Boveri Anordning og fremgangsmåde til langsgående sammensvejsning af rør med fladstål
JP3494502B2 (ja) * 1995-05-12 2004-02-09 株式会社ルネサステクノロジ 半導体記憶装置およびそのパッド配置方法
US5760365A (en) * 1995-11-06 1998-06-02 The Regents Of The University Of Calif. Narrow gap laser welding
DE19639667C1 (de) * 1996-09-27 1998-03-12 Daimler Benz Aerospace Airbus Verfahren zum Schweißen von Profilen auf großformatigen Aluminium-Strukturbauteilen mittels Laserstrahlen
US6429402B1 (en) * 1997-01-24 2002-08-06 The Regents Of The University Of California Controlled laser production of elongated articles from particulates
FR2761625B1 (fr) * 1997-04-07 1999-08-20 Soc D Mecanique D Irigny Procede et dispositif pour le soudage d'appendices sur un tube de verin
US6300591B1 (en) * 2000-03-23 2001-10-09 Sandia Corporation Method for laser welding a fin and a tube
DE20021644U1 (de) * 2000-12-20 2002-05-02 Alanod Al Veredlung Gmbh Solarkollektorelement
EP1354774A4 (en) 2000-12-26 2005-03-23 Nippon Kayaku Kk GAS GENERATOR
US7579681B2 (en) * 2002-06-11 2009-08-25 Micron Technology, Inc. Super high density module with integrated wafer level packages
SG111069A1 (en) * 2002-06-18 2005-05-30 Micron Technology Inc Semiconductor devices including peripherally located bond pads, assemblies, packages, and methods
SE0403031L (sv) * 2004-12-13 2006-05-23 Sunstrip Ab Metod för tillverkning av en värmeväxlare och ett system för utförande av metodend
US7485969B2 (en) * 2005-09-01 2009-02-03 Micron Technology, Inc. Stacked microelectronic devices and methods for manufacturing microelectronic devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010036329A (ko) * 1999-10-07 2001-05-07 김영환 멀티칩 비지에이 패키지 및 제조방법
KR20020074681A (ko) * 2001-03-21 2002-10-04 아이-밍 첸 기판에 반도체 칩을 실장하기 위한 방법, 및 기판에실장하기에 적합한 반도체 장치
KR20030019264A (ko) * 2001-08-31 2003-03-06 인피네온 테크놀로지스 아게 집적회로 칩을 위한 패드 리라우팅

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170108324A (ko) * 2016-03-17 2017-09-27 에스케이하이닉스 주식회사 적층 칩 패키지 및 그 제조방법
KR102457636B1 (ko) * 2016-03-17 2022-10-24 에스케이하이닉스 주식회사 적층 칩 패키지 및 그 제조방법

Also Published As

Publication number Publication date
US20100065958A1 (en) 2010-03-18
US20070102800A1 (en) 2007-05-10
US7642632B2 (en) 2010-01-05
US7994627B2 (en) 2011-08-09

Similar Documents

Publication Publication Date Title
KR100650767B1 (ko) 패드 재배열 칩과, 그 제조방법 및 패드 재배열 칩을이용한 적층형 패키지
JP5222509B2 (ja) 半導体装置
US7652362B2 (en) Semiconductor package stack with through-via connection
US11031371B2 (en) Semiconductor package and method of fabricating semiconductor package
JP2002076057A5 (ko)
JP2003133518A (ja) 半導体モジュール
US20100032196A1 (en) Multilayer wiring board, semiconductor package and method of manufacturing the same
US20180047691A1 (en) Semiconductor device and manufacturing method thereof
KR101207882B1 (ko) 패키지 모듈
JP2007019484A (ja) 積層型パッケージ
JP2009027068A (ja) 半導体装置
US8582314B2 (en) Interconnection structure, interposer, semiconductor package, and method of manufacturing interconnection structure
JP2008218882A (ja) 半導体装置
KR20080027586A (ko) 반도체 다이 모듈 및 반도체 패키지와 반도체 패키지 제조방법
EP1436838A2 (en) Semiconductor component
JPH0575014A (ja) 半導体チツプの実装構造
JP2001196526A (ja) マルチベアチップ実装体、マルチチップパッケージ、半導体装置、ならびに電子機器
JP2007221133A (ja) 集積回路パッケージ
KR20110067510A (ko) 패키지 기판 및 그의 제조방법
JP5699342B2 (ja) 電子モジュール、電子モジュールの製造方法
WO2023089988A1 (ja) モジュール
KR100650763B1 (ko) 적층형 패키지
KR20000040734A (ko) 적층형 마이크로 비지에이 패키지
JPH09321218A (ja) 半導体装置およびその製造方法
TW202414746A (zh) 封裝基板結構及其製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121022

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131023

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141021

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151020

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20161024

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20171025

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20181022

Year of fee payment: 13