KR19990084702A

KR19990084702A - 불휘발성 메모리 장치의 페이지 버퍼

Info

Publication number: KR19990084702A
Application number: KR1019980016643A
Authority: KR
Inventors: 염진선
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-05-09
Filing date: 1998-05-09
Publication date: 1999-12-06

Abstract

본 발명에 따른 불휘발성 메모리 장치의 페이지 버퍼는 방전 회로와 래치 회로를 제공한다. 상기 방전 회로는 기입, 소거 및 독출 동작 이전에 상기 래치 회로 및 메모리 셀 어레이에 연결된 비트 라인에 챠지되어 있는 전류를 방전시키고 그리고 상기 래치 회로에 래치된 데이터를 초기화시킨다. 래치 회로는 제 1 및 제 2 PMOS 트랜지스터들과 NMOS 트랜지스터를 포함한다. 상기 제 2 PMOS 트랜지스터는 상기 방전 동작동안 전원 전압으로부터 상기 방전 회로를 통해 방전되는 전류를 차단한다. 이로인해 상기 방전 동작동안 발생하는 전류 소모를 줄일 수 있다.

Description

불휘발성 메모리 장치의 페이지 버퍼(PAGE BUFFER OF NONVOLATILE MEMORY DEVICE)

본 발명은 불휘발성 메모리 장치(nonvolatile memory device)에 관한 것으로서, 구체적으로는 페이지 버퍼(page buffer)에 관한 것이다. 최근 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터를 재작성하는 리프레시(refresh) 기능이 필요없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터(data)를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 셀(memory cell)의 고집적화 기술이 개발되고 있다. 메모리 셀의 고집적화를 위해 복수개의 셀들이 직렬로 연결되어 한 개의 스트링(string)을 구성하고 그리고 두 개의 스트링이 한 개의 콘텍(contact)을 공유하는 낸드형 플래시 메모리(NAND flash memory)가 개발되었다. 낸드형 플래시 메모리의 소거 및 프로그램은 에프-엔터널링(F-N tunneling) 방식을 이용하여 플로팅 게이트(floating gate)에 전자를 주입하거나 방출하면서 메모리 셀의 드레솔드(threshold) 전압을 제어함으로써 이루어진다.

따라서, 소거된 셀은 플로팅 게이트의 전자가 방출되어 음(negative)의 드레솔드 전압을 가지며, 셀의 위상(state)을 온-셀(on-cell)이라 한다. 그리고, 프로그램된 셀은 플로팅 게이트로 전자가 주입되어 양(positive)의 드레솔드 전압을 가지며, 셀의 위상(state)을 오프-셀(off-cell)이라 한다. 그러나, 상기 낸드형 플래시 메모리 장치의 경우 전하 이득(gain)이나 전하 손실(loss)에 의한 불량이 발생하며, 이러한 특성과 관련하여 여러 가지 검증을 수행하고 있다. 이러한 정상적인 프로그램 여부(온/오프(on/off)의 여부)를 검증하기 위하여 페이지 버퍼(page buffer)가 사용된다.

도 1은 종래의 기술에 따른 페이지 버퍼의 회로 구성을 보여주는 회로도이다.

도 1을 참조하면, 상기 페이지 버퍼(200)는 방전 트랜지스터(210), 전달 트랜지스터(220), 전류원(230), 차단 트랜지스터(240), 센싱 트랜지스터(250), 데이터 래치 회로(260), 반전 트랜지스터(270), 입력 트랜지스터(281), 반전기(282) 그리고 입/출력 트랜지스터(290)로 구성되어 있다. 상기 페이지 버퍼(200)는 초기화 구간, 센싱 구간, 저장 구간 및 종료 구간을 통해 메모리 셀 스트링(110)으로부터 출력되는 출력 데이터(OUTDATA)를 감지 및 증폭하는 동작을 한다. 상기 방전 트랜지스터(210)는 신호 (DCB)의 제어에 의해 상기 초기화 구간에 상기 데이터 래치 회로(260)와 노드(S0)를 초기화시킨다. 상기 전달 트랜지스터(220)의 전류 통로는 신호 (SBL)의 제어에 의해 상기 초기화 구간에서 상기 데이터 래치 회로(260)와 상기 노드(S0)의 초기화 동작을 위해 도통된다. 상기 전류원(230)은 신호 (CURMIR)의 제어에 의해 상기 초기화 구간에서 상기 노드(S0)와 상기 데이터 래치 회로(260)에 소정의 전류(I)를 공급한다. 그러나, 상기 초기화 구간에서는 상기 전류원(230)이 공급하는 상기 전류(I)의 양보다 상기 방전 트랜지스터(210)가 방전하는 전류(Id)의 양이 많기 때문에 초기화 동작이 수행된다.

상기 차단 트랜지스터(240)의 전류 통로는 신호 (BLSHF)의 제어에 의해 상기 메모리 셀 스트링(110)과 상기 페이지 버퍼(200)를 연결시키기 위해 상기 초기화 구간에서 도통된다. 상기 센싱 트랜지스터(250)의 전류 통로는 상기 전류원(230)으로부터 상기 노드(S0)에 공급되는 상기 전류(I)의 제어에 의해 상기 초기화 구간에서 도통된다. 상기 데이터 래치 회로(260)는 상기 센싱 구간동안 상기 메모리 셀 스트링(110)으로부터 출력되는 상기 출력 데이터를 저장하고 상기 종료 구간에서 신호 (Olatch)의 제어에 의해 상기 출력 데이터를 데이터 라인(D/L)으로 출력한다. 상기 반전 트랜지스터(270)의 전류 통로는 상기 저장 구간에서 상기 데이터 래치 회로(260)에 저장된 상기 출력 데이터를 반전시키기 위해 도통된다. 상기 입력 트랜지스터(281)의 전류 통로는 신호 (SPB)의 제어에 의해 입력 데이터(INDATA)를 상기 데이터 래치 회로(260)에 공급하기 위해 도통된다. 상기 반전기(282)는 신호들(Osac), (nOsac)의 제어에 의해 상기 출력 데이터를 상기 입/출력 트랜지스터(290)로 출력한다. 상기 입/출력 트랜지스터(290)의 전류 통로는 신호 (YA)의 제어에 의해 상기 데이터 라인(D/L)으로부터 공급되는 상기 입력 데이터(INDATA)를 상기 데이터 래치 회로(260)로 공급하고, 상기 데이터 래치 회로(260)로부터 공급되는 상기 출력 데이터를 상기 데이터 라인(D/L)으로 출력한다.

도 2는 종래의 기술에 따른 페이지 버퍼의 독출 동작을 보여주는 동작 타이밍도이다.

도 2를 참조하면, 상기 페이지 버퍼(200)의 독출 동작은 초기화 구간, 센싱 구간, 저장 구간 그리고 종료 구간으로 구분된다. 상기 초기화 구간에서는 신호들(SSL), (GSL), (DCB), (SBL), (CURMIR), (BLSHF)이 상기 메모리 셀 어레이(100)와 상기 페이지 버퍼(200)로 공급된다. 상기 신호 (SSL)는 m(여기서, m은 양의 정수) 개의 메모리 셀 스트링들 중 하나의 상기 메모리 셀 스트링(110)을 선택하기 위한 신호이다. 상기 신호 (GSL)는 공통 접지 라인(CSL)을 선택하기 위한 신호이다. 상기 신호 (DCB)는 상기 초기화 구간에서 상기 방전 트랜지스터(210)에 공급되는 신호이다. 상기 신호 (SBL)는 상기 초기화 구간에서 상기 데이터 래치 회로(260)와 상기 방전 트랜지스터(210)를 연결시키기 위해 상기 전달 트랜지스터(220)로 공급되는 신호이다. 상기 신호 (CURMIR)는 상기 초기화 동작시부터 센싱 종료시까지 상기 노드(S0)와 상기 데이터 래치 회로(260) 및 상기 메모리 셀 스트링(110)으로 상기 전류(I)를 공급하기 위해 상기 전류원(230)으로 공급되는 신호이다. 상기 신호 (BLSHF)는 상기 초기화 동작시부터 종료시까지 상기 메모리 셀 스트링(110)과 상기 데이터 래치 회로(260) 및 상기 노드(S0)를 연결시키기 위해 상기 차단 트랜지스터(240)로 공급되는 신호이다.

상기 센싱 구간에서는 상기 전류원(230)으로부터 상기 비트 라인과 상기 노드(S0)로 상기 전류(I)가 공급된다. 상기 저장 구간에서는 신호 (Olatch)가 상기 페이지 버퍼(200)로 공급된다. 상기 신호 (Olatch)는 상기 저장 구간시에 상기 데이터 래치 회로(260)에 저장된 상기 출력 데이터를 반전시키기 위해 상기 반전 트랜지스터(270)로 공급되는 신호이다. 상기 종료 구간에서는 상기 신호들(SPB), (Osac), (nOsac), (YA)이 상기 페이지 버퍼(200)에 공급된다. 상기 신호 (SPB)는 상기 데이터 래치 회로(260)에 상기 입력 데이터(INDATA)를 공급하기 위해 상기 입력 트랜지스터(281)로 공급되는 신호이다. 상기 신호들(Osac), (nOsac)은 상기 데이터 래치 회로(260)에 저장되어 있는 상기 출력 데이터를 상기 입/출력 트랜지스터(290)로 출력하기 위해 상기 반전기(282)로 공급되는 신호이다. 상기 신호 (YA)는 상기 입/출력 데이터들을 상기 데이터 래치 회로(260) 및 상기 데이터 라인(D/L)으로 전달하기 위해 상기 입/출력 트랜지스터(290)로 공급되는 신호이다.

상기 메모리 셀의 온/오프(on/off) 여부(정상적인 프로그램 여부)를 검증하는 동작은 프로그램 동작후에 이루어지게 된다. 상기 초기화 동작시 상기 데이터 래치 회로(260)의 전압 레벨은 상기 프로그램 동작으로 인해 전원 전압(VCC) 레벨로 발전(develop)되어 있다. 상기 초기화 동작시에 전압 레벨이 발전(develop)된 상기 데이터 래치 회로(260)는 초기화 될때까지 상기 반전기(261)에 구비된 PMOS 트랜지스터의 전류 통로를 통해 상기 전원 전압(VCC)으로부터 상기 접지 전원(VSS)으로 전류가 흐르게 된다. 그 결과, 상기 접지 전원(VSS)의 전압 레벨은 상승하고 상기 전원 전압(VCC)의 전압 레벨은 상대적으로 감소하는 파워 딥(power dip) 현상이 발생한다. 상기 파워 딥(power dip) 현상으로 인해 상기 노드(S0)와 상기 데이터 래치 회로(260)의 전압 레벨은 ' 0V '로 천이되지 못하고 이전 레벨인 전압 전원(VCC)레벨로 남아 있게 된다. 또한, 상기 방전 트랜지스터(210)와 상기 전달 트랜지스터(220)의 내부 및 상기 노드(SO)에 기생 저항이 발생하면, 상기 파워 딥 현상으로 인해서 상기 반전기(262)의 전압 레벨이 트립 전압(trip voltage)이하로 발전(develop)된다. 상기한 바와같이 상기 초기화 구간에서 정상적인 초기화가 이루어지지 않으면 상기 메모리 셀의 정상적인 프로그램 여부(on/off)를 검증할 수 없는 오동작이 발생하고 그리고 과다한 전류 소비가 발생하는 문제점이 발생한다.

따라서 본 발명의 목적은 초기화 동작시 발생하는 파워 딥 현상을 방지하여 검증 동작시 발생하는 독출 페일(fail)을 방지할 수 있는 불휘발성 메모리 장치의 페이지 버퍼를 제공하는 것이다.

본 발명의 또 다른 목적은 전류 소모를 줄일 수 있는 불휘발성 메모리 장치의 페이지 버퍼를 제공하는 것이다.

도 1은 종래의 기술에 따른 페이지 버퍼의 회로도;

도 2는 종래의 기술에 따른 페이지 버퍼의 검증 동작 타이밍도;

도 3은 본 발명에 따른 페이지 버퍼의 회로도; 그리고

도 4는 본 발명에 따른 페이지 버퍼의 검증 동작 타이밍도이다.

*도면의 주요 부분에 대한 부호 설명

100 : 메모리 셀 어레이 200 : 페이지 버퍼

210 : 방전 트랜지스터 220 : 전달 트랜지스터

230 : 전류원 240 : 차단 트랜지스터

250 : 센싱 트랜지스터 260 : 래치 회로

270 : 반전 트랜지스터 281 : 입력 트랜지스터

282 : 출력 트랜지스터 290 : 입/출력 트랜지스터

(구성)

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 본 발명에 따른 불휘발성 메모리 장치의 페이지 버퍼는 대응하는 비트 라인들에 각각 연결된 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이와; 상기 비트 라인들에 각각 연결되는 복수개의 래치 회로들 및; 소거, 기입 및 독출 동작 이전의 방전 동작을 알리는 제 1 제어 신호에 응답해서 대응하는 상기 비트 라인에 챠지된 전류를 방전하고 그리고 상기 래치 회로에 저장된 데이터를 초기화시키는 방전 회로를 포함하되; 상기 래치 회로들 각각은, 상기 비트 라인에 연결되는 인버터와; 전압 전원과 상기 비트 라인 사이에 형성되는 전류 통로 및 상기 인버터의 출력에 의해서 제어되는 게이트를 가지는 제 1 PMOS 트랜지스터와, 상기 제 1 PMOS 트랜지스터와 상기 비트 라인의 사이에 형성되는 전류 통로 및 상기 제 1 제어 신호와 상보적인 제 2 제어 신호에 의해서 제어되는 게이트를 갖는 제 2 PMOS 트랜지스터 및, 상기 비트 라인과 접지 전원의 사이에 형성되는 전류 통로 및 상기 인버터의 출력에 의해서 제어되는 게이트를 갖는 제 1 NMOS 트랜지스터를 포함한다.

이 실시예에 있어서, 상기 메모리 셀들은, 전기적으로 소거 및 프로그램 가능한 셀들을 포함한다.

이 실시예에 있어서, 상기 메모리 셀들은 낸드 구조로 연결되는 것을 포함한다.

(작용)

이와같은 장치에 의해서, 검증 동작의 초기화 구간에서 발생하는 파워 딥 현상을 방지하여 검증 동작시에 발생하는 오동작과 전류 소모를 줄일 수 있다.

(실시예)

이하 본 발명의 실시예에 따른 참조도면들 도 3 및 4에 의거하여 상세히 설명한다.

도 3은 본 발명에 따른 페이지 버퍼의 회로 구성을 보여주는 회로도이다.

도 3을 참조하면, 행들(rows)과 열들(columns)을 구비하는 기판상에는 상기 행들을 따라 신장하는 복수개의 워드 라인들(W/L0) - (W/Ln ;여기서, n은 양의 정수)과 상기 열들을 따라 신장하는 복수개의 비트 라인들(B/L0) - (B/Lm ; 여기서, m은 양의 정수) 및 m 개의 메모리 셀 스트링들이 형성되어 있다. 상기 메모리 셀 스트링(110)은 스트링 선택 트랜지스터(M1) 및 공통 접지 선택 트랜지스터(M2)를 포함하고 그리고 상기 스트링 선택 트랜지스터(M1)와 상기 공통 접지 선택 트랜지스터(M2)의 사이에 n 개의 소오스-드레인 채널(source-drain channel)과 플로팅 게이트 및 컨트롤 게이트(control gate)를 갖는 복수개의 메모리 셀들(C1) - (Cn)을 포함하고 있다.

본 발명에 따른 페이지 버퍼(200)는 방전 트랜지스터(210), 전달 트랜지스터(220), 전류원(230), 차단 트랜지스터(240), 센싱 트랜지스터(250), 데이터 래치 회로(260), 반전 트랜지스터(270), 입력 트랜지스터(281), 삼상 반전기(282) 그리고 입/출력 트랜지스터(290)를 포함하고 있다. 상기 방전 트랜지스터(210)는 상기 노드(S0)와 상기 데이터 래치 회로(260)의 접속점과 상기 접지 전원(VSS) 사이에 형성되는 전류 통로 및 신호 (DCB)에 의해 제어되는 게이트를 구비한다. 상기 전달 트랜지스터(220)는 상기 차단 트랜지스터(240)와 상기 노드(S0)의 접속점과 상기 데이터 래치 회로(260)의 사이에 형성되는 전류 통로 및 신호 (SBL)에 의해 제어되는 게이트를 구비한다. 상기 전류원(230)은 상기 전압 전원(VCC)과 상기 노드(S0) 사이에 형성되는 전류 통로 및 신호 (CURMIR)에 의해 제어되는 게이트를 구비한다. 상기 차단 트랜지스터(240)는 상기 메모리 셀 스트링(110)과 상기 전달 트랜지스터(220)의 사이에 형성되는 전류 통로 및 신호 (BLSHF)에 의해 제어되는 게이트를 구비한다. 상기 센싱 트랜지스터(250)는 상기 데이터 래치 회로(260)와 상기 반전 트랜지스터(270)의 사이에 형성되는 전류 통로 및 상기 전류원(230)으로부터 출력되는 전류(I)에 의해 제어되는 게이트를 구비한다.

상기 데이터 래치 회로(260)는 PMOS 트랜지스터들(263), (264)과 NMOS 트랜지스터(265) 및 반전기(262)를 포함하고 그리고 상기 차단 트랜지스터(240)와 상기 전달 트랜지스터(220)의 상기 전류 통로들을 통해 상기 메모리 셀 스트링(110)과 연결되어 있다. 상기 PMOS 트랜지스터(263)는 상기 전압 전원(VCC)과 상기 PMOS 트랜지스터(264)의 사이에 형성되는 전류 통로 및 신호 (Opbset)에 의해 제어되는 게이트를 구비한다. 상기 PMOS 트랜지스터(264)는 상기 PMOS 트랜지스터(263)와 상기 NMOS 트랜지스터(265)의 사이에 형성되는 전류 통로 및 상기 반전기(262)의 출력 신호에 의해 제어되는 게이트를 구비한다. 상기 NMOS 트랜지스터(265)는 상기 PMOS 트랜지스터(264)와 상기 접지 전원(VSS)의 사이에 형성되는 전류 통로 및 상기 반전기(262)의 출력 신호에 의해 제어되는 게이트를 구비한다. 상기 제 2 반전기(262)의 입력 단자는 상기 PMOS 트랜지스터(264)와 상기 NMOS 트랜지스터(265)의 상기 전류 통로들의 사이에 연결되고, 그것의 출력 단자는 상기 센싱 트랜지스터(250)의 드레인에 연결되어 있다.

상기 반전 트랜지스터(270)는 상기 센싱 트랜지스터(250)와 상기 접지 전원(VSS)사이에 형성되는 전류 통로 및 신호 (Olatch)에 의해 제어되는 게이트를 구비한다. 상기 입력 트랜지스터(281)는 상기 데이터 래치 회로(260)와 상기 입/출력 트랜지스터(290)의 사이에 형성되는 전류 통로 및 신호 (SPB)에 의해 제어되는 게이트를 구비한다. 상기 삼상 반전기(282)의 입력 단자는 상기 데이터 래치 회로(260)에 연결되고, 그것의 출력 단자는 상기 입/출력 트랜지스터(290)에 연결되고 그리고 신호 (nOsac)에 제어되는 제 1 제어 단자와 신호 (Osac)에 제어되는 제 2 제어 단자를 구비한다. 상기 입/출력 트랜지스터(290)는 상기 입력 트랜지스터(281)의 드레인과 상기 반전기(282)의 출력 단자와의 접속점과 상기 데이터 라인(D/L)의 사이에 형성되는 전류 통로 및 신호 (YA)에 의해 제어되는 게이트를 구비한다.

도 4는 본 발명에 따른 페이지 버퍼의 검증 동작을 보여주는 동작 타이밍도이다.

도 4를 참조하면, 상기 페이지 버퍼(200)의 독출 동작은 초기화 구간, 센싱 구간, 저장 구간 그리고 종료 구간으로 구분된다. 상기 초기화 구간에는 신호들(SSL), (GSL), (DCB), (SBL), (CURMIR), (BLSHF), (Olatch), (Opbset)이 상기 메모리 셀 어레이(100)와 상기 페이지 버퍼(200)로 공급된다. 상기 신호 (SSL)는 상기 메모리 셀 스트링(110)을 선택하기 위해 상기 스트링 선택 트랜지스터들(M1), (M3), ... (M2n-3), (M2n)로 공급되는 신호이다. 상기 신호 (GSL)는 상기 공통 접지 라인(CSL)을 선택하기 위해 상기 공통 접지 선택 트랜지스터들(M2), (M4), ... (M2n-2), (M2n)로 공급되는 신호이다. 상기 신호 (DCB)는 상기 초기화 구간에서 상기 노드(S0)와 상기 데이터 래치 회로(260)를 초기화시키기 위해 상기 방전 트랜지스터(210)로 공급되는 신호이다.

상기 신호 (SBL)는 상기 초기화 구간에서 상기 데이터 래치 회로(260)와 상기 방전 트랜지스터(210)를 연결시키기 위해 상기 전달 트랜지스터(220)로 공급되는 신호이다. 상기 신호 (CURMIR)는 상기 초기화 구간부터 종료 구간까지 상기 노드(S0)와 상기 데이터 래치 회로(260) 및 상기 메모리 셀 스트링(110)에 상기 전류(I)를 공급하기 위해 상기 전류원(230)에 공급되는 신호이다. 상기 신호 (BLSHF)는 상기 초기화 구간부터 센싱 종료 구간까지 상기 메모리 셀 스트링(110)과 상기 데이터 래치 회로(260) 및 상기 노드(S0)를 연결시키기 위해 상기 차단 트랜지스터(240)에 공급되는 신호이다. 신호 (Opbset)는 상기 전압 전원(VCC)으로부터 상기 접지 전원(VSS)으로 흐르는 전류(Idl)를 차단하기 위해 상기 PMOS 트랜지스터(264)에 공급되는 신호이다.

상기 센싱 구간에는 선택된 비트 라인(B/L1)과 상기 노드(S0)에 상기 전류원(230)으로부터 상기 전류(I)가 공급된다. 상기 저장 구간에서는 상기 신호 (Olatch)가 상기 페이지 버퍼(200)에 공급된다. 상기 신호 (Olatch)는 상기 저장 구간에서 상기 데이터 래치 회로(260)에 저장된 상기 출력 데이터의 전압 레벨을 반전시키기 위해 상기 반전 트랜지스터(270)로 공급되는 신호이다. 상기 종료 구간에서는 신호들(YA), (Osac), (nOsac)이 상기 페이지 버퍼(200)에 공급된다. 상기 신호들(Osac), (nOsac)은 상기 데이터 래치 회로(260)에 저장된 상기 출력 데이터를 상기 입/출력 트랜지스터(290)로 출력하기 위해 상기 삼상 반전기(282)로 공급되는 신호이다. 상기 신호 (YA)는 상기 반전기(282)로부터 공급되는 상기 출력 데이터를 상기 데이터 라인(D/L)으로 출력하기 위해 상기 입/출력 트랜지스터(290)로 공급되는 신호이다.

이하 도 3 및 도 4를 참조하여 본 발명에 따른 페이지 버퍼의 동작이 설명된다.

도 3 및 도 4를 참조하면, 상기 페이지 버퍼(200)는 메모리 셀 어레이(110)에 프로그램되어 있는 데이터(data)를 감지하고 증폭하는 동작을 한다. 상기 초기화 구간은 상기 페이지 버퍼(200)내의 상기 노드(S0)와 상기 데이터 래치 회로(260)를 초기화시키는 구간이다. 상기 방전 트랜지스터(210)는 상기 신호 (DCB)의 제어에 의해 선택된 상기 메모리 셀 스트링(110)에 연결된 상기 데이터 래치 회로(260)와 노드(S0)를 초기화시킨다. 상기 전달 트랜지스터(220)는 상기 신호 (SBL)의 제어에 의해 상기 데이터 래치 회로(260)와 상기 노드(S0)를 연결시킨다. 상기 전류원(230)은 상기 신호 (CURMIR)의 제어에 의해 상기 초기화 구간에서 상기 노드(S0)와 상기 데이터 래치 회로(260)에 소정의 전류(I)를 공급한다. 상기 초기화 동작시에는 상기 전류원(230)이 공급하는 상기 전류(I)의 양보다 상기 방전 트랜지스터(210)가 방전하는 전류(Id)의 양이 많기 때문에 초기화 동작이 수행된다.

상기 차단 트랜지스터(240)는 상기 신호 (CURMIR)의 제어에 의해 상기 메모리 셀 스트링(110)과 상기 페이지 버퍼(200)를 연결시키고, 상기 센싱 동작 동안에 상기 메모리 셀 스트링(110)으로부터 상기 페이지 버퍼(200)로 공급되는 과다한 전류를 차단한다. 상기 센싱 트랜지스터(250)는 상기 전류원(230)으로부터 상기 노드(S0)에 공급되는 상기 전류(I)의 제어에 의해 상기 메모리 셀 스트링(110)으로부터 출력되는 상기 출력 데이터를 센싱한다. 상기 데이터 래치 회로(260)에 저장되어 있는 상기 프로그램 데이터(data)는 상기 초기화 구간에 상기 전압 전원(VCC)으로부터 상기 방전 트랜지스터(210)의 전류 통로를 통해 상기 접지 전원(VSS)으로 방전된다. 이때, 상기 PMOS 트랜지스터(264)는 상기 신호 (Opbset)의 제어에 의해 상기 전압 전원(VCC)으로부터 상기 접지 전원(VSS)으로 흐르는 상기 전류(Idl)를 차단하여 파워 딥 현상을 방지한다.

상기 센싱 구간동안 상기 메모리 셀 스트링(110)에 구비된 메모리 셀들(C1) - (Cn)의 온/오프(on/off) 여부를 검증하기 위하여 상기 메모리 셀들(C1) - (Cn)에 연결되어 있는 상기 워드 라인들(W/L0) - (W/Ln) 과 상기 비트 라인들(B/L0) - (B/Lm)에 프로그램 전압(program voltage)보다 낮은 레벨의 일정한 전압이 인가된다. 즉, 상기 워드 라인(W/L1)과 상기 비트 라인(B/L1)에 해당되는 상기 메모리 셀(C1)의 검증은 상기 워드 라인(W/L1)에 ' 0V '의 전압을 공급하고 그리고 나머지 워드 라인들(W/L0), (W/L2) - (W/Ln)에는 전압 전원(VCC) 레벨의 전압을 공급한다.

상기 메모리 셀(C1)이 정상적으로 프로그램되지 않은 셀 즉, 온 셀(on cell)이라고 가정하면, 상기 차단 트랜지스터(240)를 통해 상기 비트 라인(B/L1)으로 공급되는 상기 전류(I)는 상기 메모리 셀들(C1) - (Cn)을 통해 상기 공통 접지 라인(CSL)으로 방전된다. 이로인해 상기 노드(S0)의 전압 레벨은 ' 0V '를 유지한다. 상기 메모리 셀(C1)이 정상적으로 프로그램된 셀 즉, 오프 셀(off cell)이라고 가정하면, 상기 차단 트랜지스터(240)를 통해 상기 비트 라인(B/L1)으로 공급되는 상기 전류(I)는 상기 메모리 셀(C1)의 드레솔드 전압(Vth)의 상승으로 인해서 상기 공통 접지 라인(CSL)으로 방전되는 양이 감소된다. 이로인해 상기 노드(S0)의 전압 레벨은 전압 전원(VCC) 레벨로 발전된다.

상기 저장 구간은 상기 센싱 구간에서 상기 데이터 래치 회로(260)에 센싱된 상기 출력 데이터를 저장하는 구간이다. 상기 반전 트랜지스터(270)는 상기 저장 구간에서 상기 신호 (Olatch)의 제어에 의해 상기 데이터 래치 회로(260)에 저장되는 상기 출력 데이터를 반전시킨다. 예컨데, 상기 온 셀(on cell)일 경우 즉, 상기 노드(S0)에 ' 0V '의 상기 전류(I)가 챠지되면 상기 반전기(262)의 출력 단자에는 전압 전원(VCC) 레벨로 반전된 상기 전류(I)가 인가된다. 이때, 상기 반전 트랜지스터(270)의 전류 통로는 상기 신호 (Olatch)의 제어에 의해 도통되고 그리고 상기 센싱 트랜지스터(250)의 전류 통로는 차단되어 상기 반전기(262)의 상기 출력 단자의 전압 레벨은 상기 전압 전원(VCC) 레벨로 유지된다. 이로인해 상기 출력 데이터는 상기 ' 0V '로 유지되어 래치된다.

상기 오프 셀(off cell)일 경우 즉, 상기 노드(S0)에 상기 전압 전원(VCC) 레벨의 상기 전류(I)가 공급되면 상기 센싱 트랜지스터(250)와 상기 반전 트랜지스터(270)의 상기 전류 통로들이 도통되어 상기 반전기(262)의 출력 단자에는 ' 0V '가 인가된다. 이로인해, 상기 출력 데이터는 상기 전압 전원(VCC) 레벨로 반전되어 래치된다. 상기 종료 구간은 상기 저장 구간동안 상기 데이터 래치 회로(260)에 저장된 상기 출력 데이터를 독출하는 구간이다. 상기 삼상 반전기(282)는 신호들(Osac), (nOsac)의 제어에 의해 상기 출력 데이터를 상기 입/출력 트랜지스터(290)로 출력한다. 상기 입/출력 트랜지스터(290)는 상기 신호 (YA)의 제어에 의해 상기 출력 데이터를 상기 데이터 라인(D/L)으로 출력한다.

본 발명에 따른 페이지 버퍼는 상기 초기화 구간에서 상기 신호 (Opbset)로 상기 데이터 래치 회로(260)의 상기 PMOS 트랜지스터(264)의 전류 통로를 제어한다. 이로써, 상기 초기화 구간에서 상기 전압 전원(VCC)으로부터 상기 방전 트랜지스터(210)를 통해 연결된 상기 접지 전원(VSS)으로 흐르는 전류를 차단하여 파워 딥 현상을 방지한다. 이로써, 상기 페이지 버퍼의 오동작을 방지하고 검증 동작시 발생하는 전류 소모를 줄일 수 있다.

상기한 바와같이, 초기화 구간에서 발생하는 파워 딥 현상을 방지함으로써 페이지 버퍼의 오동작을 방지하고 그리고 상기 검증 동작시 발생하는 전류 소비를 줄일 수 있다.

Claims

대응하는 비트 라인들에 각각 연결된 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이와;

상기 비트 라인들에 각각 연결되는 복수개의 래치 회로들 및;

소거, 기입 및 독출 동작 이전의 방전 동작을 알리는 제 1 제어 신호에 응답해서 대응하는 상기 비트 라인에 챠지된 전류를 방전시키고 그리고 상기 래치 회로에 저장된 데이터를 초기화시키는 방전 회로를 포함하되;

상기 래치 회로들 각각은,

상기 비트 라인에 연결되는 인버터와;

전압 전원과 상기 비트 라인 사이에 형성되는 전류 통로 및 상기 인버터의 출력에 의해서 제어되는 게이트를 가지는 제 1 PMOS 트랜지스터와,

상기 제 1 PMOS 트랜지스터와 상기 비트 라인의 사이에 형성되는 전류 통로 및 상기 제 1 제어 신호와 상보적인 제 2 제어 신호에 의해서 제어되는 게이트를 갖는 제 2 PMOS 트랜지스터 및,

상기 비트 라인과 접지 전원의 사이에 형성되는 전류 통로 및 상기 인버터의 출력에 의해서 제어되는 게이트를 갖는 제 1 NMOS 트랜지스터를 포함하는 불휘발성 메모리 장치.
제 1 항에 있어서,

상기 메모리 셀들은,

낸드 구조로 연결된 전기적으로 소거 및 프로그램 가능한 셀들을 포함하는 불휘발성 메모리 장치.