KR100907715B1 - 에너지 회수 회로 및 그를 이용한 플라즈마 디스플레이장치 - Google Patents

에너지 회수 회로 및 그를 이용한 플라즈마 디스플레이장치 Download PDF

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Abstract

본 발명은 플라즈마 디스플레이 패널에 구동 신호를 공급하기 위한 에너지 회수 회로 및 그를 이용한 플라즈마 디스플레이 장치에 관한 것으로, 그 장치는 플라즈마 디스플레이 패널; 및 패널을 구동시키기 위한 구동 신호를 생성하는 구동부를 포함하고, 구동부는 패널로부터 회수되는 전압을 충전하는 제1 커패시터; 제1 커패시터와 함께 공진 회로를 형성하는 인덕터; 구동 신호 생성을 위한 전압을 공급하는 전압원; 및 인덕터의 일단과 전압원 사이에 연결되는 제2 커패시터를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 에너지 회수 회로를 이용하여 플라즈마 디스플레이 패널에 구동 신호를 공급하고자 하는 경우, 커패시터를 에너지 회수 회로의 인덕터 일단에 연결시킴으로써, 저가의 소자의 이용하여 패널에 공급되는 구동 신호 파형의 왜곡을 방지하고, 과전압에 의한 인덕터의 손상을 방지하여 에너지 회수 회로의 안정성을 향상시킬 수 있다.
플라즈마 디스플레이 패널, 에너지 회수, 인덕터

Description

에너지 회수 회로 및 그를 이용한 플라즈마 디스플레이 장치{Energy recovery circuit and plasma display apparatus thereof}
본 발명은 플라즈마 디스플레이 장치에 관한 것으로서, 보다 상세하게는 플라즈마 디스플레이 패널에 구동 신호를 공급하기 위한 에너지 회수 회로에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel,이하 PDP라 함)은 불활성 혼합가스의 방전시 발생하는 진공자외선(VUV)에 의해 형광체를 여기 발광시킴으로써 화상을 표시한다.
이러한 PDP는 대형화와 박막화가 용이할 뿐만 아니라 구조가 단순해짐으로 제작이 용이해지고 아울러 다른 평면 표시장치에 비하여 휘도 및 발광효율이 높다는 장점을 가진다. 특히, 교류 면방전형 3전극 플라즈마 디스플레이 패널은 방전시 표면에 벽전하가 축적되어 방전에 의해 발생되는 스퍼터링으로부터 전극들을 보호하기 때문에 저전압 구동과 장수명의 이점을 가진다.
플라즈마 디스플레이 패널은 화상의 계조를 구현하기 위하여, 모든셀을 초기화 하기 위한 리셋(Reset)기간, 셀을 선택하기 위한 어드레스 기간(Address)과 선 택된 셀에서 표시방전을 일으키는 서스테인 기간(Sustain)으로 시분할 구동된다.
구동 회로가 플라즈마 디스플레이 패널에 구동 신호들을 공급하기 위해서는,다수의 스위칭 소자 및 클램핑 다이오드가 요구되기 때문에 부품수 증가로 인한 비용 증가 및 사이즈 증대의 문제점이 있으며, 나아가 다수의 회로 부품으로 인해 패널 구동회로의 소비 전력이 많이 소모되는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 플라즈마 디스플레이 장치에 구비되는 에너지 회수 회로에 있어 상기와 같은 문제점을 해결하기 위해, 제조 비용 및 전자기파 발생을 감소시킴과 동시에 에너지 효율을 증가시킬 수 있는 신뢰성이 높은 구동 회로가 구비된 플라즈마 디스플레이 장치를 제공하는데 그 목적이 있다.
상기한 과제를 해결하기 위한 본 발명에 따른 플라즈마 디스플레이 장치는, 플라즈마 디스플레이 패널; 및 상기 패널을 구동시키기 위한 구동 신호를 생성하는 구동부를 포함하고, 플라즈마 디스플레이 패널; 및 상기 패널을 구동시키기 위한 구동 신호를 생성하는 구동부를 포함하고, 상기 구동부는 상기 패널로부터 회수되는 전압을 충전하는 제1 커패시터; 상기 제1 커패시터와 함께 공진 회로를 형성하는 인덕터; 상기 구동 신호 생성을 위한 전압을 공급하는 전압원; 및 상기 인덕터의 일단과 상기 전압원 사이에 연결되는 제2 커패시터를 포함하는 것을 특징으로 한다.
상기한 과제를 해결하기 위한 본 발명에 따른 에너지 회수 회로는, 패널로부터 회수되는 전압을 충전하는 제1 커패시터; 상기 제1 커패시터와 함께 공진 회로를 형성하는 인덕터; 서스테인 전압원; 기준 전압원; 상기 인덕터의 양단 중 상기 패널에 연결되지 않은 일단과 상기 서스테인 전압원 사이에 연결되는 제2 커패시터; 및 상기 인덕터의 일단과 상기 기준 전압원 사이에 연결되는 제3 커패시터를 포함하는 것을 특징으로 한다.
상기와 같이 구성되는 본 발명에 의하면, 에너지 회수 회로를 이용하여 플라즈마 디스플레이 패널에 구동 신호를 공급하고자 하는 경우, 커패시터를 에너지 회수 회로의 인덕터 일단에 연결시킴으로써, 저가의 소자의 이용하여 패널에 공급되는 구동 신호 파형의 왜곡을 방지하고, 과전압에 의한 인덕터의 손상을 방지하여 에너지 회수 회로의 안정성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 에너지 회수 회로 및 그를 이용한 플라즈마 디스플레이 장치에 관하여 상세히 설명한다. 도 1은 플라즈마 디스플레이 패널의 구조에 대한 일실시예를 사시도로 도시한 것이다.
도 1에 도시된 바와 같이, 플라즈마 디스플레이 패널은 상부기판(10) 상에 형성되는 유지 전극 쌍인 스캔 전극(11) 및 서스테인 전극(12), 하부기판(20) 상에 형성되는 어드레스 전극(22)을 포함한다.
상기 유지 전극 쌍(11, 12)은 통상 인듐틴옥사이드(Indium-Tin-Oxide;ITO)로 형성된 투명전극(11a, 12a)과 버스 전극(11b, 12b)을 포함하며, 상기 버스 전극(11b, 12b)은 은(Ag), 크롬(Cr) 등의 금속 또는 크롬/구리/크롬(Cr/Cu/Cr)의 적층형이나 크롬/알루미늄/크롬(Cr/Al/Cr)의 적층형으로 형성될 수 있다. 버스 전극(11b, 12b)은 투명전극(11a, 12a) 상에 형성되어, 저항이 높은 투명전극(11a, 12a)에 의한 전압 강하를 줄이는 역할을 한다.
한편, 본 발명의 일실시예에 따르면 유지 전극쌍(11, 12)은 투명전극(11a 12a)과 버스 전극(11b, 12b)이 적층된 구조 뿐만 아니라, 투명 전극(11a, 12a)이 없이 버스 전극(11b, 12b)만으로도 구성될 수 있다. 이러한 구조는 투명 전극(11a, 12a)을 사용하지 않으므로, 패널 제조의 단가를 낮출 수 있는 장점이 있다. 이러한 구조에 사용되는 버스 전극(11b, 12b)은 위에 열거한 재료 이외에 감광성 재료등 다양한 재료가 가능할 것이다.
스캔 전극(11) 및 서스테인 전극(12)의 투명전극(11a, 12a)과 버스전극(11b, 11c)의 사이에는 상부 기판(10)의 외부에서 발생하는 외부광을 흡수하여 반사를 줄여주는 광차단의 기능과 상부 기판(10)의 퓨리티(Purity) 및 콘트라스트를 향상시키는 기능을 하는 블랙 매트릭스(Black Matrix, BM, 15)가 배열된다.
본 발명의 일실시예에 따른 블랙 매트릭스(15)는 상부 기판(10)에 형성되는데, 격벽(21)과 중첩되는 위치에 형성되는 제1 블랙 매트릭스(15)와, 투명전극(11a, 12a)과 버스전극(11b, 12b)사이에 형성되는 제2 블랙 매트릭스(11c, 12c)로 구성될 수 있다. 여기서, 제 1 블랙 매트릭스(15)와 블랙층 또는 블랙 전극층이라고도 하는 제 2 블랙 매트릭스(11c, 12c)는 형성 과정에서 동시에 형성되어 물리적으로 연결될 수 있고, 동시에 형성되지 않아 물리적으로 연결되지 않을 수도 있다.
또한, 물리적으로 연결되어 형성되는 경우, 제 1 블랙 매트릭스(15)와 제 2 블랙 매트릭스(11c, 12c)는 동일한 재질로 형성되지만, 물리적으로 분리되어 형성되는 경우에는 다른 재질로 형성될 수 있다.
스캔 전극(11)과 서스테인 전극(12)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(13)과 보호막(14)이 적층된다. 상부 유전체층(13)에는 방전에 의하여 발생된 하전입자들이 축적되고, 유지 전극 쌍(11, 12)을 보호하는 기능을 수행할 수 있다. 보호막(14)은 가스 방전시 발생된 하전입자들의 스피터링으로부터 상부 유전체층(13)을 보호하고, 2차 전자의 방출 효율을 높이게 된다.
또한, 어드레스 전극(22)은 스캔 전극(11) 및 서스테인 전극(12)과 교차되는 방향으로 형성된다. 또한, 어드레스 전극(22)이 형성된 하부기판(20) 상에는 하부 유전체층(24)과 격벽(21)이 형성된다.
또한, 하부 유전체층(24)과 격벽(21)의 표면에는 형광체층(23)이 형성된다. 격벽(21)은 세로 격벽(21a)와 가로 격벽(21b)가 폐쇄형으로 형성되고, 방전셀을 물리적으로 구분하며, 방전에 의해 생성된 자외선과 가시광이 인접한 방전셀에 누설되는 것을 방지한다.
본 발명의 일실시예에는 도 1에 도시된 격벽(21)의 구조뿐만 아니라, 다양한 형상의 격벽(21)의 구조도 가능할 것이다. 예컨대, 세로 격벽(21a)과 가로 격벽(21b)의 높이가 다른 차등형 격벽 구조, 세로 격벽(21a) 또는 가로 격벽(21b) 중 적어도 하나 이상에 배기 통로로 사용 가능한 채널(Channel)이 형성된 채널형 격벽 구조, 세로 격벽(21a) 또는 가로 격벽(21b) 중 하나 이상에 홈(Hollow)이 형성된 홈형 격벽 구조 등이 가능할 것이다.
여기서, 차등형 격벽 구조인 경우에는 가로 격벽(21b)의 높이가 높은 것이 더 바람직하고, 채널형 격벽 구조나 홈형 격벽 구조인 경우에는 가로 격벽(21b)에 채널이 형성되거나 홈이 형성되는 것이 바람직할 것이다.
한편, 본 발명의 일실시예에서는 R, G 및 B 방전셀 각각이 동일한 선상에 배열되는 것으로 도시 및 설명되고 있지만, 다른 형상으로 배열되는 것도 가능할 것이다. 예컨대, R, G 및 B 방전셀이 삼각형 형상으로 배열되는 델타(Delta) 타입의 배열도 가능할 것이다. 또한, 방전셀의 형상도 사각형상 뿐만 아니라, 오각형, 육각형 등의 다양한 다각 형상도 가능할 것이다.
또한, 형광체층(23)은 가스 방전시 발생된 자외선에 의해 발광되어 적색(R), 녹색(G) 또는 청색(B) 중 어느 하나의 가시광을 발생하게 된다. 여기서, 상부/하부 기판(10, 20)과 격벽(21) 사이에 마련된 방전공간에는 방전을 위한 He+Xe, Ne+Xe 및 He+Ne+Xe 등의 불활성 혼합가스가 주입된다.
도 2는 플라즈마 디스플레이 패널의 전극 배치에 대한 일실시예를 도시한 것으로, 플라즈마 디스플레이 패널을 구성하는 복수의 방전셀들은 도 2에 도시된 바와 같이 매트릭스 형태로 배치되는 것이 바람직하다. 복수의 방전셀들은 각각 스캔 전극 라인(Y1 내지 Ym), 서스테인 전극 라인(Z1 내지 Zm) 및 어드레스 전극 라인(X1 내지 Xn)의 교차부에 마련된다. 스캔 전극 라인(Y1 내지 Ym)은 순차적으로 구동되거나 동시에 구동될 수 있고, 서스테인 전극 라인(Z1 내지 Zm)은 동시에 구동될 수 있다. 어드레스 전극라인(X1 내지 Xn)은 기수 번째 라인들과 우수 번째 라인들로 분할되어 구동되거나 순차적으로 구동될 수 있다.
도 2에 도시된 전극 배치는 본 발명에 따른 플라즈마 패널의 전극 배치에 대한 일실시예에 불과하므로, 본 발명은 도 2에 도시된 플라즈마 디스플레이 패널의 전극 배치 및 구동 방식에 한정되지 아니한다. 예컨데, 상기 스캔 전극 라인(Y1 내지 Ym)들 중 2 개의 스캔 전극 라인이 동시에 스캐닝되는 듀얼 스캔(dual scan) 방식도 가능하다. 또한, 상기 어드레스 전극 라인(X1 내지 Xn)은 패널의 중앙 부분에서 상, 하로 분할되어 구동될 수도 있다.
도 3은 하나의 프레임(frame)을 복수의 서브필드로 나누어 시분할 구동시키는 방법에 대한 일실시예를 타이밍도로 도시한 것이다. 단위 프레임은 시분할 계조 표시를 실현하기 위하여 소정 개수 예컨대 8개의 서브필드들(SF1, ..., SF8)로 분할될 수 있다. 또한, 각 서브필드(SF1, ...SF8)는 리셋 구간(미도시)과, 어드레스 구간(A1, ..., A8)및, 서스테인 구간(S1, ..., S8)로 분할된다.
여기서, 본 발명의 일실시예에 따르면 리셋 구간은 복수 개의 서브필드 중 적어도 하나에서 생략될 수 있다. 예컨대, 리셋 구간은 최초의 서브필드에서만 존재하거나, 최초의 서브필드와 전체 서브필드 중 중간 정도의 서브필드에서만 존재할 수도 있다.
각 어드레스 구간(A1, ..., A8)에서는, 어드레스 전극(X)에 표시 데이터 신호가 인가되고, 각 스캔 전극(Y)에 상응하는 스캔 펄스가 순차적으로 인가된다.
각 서스테인 구간(S1, ...,S8)에서는, 스캔 전극(Y)과 서스테인 전극(Z)에 서스테인 펄스가 교호하게 인가되어, 어드레스 구간(A1, ..., A8)에서 벽전하들이 형성된 방전셀들에서 서스테인 방전을 일으킨다.
플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 서스테인 방전 구간(S1, ..., S8)내의 서스테인 방전 펄스 개수에 비례한다. 1 화상을 형성하 는 하나의 프레임이, 8개의 서브필드와 256계조로 표현되는 경우에, 각 서브필드에는 차례대로 1, 2, 4, 8, 16, 32, 64, 128의 비율로 서로 다른 서스테인 펄스의 수가 할당될 수 있다. 만일 133계조의 휘도를 얻기 위해서는, 서브필드1 구간, 서브필드3 구간 및 서브필드8 구간 동안 셀들을 어드레싱하여 서스테인 방전하면 된다.
각 서브필드에 할당되는 서스테인 방전 수는, APC(Automatic Power Control)단계에 따른 서브필드들의 가중치에 따라 가변적으로 결정될 수 있다. 즉, 도 3에서는 한 프레임을 8개의 서브필드로 분할하는 경우를 예로 들어 설명하였으나 본 발명은 그에 한정되지 아니하며, 한 프레임을 형성하는 서브필드의 수를 설계사양에 따라 다양하게 변형하는 것이 가능하다. 예를 들어, 한 프레임을 12 또는 16 서브필드 등과 같이, 8 서브필드 이상으로 분할하여 플라즈마 디스플레이 패널을 구동시킬 수 있다.
또한 각 서브필드에 할당되는 서스테인 방전 수는 감마특성이나 패널특성을 고려하여 다양하게 변형하는 것이 가능하다. 예컨대, 서브필드 4에 할당된 계조도를 8에서 6으로 낮추고, 서브필드 6 에 할당된 계조도를 32 에서 34 로 높일 수 있다.
도 4는 상기 분할된 하나의 서브필드에 대해, 플라즈마 디스플레이 패널을 구동시키기 위한 구동 신호들에 대한 일실시예를 타이밍도로 도시한 것이다.
상기 서브필드는 스캔 전극들(Y) 상에 정극성 벽전하를 형성하고 서스테인 전극들(Z) 상에 부극성 벽전하를 형성하기 위한 프리 리셋(pre reset) 구간, 프리 리셋 구간에 의해 형성된 벽전하 분포를 이용하여 전 화면의 방전셀들을 초기화하 기 위한 리셋(reset) 구간, 방전셀을 선택하기 위한 어드레스(address) 구간 및 선택된 방전셀들의 방전을 유지시키기 위한 서스테인(sustain) 구간을 포함한다.
리셋 구간은 셋업(setup) 구간 및 셋 다운(setdown) 구간으로 이루어지며, 상기 셋업 구간에서는 모든 스캔 전극으로 상승 램프 파형(Ramp-up)이 동시 인가되어 모든 방전셀에서 미세 방전이 발생되고, 이에 따라 벽전하가 생성된다. 상기 셋다운 구간에는 상기 상승 램프 파형(Ramp-up)의 피크 전압보다 낮은 정극성 전압에서 하강하는 하강 램프파형(Ramp-down)이 모든 스캔 전극(Y)으로 동시에 인가되어 모든 방전셀에서 소거방전이 발생되고, 이에 따라 셋업 방전에 의해 생성된 벽전하 및 공간전하 중 불요 전하를 소거시킨다.
어드레스 구간에는 스캔 전극으로 부극성의 스캔 신호(scan)가 순차적으로 인가되고, 이와 동시에 상기 어드레스 전극(X)으로 정극성 전압(Va)을 가지는 데이터 신호(data)가 인가된다. 이러한 상기 스캔 신호(scan)와 데이터 신호(data) 간의 전압 차와 상기 리셋 구간 동안 생성된 벽전압에 의해 어드레스 방전이 발생 되어 셀이 선택된다. 한편, 상기 셋다운 구간과 어드레스 구간 동안에 상기 서스테인 전극에는 서스테인 전압을 유지하는 신호가 인가된다.
상기 서스테인 구간에는 스캔 전극과 서스테인 전극에 교번적으로 서스테인 전압(Vs)을 가지는 서스테인 펄스가 인가되어 스캔 전극과 서스테인 전극 사이에 면방전 형태로 서스테인 방전이 발생된다.
도 4에 도시된 구동 파형들은 본 발명에 따른 플라즈마 디스플레이 패널을 구동시키기 위한 신호들에 대한 일실시예로서, 상기 도 4에 도시된 파형들에 의해 본 발명은 한정되지 아니한다. 예컨데, 상기 프리 리셋 구간이 생략될 수 있으며, 도 4에 도시된 구동 신호들의 극성 및 전압 레벨은 필요에 따라 변경이 가능하고, 상기 서스테인 방전이 완료된 후에 벽전하 소거를 위한 소거 신호가 서스테인 전극에 인가될 수도 있다. 또한, 상기 서스테인 신호가 스캔 전극(Y)과 서스테인(Z) 전극 중 어느 하나에만 인가되어 서스테인 방전을 일으키는 싱글 서스테인(single sustain) 구동도 가능하다.
도 5는 플라즈마 디스플레이 패널의 스캔 전극 또는 서스테인 전극에 서스테인 신호를 공급하기 위한 에너지 회수 회로의 구성을 회로도로 도시한 것이다.
도 5를 참조하면, 에너지 회수 회로는 소스 커패시터(Cs), 인덕터(L), 에너지 공급 스위치(Q1), 에너지 회수 스위치(Q2), 서스업 스위치(Q3) 및 서스다운 스위치(Q4)를 포함하여 구성될 수 있다.
소스 커패시터(Cs)는 패널(Cp)로부터 에너지를 회수하여 저장하고, 인덕터(L)는 패널의 커패시턴스(Cp) 및 소스 커패시터(Cs)와 함께 공진회로를 형성하며, 에너지 공급/회수 스위치(Q1, Q2)는 소스 커패시터(Cs)와 인덕터(L) 사이에 연결되어 에너지의 공급 및 회수를 각각 제어한다. 소스 커패시터(Cs)는 서스테인 방전시 패널에 충전된 전압을 회수하여 저장하고, 패널에 서스테인 신호 공급 시 상기 저장된 전압을 패널로 재공급한다.
서스업 스위치(Q3)는 서스테인 전압원(Vs)에 접속되어 서스테인 전압을 패널에 공급하기 위해 턴온되며, 서스다운 스위치(Q4)는 기준 전압원에 접속되어 패널의 전압을 기준 전압까지 하강시키기 위해 턴온된다. 도 5에 도시된 바와 같이, 상 기 기준 전압은 그라운드 전압(GND)일 수 있으며, 서스다운 스위치(Q4)가 연결되는 기준 전압원은 그라운드일 수 있다.
도 6에 도시된 서스테인 신호의 파형에 대한 실시예를 참조하여, 상기 에너지 회수 회로의 동작에 대해 좀더 상세히 설명하기로 한다.
전체 플라즈마 디스플레이 장치의 전원이 온(on)되어 패널에서 다수의 방전이 계속 발생하면 패널의 방전전류가 인덕터(L)을 통하여 소스 캐패시터(Cs)에 충전된다.
에너지 공급 단계(ER_up)에서 에너지 공급 스위치(Q1)가 턴온(turn on)되면 소스 커패시터(Cs)에 충전된 전압이 패널에 공급되고 그에 따라 패널에 공급되는 서스테인 신호의 전압이 서서히 상승한다.
그 후, 서스테인 전압 유지 단계(SUS_up)에서 서스업 스위치(Q3)가 턴온되면, 패널에 공급되는 서스테인 신호가 서스테인 전압(Vs)을 유지하게 된다.
에너지 회수 단계(ER_dn)에서 에너지 회수 스위치(Q2)가 턴온되면, 패널에 충전되어 있던 에너지가 인덕터(L)를 통해 소스 캐패시터(Cs)로 회수되어 충전된다. 그에 따라, 패널에 공급되는 서스테인 신호의 전압이 서서히 하강하게 된다.
그 후, 기준 전압 유지 단계(SUS_dn)에서 서스다운 스위치(Q4)를 턴온시키면, 패널에 공급되는 서스테인 신호의 전압이 기준 전압, 예를 들어 그라운드 전압으로 급격히 하강하여 유지하게 된다.
즉, 에너지 공급 단계(ER_up) 및 에너지 회수 단계(ER_dn)에서는 소스 커패시터(Cs), 패널의 커패시턴스(Cp) 및 인덕터(L)가 형성하는 공진 회로를 형성하여, 상기 공진에 의해 소스 커패시터(Cs)에 충전되었던 에너지가 인덕터(L)를 통해 패널에 공급되거나, 패널에 충전되었던 에너지가 소스 커패시터(Cs)로 회수된다.
에너지 공급 단계(ER_up) 내지 기준 전압 유지 단계(SUS_dn)를 반복하면서 에너지 회수 회로는 패널에 서스테인 신호를 공급하게 된다.
도 6에 도시된 바와 같이, 에너지 공급 단계(ER_up) 및 에너지 회수 단계(ER_dn)에서 인덕터(L)의 양단 중 패널에 연결되지 않은 일단의 전압(VL, 점선으로 표시됨)은 에너지 공급/회수 스위치(Q1, Q2)가 턴온됨에 따라 Vs/2를 유지하게 된다.
한편, 도 7에 도시된 바와 같이 서스테인 전압 유지 구간(SUS_up)에서 패널에 공급되는 전압(Vp)이 서스테인 전압(Vs)을 유지하게 되어 인덕터(L) 일단의 전압(VL)은 서스테인 전압(Vs)를 향해서 높은 주파수로 공진하게 된다. 이때, 인덕터(L) 일단에서 서스테인 전압(Vs) 이상의 피크(peak) 전압이 발생하여 전자파 장애(EMI) 문제가 발생하고 불필요한 공진현상이 발생되며, 인덕터가 손상되는 문제가 있을 수 있다.
또한 기준 전압 유지 구간(SUS_dn)에서도, 패널에 공급되는 전압(Vp)이 기준 전압(GND)을 유지하게 되어 인덕터(L) 일단의 전압(VL)은 기준 전압(GND)를 향해서 높은 주파수로 공진하게 되어 상기와 동일한 문제가 생길 수 있다.
상기와 같은 동작에 의해, 에너지 회수 회로에 흐르는 순환 전류의 크기가 순간적으로 증가하게 될 수 있으며, 그로 인해 스위치 발명이 증가하고 에너지 효 율이 감소할 수 있다.
도 8 내지 도 14는 본 발명에 따른 에너지 회수 회로의 구성에 대한 실시예들을 회로도로 도시한 것으로, 본 발명에 따른 에너지 회수 회로는 소스 커패시터(Cs) 및 패널의 커패시턴스(Cp)와 함께 공진회로를 형성하는 인덕터(L)의 일단에 커패시터가 연결될 수 있다.
도 8을 참조하면, 인덕터(L) 일단(a)의 전압이 서스테인 전압(Vs)을 넘어 높은 주파수로 공진하는 것을 방지하기 위해, 인덕터(L)의 양단 중 패널에 연결되지 않은 일단(a)과 서스테인 전압원(Vs) 사이에 커패시터(C1)가 연결될 수 있다.
또한, 인덕터(L) 일단(a)의 전압이 기준 전압(GND)보다 낮은 전압으로 크게 공진하는 것을 방지하기 위해, 상기 인덕터의 일단(a)과 기준 전압원(GND) 사이에도 커패시터(C2)를 연결할 수 있다.
즉, 본 발명에 따른 에너지 회수 회로는 인덕터의 일단(a)과 서스테인 전압원(Vs) 사이에 커패시터(C1)를 연결하여 서스테인 전압 유지 단계(SUS_up)에서 인덕터(L) 일단(a)의 전압이 패널에 공급되는 전압인 서스테인 전압(Vs)보다 큰 전압으로 피킹(peaking)되는 것을 방지할 수 있다.
또한, 인덕터의 일단(a)과 기준 전압원(GND) 사이에 커패시터(C2)를 연결하여 기준 전압 유지 단계(SUS_dn)에서 인덕터(L) 일단(a)의 전압이 패널에 공급되는 전압인 기준 전압(GND)보다 낮은 전압으로 피킹(peaking)되는 것을 방지할 수 있다.
도 9를 참조하면, 직렬 연결된 커패시터(C1, C2) 및 저항(R1, C2)이 인덕터 의 일단(a)과 서스테인 전압원(Vs) 사이 또는 인덕터의 일단(a)과 기준 전압원(GND) 사이에 연결될 수 있다.
도 8에 도시된 바와 같이 인덕터의 일단(a)과 전압원(Vs, GND) 사이에 커패시터(C1, C2)를 연결하는 경우, 인덕터의 일단(a)의 전압 중 광대역의 고주파 성분을 제거할 수 있다. 그에 반해, 도 9에 도시된 바와 같이 인덕터의 일단(a)과 전압원(Vs, GND) 사이에 직렬 연결된 커패시터(C1, C2)와 저항(R1, R2)를 연결하는 경우에는, 상기 커패시터(C1, C2)의 커패시턴스 또는 저항(R1, R2)의 저항값을 조정하여 인덕터의 일단(a)의 전압 중 특정 주파수 영역 성분을 제거할 수 있다.
도 8 및 도 9에서는 인덕터의 일단(a)과 전압원(Vs, GND) 사이에 커패시터(C1, C2) 또는 직렬 연결된 커패시터(C1, C2)와 저항(R1, R2)이 연결되었으나, 본 발명에 따른 에너지 회수 회로는 그 이외에 인덕터의 일단(a)의 전압이 서스테인 전압(Vs) 또는 기준 전압(GND)를 넘어 진동하여 피킹(peaking)되는 것을 방지할 수 있는 여러 다른 소자들이 연결될 수 있다.
예를 들어, 인덕터의 일단(a)과 전압원(Vs, GND) 사이에 직렬 연결된 커패시터와 인덕터(CL)가 연결되거나, 직렬 연결된 커패시터, 저항 및 인덕터(RLC)가 연결될 수 있다. 또한, 그 이외에 반도체 디바이스의 턴오프(turn off)시 디바이스에 인가되는 피크 전압과 스위칭 손실을 저감시키거나, 트랜지스터의 역바이어스 2차 항복 파괴 방지를 목적으로 하는 보호 회로인 스너버(snubber) 회로가 연결될 수 있다.
또한, 도 8 및 도 9에 도시된 바와 달리, 커패시터(C1, C2)는 인덕터(L)의 양단 사이에 연결되거나, 인덕터(L)의 일단(a)과 소스 커패시터(Cs) 사이에 연결될 수도 있다.
도 10을 참조하면, 에너지 회수 회로는 일단(b)이 에너지 공급 스위치(Q1)에 연결되는 제1 인덕터(L1)와 일단(c)이 에너지 회수 스위치(Q2)에 연결되는 제2 인덕터(L1)를 포함할 수 있다.
이 경우, 제1 인덕터(L1)의 일단(b)과 서스테인 전압원(Vs) 사이에 제1 커패시터(C1)가 연결되어 제1 인덕터(L1)의 일단(b)의 전압이 서스테인 전압(Vs)보다 높게 피킹되는 것을 방지할 수 있다. 또한, 제2 인덕터(L2)의 일단(c)과 기준 전압원(GND) 사이에 제2 커패시터(C2)가 연결되어, 제2 인덕터(L2)의 일단(c)의 전압이 기준 전압(GND)보다 낮게 피킹되는 것을 방지할 수 있다,
또한, 상기한 바와 같이 제1 인덕터(L1)의 일단(b)과 서스테인 전압원(Vs) 사이 또는 제2 인덕터(L2)의 일단(c)과 기준 전압원(GND) 사이에 직렬 연결된 커패시터와 저항이 연결될 수도 있다.
상기한 바와 같은 본 발명에 따른 에너지 회수 회로는 서스테인 신호뿐 아니라 그 밖의 구동 신호, 예를 들어 어드레스 전극에 데이터 신호를 공급하기 위해 이용될 수 있다.
도 11은 어드레스 전극에 Va 전압을 가지는 데이터 신호를 공급하기 위한 에너지 회수 회로의 구성에 대한 일실시예를 회로도로 도시한 것이다. 도 11에 도시된 회로의 동작 중 도 5 내지 도 10을 참조하여 설명한 동작과 동일한 것에 대해서는 설명을 생략하기로 한다.
도 11을 참조하면, 에너지 공급 단계(ER_up) 및 에너지 회수 단계(ER_dn)에서는 소스 커패시터(Cs), 패널의 커패시턴스(Cp) 및 인덕터(L)가 형성하는 공진 회로를 형성하여, 상기 공진에 의해 소스 커패시터(Cs)에 충전되었던 에너지가 인덕터(L)를 통해 패널의 어드레스 전극에 공급되거나, 패널의 어드레스 전극에 충전되었던 에너지가 소스 커패시터(Cs)로 회수된다. 그로 인해, 데이터 신호 공급을 위한 에너지 효율을 향상시킬 수 있다.
이 경우에도, 인덕터(L) 일단(a)의 전압이 데이터 전압(Va)을 넘어 높은 주파수로 공진하거나, 기준 전압(GND)보다 낮은 전압으로 크게 공진하여 데이터 신호 파형에 왜곡을 발생시키는 등 상기한 바와 같은 문제가 생길 수 있다.
도 11에 도시된 바와 같이 인덕터의 일단(a)과 데이터 전압원(Va) 사이에 커패시터(C1)를 연결하여 데이터 전압 유지 단계에서 인덕터(L) 일단(a)의 전압이 패널에 공급되는 전압인 서스테인 전압(Vs)보다 큰 전압으로 피킹되는 것을 방지할 수 있다.
또한, 인덕터의 일단(a)과 기준 전압원(GND) 사이에 커패시터(C2)를 연결하여 기준 전압 유지 단계에서 인덕터(L) 일단(a)의 전압이 패널에 공급되는 전압인 기준 전압(GND)보다 낮은 전압으로 피킹되는 것을 방지할 수 있다.
상기한 바와 같이, 인덕터(L)의 일단(a)과 데이터 전압원(Va) 또는 기준 전압원(GND) 사이에 직렬 연결된 커패시터와 저항이 연결될 수도 있으며, 에너지 공급/회수 스위치(Q1, Q2)와 각각 연결된 제1, 2 인덕터가 포함될 수도 있다.
도 12를 참조하면, 본 발명에 따른 에너지 회수 회로는 상기한 바와 같은 서 스테인 전압원(Vs), 데이터 전압원(Va) 및 기준 전압원(GND) 이외에 각각 임의의 전압을 가지는 제1 전압원(V1)과 제2 전압원(V2)을 포함할 수 있다.
이 경우에도, 인덕터 일단(a)의 전압이 제1 전압(V1) 이상 또는 제2 전압(V2) 이하로 크게 진동하는 것을 방지하기 위해, 인덕터 일단(a)과 제1 전압원(V1) 또는 제2 전압원(V2) 사이에 커패시터(C1, C2) 또는 직렬 연결된 커패시터와 저항을 연결할 수 있다.
또한, 본 발명에 따른 에너지 회수 회로는 도 5 내지 도 12를 참조하여 설명한 회로 구성 및 동작에 한정되지 아니한다. 즉, 인덕터를 구비하여 패널의 커패시턴스(Cp) 등과 함께 공진 회로를 형성함에 의해 에너지를 회수 및 공급하여 패널에 구동 신호를 공급하는 에너지 회수 회로에 있어서, 상기 인덕터의 일단과 전압원 사이에 커패시터 또는 직렬 연결된 커패시터와 저항이 연결될 수 있으며, 그로 인해 상기 인덕터의 일단의 전압이 피킹되는 것을 방지할 수 있다.
도 13 및 도 14는 본 발명에 따른 에너지 회수 회로의 구성에 대한 또 다른 실시예를 회로도로 도시한 것이다.
도 13 및 도 14에 도시된 바와 같이, 도 5 내지 도 12를 참조하여 설명한 구성과 다른 에너지 회수 회로의 경우에도, 공진 회로를 형성하기 위한 인덕터(L)의 양단 중 패널에 연결되지 않은 일단(a)과 전압원(Vs) 사이에 커패시터(C) 또는 직렬 연결된 커패시터(C)와 저항(R)이 연결될 수 있다.
상기에서는 본 발명에 따른 에너지 회수 회로를 플라즈마 디스플레이 장치에 이용하는 것을 예로 들어 설명하였으나, 본 발명은 이에 한정되지 아니하며 플라즈 마 디스플레이 패널 이외에 LCD, OLED 등 여러 디스플레이 패널에 공급되는 구동 신호를 생성하기 위해 이용될 수 있다.
이상 본 발명의 바람직한 실시예에 대해 상세히 기술하였지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구범위에 정의된 본 발명의 정신 및 범위에 벗어나지 않으면서 본 발명을 여러 가지로 변형 또는 변경하여 실시할 수 있음을 알 수 있을 것이다. 따라서, 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
도 1은 플라즈마 디스플레이 패널의 구조에 대한 일실시예를 나타내는 사시도이다.
도 2는 플라즈마 디스플레이 패널의 전극 배치에 대한 일실시예를 나타내는 단면도이다.
도 3은 하나의 프레임(frame)을 복수의 서브필드(subfield)로 나누어 플라즈마 디스플레이 패널을 시분할 구동시키는 방법에 대한 일실시예를 나타내는 타이밍도이다.
도 4는 플라즈마 디스플레이 패널을 구동시키기 위한 구동 신호들에 대한 일실시예를 나타내는 타이밍도이다.
도 5는 플라즈마 디스플레이 패널의 스캔 전극 또는 서스테인 전극에 서스테인 신호를 공급하기 위한 에너지 회수 회로의 구성을 나타내는 회로도이다.
도 6 및 도 7은 패널에 공급되는 서스테인 신호의 파형에 대한 실시예를 나타내는 그래프이다.
도 8 내지 도 14는 본 발명에 따른 에너지 회수 회로의 구성에 대한 실시예들을 나타내는 회로도이다.

Claims (18)

  1. 플라즈마 디스플레이 패널; 및 상기 패널을 구동시키기 위한 구동 신호를 생성하는 구동부를 포함하는 플라즈마 디스플레이 장치에 있어서,
    상기 구동부는
    상기 패널로부터 회수되는 전압을 충전하는 제1 커패시터;
    상기 제1 커패시터와 함께 공진 회로를 형성하는 인덕터;
    상기 제1 커패시터에 일단이 연결되어 상기 제1 커패시터와 상기 패널 사이의 에너지 회수 및 공급을 각각 제어하는 제1 스위치와 제2 스위치;
    상기 구동 신호 생성을 위한 제1 전압 및 제2 전압을 각각 공급하는 제1 전압원과 제2 전압원;
    상기 인덕터의 일단과 상기 제1 전압원 사이에 연결되는 제2 커패시터; 및 상기 인덕터의 일단과 상기 제2 전압원 사이에 연결되는 제3 커패시터;를 포함하고,
    상기 제2 커패시터는 상기 제1 스위치의 타단과 상기 제1 전압원 사이에 연결되고, 상기 제3 커패시터는 상기 제2 스위치의 타단과 상기 제2 전압원 사이에 연결되며,
    상기 인덕터의 타단은 상기 패널에 연결되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 인덕터는 상기 제1 스위치와 상기 패널 사이에 연결되는 제1 인덕터와 상기 제2 스위치와 상기 패널 사이에 연결되는 제2 인덕터를 포함하고,
    상기 제2 커패시터는 상기 제1 인덕터의 일단과 상기 제1 전압원 사이에 연결되고, 상기 제3 커패시터는 상기 제2 인덕터의 일단과 상기 제2 전압원 사이에 연결되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  7. 제1항에 있어서,
    상기 구동부는 상기 제1 전압원과 상기 패널 사이에 연결되는 제3 스위치와 상기 제2 전압원과 상기 패널 사이에 연결되는 제4 스위치를 포함하고,
    상기 제2 커패시터는 상기 인덕터의 일단과 상기 제3 스위치 사이에 연결되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  8. 제7항에 있어서,
    상기 제3 커패시터는 상기 인덕터의 일단과 상기 제4 스위치 사이에 연결되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  9. 제7항에 있어서,
    상기 인덕터는 상기 제1 스위치와 상기 패널 사이에 연결되는 제1 인덕터와 상기 제2 스위치와 상기 패널 사이에 연결되는 제2 인덕터를 포함하고,
    상기 제2 커패시터는 상기 제1 인덕터의 일단과 상기 제1 전압원 사이에 연결되고, 상기 제3 커패시터는 상기 제2 인덕터의 일단과 상기 제2 전압원 사이에 연결되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  10. 삭제
  11. 삭제
  12. 제1항에 있어서,
    상기 구동부는 상기 제2 커패시터와 직렬 연결된 저항을 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  13. 제1항에 있어서,
    상기 구동부는 상기 제2 커패시터와 직렬 연결된 제3 인덕터를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  14. 플라즈마 디스플레이 패널에 서스테인 신호를 공급하기 위한 에너지 회수 회로에 있어서,
    상기 패널로부터 회수되는 전압을 충전하는 제1 커패시터;
    상기 제1 커패시터와 함께 공진 회로를 형성하는 인덕터;
    상기 제1 커패시터에 일단이 연결되어 상기 제1 커패시터와 상기 패널 사이의 에너지 회수 및 공급을 각각 제어하는 제1 스위치와 제2 스위치;
    상기 서스테인 신호 생성을 위한 서스테인 전압 및 기준 전압을 각각 공급하는 서스테인 전압원과 기준 전압원;
    상기 인덕터의 일단과 상기 서스테인 전압원 사이에 연결되는 제2 커패시터; 및 상기 인덕터의 일단과 상기 기준 전압원 사이에 연결되는 제3 커패시터;를 포함하고,
    상기 제2 커패시터는 상기 제1스위치의 타단과 상기 서스테인 전압원 사이에 연결되고, 상기 제3 커패시터는 상기 제2스위치의 타단과 상기 기준 전압원 사이에 연결되며,
    상기 인덕터의 타단은 상기 패널에 연결되는 것을 특징으로 하는 에너지 회수 회로.
  15. 제14항에 있어서,
    상기 서스테인 전압원과 상기 패널 사이에 연결되는 제3 스위치와 상기 기준 전압원과 상기 패널 사이에 연결되는 제4 스위치를 포함하고,
    상기 제2 커패시터는 상기 인덕터의 일단과 상기 제3 스위치의 양단 중 상기 패널에 연결되지 않은 일단 사이에 연결되며, 상기 제3 커패시터는 상기 인덕터의 일단과 상기 제4 스위치의 양단 중 상기 패널에 연결되지 않은 일단 사이에 연결되는 것을 특징으로 하는 에너지 회수 회로.
  16. 삭제
  17. 제14항에 있어서,
    상기 인덕터는 상기 제1 스위치와 상기 패널 사이에 연결되는 제1 인덕터와 상기 제2 스위치와 상기 패널 사이에 연결되는 제2 인덕터를 포함하며,
    상기 제2 커패시터는 상기 제1 인덕터의 양단 중 상기 패널에 연결되지 않은 일단과 상기 서스테인 전압원 사이에 연결되고, 상기 제3 커패시터는 상기 제2 인덕터의 양단 중 상기 패널에 연결되지 않은 일단과 상기 기준 전압원 사이에 연결되는 것을 특징으로 하는 에너지 회수 회로.
  18. 제14항에 있어서,
    상기 제2. 3 커패시터 중 적어도 하나와 직렬 연결된 저항을 더 포함하는 것을 특징으로 하는 에너지 회수 회로.
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