KR100806309B1 - 플라즈마 디스플레이 장치 - Google Patents

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Abstract

본 발명은 복수의 방전셀들을 포함하여 구성되는 플라즈마 디스플레이 패널(Plasma Display Panel)을 포함하는 플라즈마 디스플레이 장치에 관한 것으로, 그 장치는, 복수의 방전셀들을 초기화시키기 위한 리셋(reset) 구간에서 제1 전압으로부터 제2 전압까지 상승하는 제1 신호 및 제2 전압으로부터 제3 전압까지 하강하는 제2 신호가 서스테인(sustain) 전극에 인가되며, 서스테인 전극에 제2 신호가 인가됨에 따라 스캔(scan) 전극으로 인가되는 리셋 신호의 전압이 하강하는 것을 특징으로 한다.
본 발명에 의하면, 플라즈마 디스플레이 패널에 리셋 신호를 인가하는 경우, 스캔 IC에 구비된 스위치들을 플로팅(floating) 시킨 후 서스테인 전극에 하강 신호를 인가하여 턴온(turn on)하고자 하는 스위치의 양단 전압을 감소시킴으로써, 스캔 IC의 스위칭 변경 시 발생하는 단락(short)를 방지할 수 있으며, 그로 인해 플라즈마 디스플레이 장치의 신뢰성을 향상시킬 수 있다. 또한, 플라즈마 디스플레이 패널을 구동시키기 위한 신호의 파형이 왜곡되는 것을 방지하여 디스플레이 영상의 화질을 향상시킬 수 있다.

Description

플라즈마 디스플레이 장치{Plasma display apparatus}
도 1은 본 발명에 따른 플라즈마 디스플레이 패널에 대한 일실시예를 나타내는 사시도이다.
도 2는 플라즈마 디스플레이 패널의 전극 배치에 대한 일실시예를 나타내는 도면이다.
도 3은 하나의 프레임(frame)을 복수의 서브필드로 나누어 시분할 구동시키는 방법에 대한 일실시예를 나타내는 타이밍도이다.
도 4는 상기 분할된 하나의 서브필드에 대해, 플라즈마 디스플레이 패널을 구동시키기 위한 구동 신호들에 대한 일실시예를 나타내는 타이밍도이다.
도 5a 및 도 5b는 리셋 구간에서 플라즈마 디스플레이 패널의 스캔 전극과 서스테인 전극에 인가되는 구동 신호의 파형에 대한 일실시예를 나타내는 도면이다.
도 6a 내지 도 6e는 도 5a 및 도 5b에 도시된 리셋 신호를 스캔 전극에 인가하기 위한 스캔 구동 회로의 구성 및 상기 구동 회로의 전류 흐름을 나타내는 회로도이다.
도 7a 내지 도 7d는 도 5b에 도시된 구동 신호를 서스테인 전극에 인가하기 위한 서스테인 구동 회로의 구성 및 상기 구동 회로의 전류 흐름을 나타내는 회로 도이다.
본 발명은 플라즈마 디스플레이(Plasma Display) 장치에 관한 것으로서, 보다 상세하게는 복수의 방전셀들을 초기화시키기 위해 리셋 신호를 플라즈마 디스플레이 패널(Plasma Display Panel)에 인가하는 구동 장치를 구비하는 플라즈마 디스플레이 장치에 관한 것이다.
일반적으로, 플라즈마 디스플레이 패널은 방전공간에 설치된 전극들에 소정의 전압을 인가하여 방전을 일으키고 가스 방전 시 발생하는 플라즈마가 형광체를 여기 시킴으로써 화상을 표시하는 장치이다.
이러한, 플라즈마 디스플레이 패널은 대형화와 박막화가 용이할 뿐만 아니라 구조가 단순해짐으로 제작이 용이해지고 아울러 다른 평면 표시장치에 비하여 휘도 및 발광 효율이 높다는 장점을 가진다.
플라즈마 디스플레이 패널은 구비된 모든 방전셀들을 초기화하기 위한 리셋(Reset) 구간, 방전이 발생될 셀을 선택하기 위한 어드레스(Address) 구간과 선택된 셀에서 유지 방전을 일으키는 서스테인(Sustain) 구간으로 시분할 구동된다. 또한, 일반적으로 리셋구간은 제1 전압에서 제2 전압으로 점진적으로 상승하는 셋업 구간, 상기 제2 전압에서 제3 전압으로 급격히 하강하는 하강 구간 및 상기 제3 전압에서 제4 전압으로 점진적으로 하강하는 셋다운 구간으로 나뉘어진다.
일반적으로, 플라즈마 디스플레이 장치는 리셋 신호를 스캔 전극에 인가하기 위해 상호 교번적으로 동작하는 스캔-업 스위치 및 스캔-다운 스위치를 구비하는 스캔 IC를 포함한다. 스캔 IC에서 스캔-업 스위치와 스캔-다운 스위치 사이에 스위칭이 변경될 때, 스위치가 단락되어 피킹(Peaking) 전류가 발생하는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 플라즈마 디스플레이 장치에 있어 상기와 같은 문제점을 해결하기 위해, 스위칭 변경 시 단락을 방지하여 스캔 IC의 신뢰성을 향상시키고, 리셋 신호의 파형의 왜곡을 방지할 수 있도록 하는 플라즈마 디스플레이 장치를 제공하는데 그 목적이 있다.
상술한 기술적 과제를 해결하기 위한 본 발명에 의한 플라즈마 디스플레이 장치는, 복수의 방전셀들을 포함하며 스캔 전극 및 서스테인 전극이 형성된 플라즈마 디스플레이 패널; 및 리셋(reset) 구간에서 상기 복수의 방전셀들을 초기화시키기 위한 리셋 신호를 상기 스캔 전극에 인가하는 구동부를 포함하고, 상기 리셋 구간에서 제1 전압으로부터 제2 전압까지 상승하는 제1 신호 및 상기 제2 전압으로부터 제3 전압까지 하강하는 제2 신호가 상기 서스테인 전극에 인가되며, 상기 서스테인 전극에 제2 신호가 인가됨에 따라 상기 스캔 전극으로 인가되는 리셋 신호의 전압이 하강하는 것을 특징으로 한다.
바람직하게는, 상기 제1, 3 전압 중 적어도 어느 하나는 그라운드(ground) 전압이며, 상기 제2 전압은 50 내지 250V, 보다 바람직하게는 150 내지 210V 인 것이 바람직하다.
상기 서스테인 전극에 상기 제2 신호가 인가됨에 따라 상기 리셋 신호는 25 내지 125V, 보다 바람직하게는 75 내지 105V 만큼 하강하는 것이 바람직하다.
바람직하게는, 상기 리셋 신호는 제4 전압으로부터 제5 전압까지 점진적으로 상승하는 셋업 구간; 상기 제5 전압으로부터 제6 전압까지 하강하는 하강 구간; 및 상기 제6 전압으로부터 제7 전압까지 점진적으로 하강하는 셋다운 구간을 포함하고, 상기 리셋 신호의 셋업 구간 중 어느 한 시점에서 상기 제1 신호가 상기 서스테인 전극에 인가되며, 상기 서스테인 전극에 상기 제2 신호가 인가됨에 따라 상기 리셋 신호가 상기 제5 전압으로부터 제8 전압까지 하강하는 것이 바람직하다.
상기 리셋 신호가 상기 제2 전압을 유지하는 구간에서 상기 제1 신호가 상기 서스테인 전극에 인가되는 것이 바람직하다.
바람직하게는, 상기 하강 구간은 상기 제5 전압으로부터 상기 제8 전압까지 하강하는 제1 하강 구간, 상기 제8 전압에서 제9 전압까지 하강하는 제2 하강 구간 및 상기 제9 전압에서 제10 전압까지 하강하는 제3 하강 구간을 포함하고, 상기 리셋 펄스는 상기 제2 하강 구간 동안 0 내지 50V 만큼 하강하고 상기 제3 하강 구간 동안 150 내지 210V 만큼 하강하는 것이 바람직하다.
상술한 기술적 과제를 해결하기 위한 본 발명에 의한 또 다른 플라즈마 디스플레이 장치는, 스캔 전압을 상기 스캔 전극에 인가하기 위해 턴온되는 스캔-업 스위치 및 그라운드 전압을 상기 스캔 전극에 인가하기 위해 턴온되는 스캔-다운 스 위치를 구비하는 스캔 IC를 포함하는 제1 구동부; 및 상기 스캔-업 스위치 및 상기 스캔-다운 스위치가 플로팅(floating)되는 동안 제1 전압으로부터 제2 전압까지 상승하는 제1 신호 및 상기 제2 전압으로부터 제3 전압까지 하강하는 제2 신호를 상기 서스테인 전극에 인가하는 제2 구동부를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제2 신호는 150 내지 210V 만큼 하강하며, 상기 서스테인 전극에 상기 제2 신호가 인가됨에 따라 상기 스캔 전극에 인가되는 리셋 신호는 75 내지 105V 만큼 하강하는 것이 바람직하다.
상기 제2 구동부는 소스커패시터에 저장된 에너지를 상기 서스테인 전극에 공급하기 위해 턴온되는 에너지공급스위치와 상기 서스테인 전극으로부터 에너지를 회수하기 위해 턴온되는 에너지회수스위치를 구비하는 에너지회수부; 및 서스테인 전압을 상기 서스테인 전극에 인가하기 위해 턴온되는 서스-업 스위치와 그라운드 전압을 상기 서스테인 전극에 인가하기 위해 턴온되는 서스-다운 스위치를 구비하는 서스테인구동부를 포함하는 것이 바람직하다.
바람직하게는, 상기 에너지공급스위치와 상기 서스-업 스위치가 순차적으로 턴온되어 상기 서스테인 전극에 상기 제1 신호가 인가되며, 상기 에너지회수스위치와 상기 서스-다운 스위치가 순차적으로 턴온되어 상기 서스테인 전극에 상기 제2 신호가 인가된다.
상기 제1 구동부는 소스커패시터에 저장된 에너지를 상기 스캔 전극으로 공급하기 위해 턴온되는 에너지공급스위치와 상기 스캔 전극으로부터 에너지를 회수하기 위해 턴온되는 에너지회수스위치를 구비하는 에너지회수부; 및 서스테인 전압 을 상기 스캔 전극에 인가하기 위해 턴온되는 서스-업 스위치와 그라운드 전압을 상기 스캔 전극에 인가하기 위해 턴온되는 서스-다운 스위치를 구비하는 서스테인구동부를 더 포함하는 것이 바람직하다.
바람직하게는, 상기 스캔 구동부는 소스커패시터에 저장된 에너지를 상기 스캔 전극으로 공급하기 위해 턴온되는 에너지공급스위치와 상기 스캔 전극으로부터 에너지를 회수하기 위해 턴온되는 에너지회수스위치를 구비하는 에너지회수부; 및 서스테인 전압을 상기 스캔 전극에 인가하기 위해 턴온되는 서스-업 스위치와 그라운드 전압을 상기 스캔 전극에 인가하기 위해 턴온되는 서스-다운 스위치를 구비하는 서스테인구동부를 더 포함한다.
상기 서스-업 스위치 및 상기 스캔-업 스위치가 턴온된 후 상기 스캔-업 스위치 및 상기 스캔-다운 스위치가 플로팅되는 것이 바람직하며, 상기 스캔-업 스위치 및 상기 스캔-다운 스위치가 플로팅된 후 상기 스캔-다운 스위치가 턴온되는 것이 바람직하다. 바람직하게는, 상기 스캔-다운 스위치가 턴온된 후 상기 에너지회수 스위치 및 상기 서스-다운 스위치가 순차적으로 턴온된다.
바람직하게는, 상기 스캔-다운 스위치가 턴온되는 시점에서 상기 스캔-다운 스위치 양단 사이의 전압은 40V 이하이다.
상기 스캔 IC는 상기 스캔-업 스위치와 병렬로 연결된 제1 다이오드; 및 상기 스캔-다운 스위치와 병렬로 연결된 제2 다이오드를 더 포함하는 것이 바람직하며, 상기 제1 신호가 상기 서스테인 전극에 인가되는 동안 상기 제1 다이오드를 통해 전류가 흐르며, 상기 제2 신호가 상기 서스테인 전극에 인가되는 동안 상기 제2 다이오드를 통해 전류가 흐르는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 플라즈마 디스플레이 장치에 관하여 상세히 설명한다. 도 1은 본 발명에 따른 플라즈마 디스플레이 패널에 대한 일실시예를 사시도로 도시한 것이다.
도 1에 도시된 바와 같이, 플라즈마 디스플레이 패널은 상부기판(10) 상에 형성되는 유지 전극 쌍인 스캔 전극(11) 및 서스테인 전극(12), 하부기판(20) 상에 형성되는 어드레스 전극(22)을 포함한다.
상기 유지 전극 쌍(11, 12)은 통상 인듐틴옥사이드(Indium-Tin-Oxide;ITO)로 형성된 투명전극(11a, 12a)과 버스 전극(11b, 12b)을 포함하며, 상기 버스 전극(11b, 12b)은 은(Ag), 크롬(Cr) 등의 금속 또는 크롬/구리/크롬(Cr/Cu/Cr)의 적층형이나 크롬/알루미늄/크롬(Cr/Al/Cr)의 적층형으로 형성될 수 있다. 버스 전극(11b, 12b)은 투명전극(11a, 12a) 상에 형성되어, 저항이 높은 투명전극(11a, 12a)에 의한 전압 강하를 줄이는 역할을 한다.
한편, 본 발명의 일실시예에 따르면 유지 전극쌍(11, 12)은 투명전극(11a 12a)과 버스 전극(11b, 12b)이 적층된 구조 뿐만 아니라, 투명 전극(11a, 12a)이 없이 버스 전극(11b, 12b)만으로도 구성될 수 있다. 이러한 구조는 투명 전극(11a, 12a)을 사용하지 않으므로, 패널 제조의 단가를 낮출 수 있는 장점이 있다. 이러한 구조에 사용되는 버스 전극(11b, 12b)은 위에 열거한 재료 이외에 감광성 재료등 다양한 재료가 가능할 것이다.
스캔 전극(11) 및 서스테인 전극(12)의 투명전극(11a, 12a)과 버스전극(11b, 11c)의 사이에는 상부 기판(10)의 외부에서 발생하는 외부광을 흡수하여 반사를 줄여주는 광차단의 기능과 상부 기판(10)의 퓨리티(Purity) 및 콘트라스트를 향상시키는 기능을 하는 블랙 매트릭스(Black Matrix, BM, 15)가 배열된다.
본 발명의 일실시예에 따른 블랙 매트릭스(15)는 상부 기판(10)에 형성되는데, 격벽(21)과 중첩되는 위치에 형성되는 제1 블랙 매트릭스(15)와, 투명전극(11a, 12a)과 버스전극(11b, 12b)사이에 형성되는 제2 블랙 매트릭스(11c, 12c)로 구성될 수 있다. 여기서, 제 1 블랙 매트릭스(15)와 블랙층 또는 블랙 전극층이라고도 하는 제 2 블랙 매트릭스(11c, 12c)는 형성 과정에서 동시에 형성되어 물리적으로 연결될 수 있고, 동시에 형성되지 않아 물리적으로 연결되지 않을 수도 있다.
또한, 물리적으로 연결되어 형성되는 경우, 제 1 블랙 매트릭스(15)와 제 2 블랙 매트릭스(11c, 12c)는 동일한 재질로 형성되지만, 물리적으로 분리되어 형성되는 경우에는 다른 재질로 형성될 수 있다.
스캔 전극(11)과 서스테인 전극(12)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(13)과 보호막(14)이 적층된다. 상부 유전체층(13)에는 방전에 의하여 발생된 하전입자들이 축적되고, 유지 전극 쌍(11, 12)을 보호하는 기능을 수행할 수 있다. 보호막(14)은 가스 방전시 발생된 하전입자들의 스피터링으로부터 상부 유전체층(13)을 보호하고, 2차 전자의 방출 효율을 높이게 된다.
또한, 어드레스 전극(22)은 스캔 전극(11) 및 서스테인 전극(12)과 교차되는 방향으로 형성된다. 또한, 어드레스 전극(22)이 형성된 하부기판(20) 상에는 하부 유전체층(23)과 격벽(21)이 형성된다.
또한, 하부 유전체층(23)과 격벽(21)의 표면에는 형광체층이 형성된다. 격벽(21)은 세로 격벽(21a)와 가로 격벽(21b)가 폐쇄형으로 형성되고, 방전셀을 물리적으로 구분하며, 방전에 의해 생성된 자외선과 가시광이 인접한 방전셀에 누설되는 것을 방지한다.
본 발명의 일실시예에는 도 1에 도시된 격벽(21)의 구조뿐만 아니라, 다양한 형상의 격벽(21)의 구조도 가능할 것이다. 예컨대, 세로 격벽(21a)과 가로 격벽(21b)의 높이가 다른 차등형 격벽 구조, 세로 격벽(21a) 또는 가로 격벽(21b) 중 적어도 하나 이상에 배기 통로로 사용 가능한 채널(Channel)이 형성된 채널형 격벽 구조, 세로 격벽(21a) 또는 가로 격벽(21b) 중 하나 이상에 홈(Hollow)이 형성된 홈형 격벽 구조 등이 가능할 것이다.
여기서, 차등형 격벽 구조인 경우에는 가로 격벽(21b)의 높이가 높은 것이 더 바람직하고, 채널형 격벽 구조나 홈형 격벽 구조인 경우에는 가로 격벽(21b)에 채널이 형성되거나 홈이 형성되는 것이 바람직할 것이다.
한편, 본 발명의 일실시예에서는 R, G 및 B 방전셀 각각이 동일한 선상에 배열되는 것으로 도시 및 설명되고 있지만, 다른 형상으로 배열되는 것도 가능할 것이다. 예컨대, R, G 및 B 방전셀이 삼각형 형상으로 배열되는 델타(Delta) 타입의 배열도 가능할 것이다. 또한, 방전셀의 형상도 사각형상 뿐만 아니라, 오각형, 육각형 등의 다양한 다각 형상도 가능할 것이다.
또한, 상기 형광체층은 가스 방전시 발생된 자외선에 의해 발광되어 적색(R), 녹색(G) 또는 청색(B) 중 어느 하나의 가시광을 발생하게 된다. 여기서, 상부 /하부 기판(10, 20)과 격벽(21) 사이에 마련된 방전공간에는 방전을 위한 He+Xe, Ne+Xe 및 He+Ne+Xe 등의 불활성 혼합가스가 주입된다.
도 2는 플라즈마 디스플레이 패널의 전극 배치에 대한 일실시예를 도시한 것으로, 플라즈마 디스플레이 패널을 구성하는 복수의 방전셀들은 도 2에 도시된 바와 같이 매트릭스 형태로 배치되는 것이 바람직하다. 복수의 방전셀들은 각각 스캔 전극 라인(Y1 내지 Ym), 서스테인 전극 라인(Z1 내지 Zm) 및 어드레스 전극 라인(X1 내지 Xn)의 교차부에 마련된다. 스캔 전극 라인(Y1 내지 Ym)은 순차적으로 구동되거나 동시에 구동될 수 있고, 서스테인 전극 라인(Z1 내지 Zm)은 동시에 구동될 수 있다. 어드레스 전극라인(X1 내지 Xn)은 기수 번째 라인들과 우수 번째 라인들로 분할되어 구동되거나 순차적으로 구동될 수 있다.
도 2에 도시된 전극 배치는 본 발명에 따른 플라즈마 패널의 전극 배치에 대한 일실시예에 불과하므로, 본 발명은 도 2에 도시된 플라즈마 디스플레이 패널의 전극 배치 및 구동 방식에 한정되지 아니한다. 예컨데, 상기 스캔 전극 라인(Y1 내지 Ym)들 중 2 개의 스캔 전극 라인이 동시에 스캐닝되는 듀얼 스캔(dual scan) 방식도 가능하다. 또한, 상기 어드레스 전극 라인(X1 내지 Xn)은 패널의 중앙 부분에서 상, 하로 분할되어 구동될 수도 있다.
도 3은 하나의 프레임(frame)을 복수의 서브필드로 나누어 시분할 구동시키는 방법에 대한 일실시예를 타이밍도로 도시한 것이다. 단위 프레임은 시분할 계조 표시를 실현하기 위하여 소정 개수 예컨대 8개의 서브필드들(SF1, ..., SF8)로 분할될 수 있다. 또한, 각 서브필드(SF1, ...SF8)는 리셋 구간(미도시)과, 어드레스 구간(A1, ..., A8)및, 서스테인 구간(S1, ..., S8)로 분할된다.
여기서, 본 발명의 일실시예에 따르면 리셋 구간은 복수 개의 서브필드 중 적어도 하나에서 생략될 수 있다. 예컨대, 리셋 구간은 최초의 서브필드에서만 존재하거나, 최초의 서브필드와 전체 서브필드 중 중간 정도의 서브필드에서만 존재할 수도 있다.
각 어드레스 구간(A1, ..., A8)에서는, 어드레스 전극(X)에 표시 데이터 신호가 인가되고, 각 스캔 전극(Y)에 상응하는 스캔 펄스가 순차적으로 인가된다.
각 서스테인 구간(S1, ...,S8)에서는, 스캔 전극(Y)과 서스테인 전극(Z)에 서스테인 펄스가 교호하게 인가되어, 어드레스 구간(A1, ..., A8)에서 벽전하들이 형성된 방전셀들에서 서스테인 방전을 일으킨다.
플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 서스테인 방전 구간(S1, ..., S8)내의 서스테인 방전 펄스 개수에 비례한다. 1 화상을 형성하는 하나의 프레임이, 8개의 서브필드와 256계조로 표현되는 경우에, 각 서브필드에는 차례대로 1, 2, 4, 8, 16, 32, 64, 128의 비율로 서로 다른 서스테인 펄스의 수가 할당될 수 있다. 만일 133계조의 휘도를 얻기 위해서는, 서브필드1 구간, 서브필드3 구간 및 서브필드8 구간 동안 셀들을 어드레싱하여 서스테인 방전하면 된다.
각 서브필드에 할당되는 서스테인 방전 수는, APC(Automatic Power Control)단계에 따른 서브필드들의 가중치에 따라 가변적으로 결정될 수 있다. 즉, 도 3에서는 한 프레임을 8개의 서브필드로 분할하는 경우를 예로 들어 설명하였으나 본 발명은 그에 한정되지 아니하며, 한 프레임을 형성하는 서브필드의 수를 설계사양 에 따라 다양하게 변형하는 것이 가능하다. 예를 들어, 한 프레임을 12 또는 16 서브필드 등과 같이, 8 서브필드 이상으로 분할하여 플라즈마 디스플레이 패널을 구동시킬 수 있다.
또한 각 서브필드에 할당되는 서스테인 방전 수는 감마특성이나 패널특성을 고려하여 다양하게 변형하는 것이 가능하다. 예컨대, 서브필드 4에 할당된 계조도를 8에서 6으로 낮추고, 서브필드 6 에 할당된 계조도를 32 에서 34 로 높일 수 있다.
도 4는 상기 분할된 하나의 서브필드에 대해, 플라즈마 디스플레이 패널을 구동시키기 위한 구동 신호들에 대한 일실시예를 타이밍도로 도시한 것이다.
상기 서브필드는 스캔 전극들(Y) 상에 정극성 벽전하를 형성하고 서스테인 전극들(Z) 상에 부극성 벽전하를 형성하기 위한 프리 리셋(pre reset) 구간, 프리 리셋 구간에 의해 형성된 벽전하 분포를 이용하여 전 화면의 방전셀들을 초기화하기 위한 리셋(reset) 구간, 방전셀을 선택하기 위한 어드레스(address) 구간 및 선택된 방전셀들의 방전을 유지시키기 위한 서스테인(sustain) 구간을 포함한다.
리셋 구간은 점진적으로 상승하는 셋업(setup) 구간, 급격히 하강하는 하강 구간 및 점진적으로 하강하는 셋 다운(setdown) 구간으로 이루어지며, 상기 셋업 구간에서는 모든 스캔 전극으로 상승 램프 파형(Ramp-up)이 동시 인가되어 모든 방전셀에서 미세 방전이 발생되고, 이에 따라 벽전하가 생성된다. 상기 하강 구간에는, 셋업 구간이 종료되는 전압에서 상기 셋다운 구간이 시작되는 전압까지 급격히 하강한다. 상기 셋다운 구간에는 상기 상승 램프 파형(Ramp-up)의 최상 전압 (Vramp)보다 낮은 정극성 전압에서 하강하는 하강 램프파형(Ramp-down)이 모든 스캔 전극(Y)으로 동시에 인가되어 모든 방전셀에서 소거방전이 발생되고, 이에 따라 셋업 방전에 의해 생성된 벽전하 및 공간전하 중 불요 전하를 소거시킨다.
도 4에 도시된 바와 같이, 리셋 구간 동안 서스테인 전극들(Z)에 50 내지 250V의 전압을 가지는 신호(400, 410, 420)가 인가된다. 바람직하게는 서스테인 전극들(Z)에 인가되는 신호(400, 410, 420)는 150 내지 210V이며, 보다 바람직하게는 서스테인 구간 동안 스캔 전극(Y)과 서스테인 전극(Z)에 교번적으로 인가되는 서스테인 신호의 전압인 서스테인 전압(Vsus)과 동일한 것이 바람직하다. 서스테인 전극들(Z)에 인가되는 신호(400, 410, 420)의 인가 시점 및 전압 크기에 대해서는 이하 도 5a 내지 도 7d를 참조하여 구체적으로 설명하기로 한다.
어드레스 구간에는 스캔 전압(Vsc)의 크기를 가지는 부극성의 스캔(scan) 신호가 스캔 전극에 순차적으로 인가되고, 이와 동시에 상기 어드레스 전극(X)으로 정극성의 데이터 신호(data)가 인가된다. 이러한 스캔 신호와 데이터 신호(data) 간의 전압 차와 상기 리셋 구간 동안 생성된 벽전압에 의해 어드레스 방전이 발생 되어 셀이 선택된다. 한편, 상기 셋다운 구간과 어드레스 구간 동안에 상기 서스테인 전극에는 서스테인 전압(Vsus)을 유지하는 신호가 인가된다.
상기 서스테인 구간에는 스캔 전극과 서스테인 전극에 교번적으로 서스테인 전압(Vsus)을 가지는 서스테인 신호가 인가되어 스캔 전극과 서스테인 전극 사이에 면방전 형태로 서스테인 방전이 발생된다.
도 4에 도시된 구동 파형들은 본 발명에 따른 플라즈마 디스플레이 패널을 구동시키기 위한 신호들에 대한 일실시예로서, 도 4에 도시된 파형들에 의해 본 발명은 한정되지 아니한다. 예컨데, 프리 리셋 구간이 생략될 수 있으며, 도 4에 도시된 구동 신호들의 극성 및 전압 레벨은 필요에 따라 변경이 가능하고, 서스테인 방전이 완료된 후에 벽전하 소거를 위한 소거 신호가 서스테인 전극에 인가될 수도 있다. 또한, 상기 서스테인 신호가 스캔 전극(Y)과 서스테인(Z) 전극 중 어느 하나에만 인가되어 서스테인 방전을 일으키는 싱글 서스테인(single sustain) 구동도 가능하다.
도 5a 및 도 5b는 리셋 구간 동안 플라즈마 디스플레이 패널의 스캔 전극 및 서스테인 전극에 인가되는 구동 신호들의 파형에 대한 일실시예를 도시한 것으로, 도 5a는 도 4에 도시된 구동 신호 중 리셋 구간 동안 스캔 전극(Y)에 인가되는 리셋 신호를 좀 더 상세히 도시한 것이다.
도 5a에 도시된 바와 같이, 셋업 구간은 그라운드(ground) 전압으로부터 점진적으로 상승하는 제1 셋업 구간과, 최상 전압(Vramp)까지 점진적으로 상승하는 제2 셋업 구간을 포함하는 것이 바람직하다.
리셋 신호가 최상 전압(Vramp)까지 상승한 후, 최상 전압(Vramp)에서 그라운드 전압까지 급격히 하강하는 하강 구간이 이어진다. 셋 다운 구간에서는 리셋 신호가 그라운드 전압으로부터 점진적으로 하강한다.
도 5b는 도 5a에 도시된 리셋 신호 중 하강 구간(500)의 파형과 리셋 구간 동안 서스테인 전극에 인가되는 신호의 파형을 보다 상세하게 도시한 것이다. 도 5b에 도시된 바와 같이, 스캔 전극에 인가되는 리셋 신호는 최상 전압(Vramp)를 유 지하다가 일정 전압(Vf)만큼 하강하는 플로팅 구간(Floating), 서스테인 전압(Vsus)까지 급격히 하강하는 스캔 다운(SCAN_down) 구간, 스캔 구동 회로가 스캔 전극으로부터 에너지를 회수하여 리셋 신호가 서스테인 전압(Vsus)에서 점진적으로 하강하는 에너지회수구간(ER_down) 및 그라운드 전압까지 급격히 하강하는 서스 다운(SUS_down) 구간을 포함한다.
도 5b에 도시된 바와 같이, 스캔 전극에 인가되는 리셋 신호가 최상 전압(Vramp)을 유지하는 동안 서스테인 전압(Vsus)까지 상승하는 신호가 서스테인 전극에 인가되고, 일정 시간 동안 서스테인 전압(Vsus)을 유지하다가 그라운드 전압까지 하강하는 신호가 서스테인 전극에 인가된다. 서스테인 전극에 인가되는 전압이 서스테인 전압(Vsus)으로부터 그라운드 전압까지 하강함에 따라, 스캔 전극에 인가되는 리셋 신호의 전압이 Vf 만큼 하강하게 된다.
스캔 전극에 리셋 신호를 인가하는 스캔 구동 회로의 출력단이 플로팅(floating)되어 있기 때문에, 스캔 및 서스테인 전극을 포함하는 패널의 커패시턴스(capacitace)에 의해 서스테인 전극에 인가되는 전압이 하강함에 따라 스캔 전극에 인가되는 스캔 구동 회로의 출력단 전압이 하강하는 것이다. 상기의 경우, 스캔 전극에 인가되는 리셋 신호의 하강 전압 크기는 서스테인 전극에 인가되는 신호의 하강 전압 크기의 약 1/2이다. 즉, 서스테인 전극에 인가되는 신호가 50 내지 250V 하강하는 경우 리셋 신호는 25 내지 125V 하강하며, 서스테인 전극에 인가되는 신호가 150 내지 210V 하강하는 경우 리셋 신호는 75 내지 105V 하강하고, 서스테인 전극에 인가되는 신호가 서스테인 전압(Vsus) 만큼 하강하는 경우 리셋 신호는 서 스테인 전압의 1/2 만큼 하강한다.
도 5b에 도시된 리셋 신호의 하강 구간(500)에서의 스캔 구동 회로의 구체적인 동작을 본 발명에 따른 스캔 구동 회로의 구성 및 상기 구동 회로의 전류 흐름을 회로도로 도시한 도 6a 내지 도 6f를 참조하여 설명하기로 한다.
도 6a에 도시된 바와 같이, 본 발명에 따른 스캔 구동 회로는 에너지 회수부(20), 서스테인 구동부(30), 리셋 구동부(40) 및 스캔 IC(50)를 포함하여 이루어진다.
서스테인 구동부(30)는 서스테인 구간 동안 고전위 서스테인 전압(Vsus)을 공급하는 서스테인 전압 전원(Vsus)과, 서스테인 전압(Vsus)이 스캔 전극(10)에 인가되도록 턴온되는 서스-업 스위치(Sus_up)와, 스캔 전극(10)에 인가되는 그라운드 전압까지 하강하도록 턴온되는 서스-다운 스위치(Sus_dn)를 포함한다. 즉, 서스테인 구동부(30)는 서스-업 스위치(Sus_up)가 서스테인 전압 전원(Vsus)과 연결되고, 서스-다운 스위치(Sus_dn)가 서스-업 스위치(Sus_up) 및 그라운드와 연결된다.
에너지 회수부(20)는 스캔 전극(10)에 공급된 에너지을 회수 및 공급하는 소스 커패시터(Cs), 커패시터(Cs)에 회수되어 소스 커패시터(Cs)에 저장된 에너지가 스캔 전극(10)에 공급되도록 턴온되는 에너지 공급 스위치(ER_up) 및 스캔 전극(10)으로부터 에너지가 회수되도록 턴온되는 에너지 회수 스위치(ER_dn)를 포함한다.
리셋 구동부(40)는 점진적으로 상승하는 셋업 신호를 스캔 전극(10)에 공급하기 위해 턴온되는 셋-업 스위치(Set_up), 부극성 전압(-Vy)와 연결되어 부극성 전압(-Vy)까지 점진적으로 하강하는 셋다운 신호를 스캔 전극(10)에 공급하기 위해 턴온되는 셋-다운 스위치(Set_dn) 및 스캔 전극(10)과 전류 패스 경로를 형성하는 패스 스위치(Pass_sw)를 포함한다.
도 6a에 도시된 바와 같이, 셋-업 스위치(Set_up)는 드레인(Drain)이 서스테인 전압 전원에 연결되고, 소오스(Source)가 패스 스위치(Pass_sw)와 연결되며, 게이트(Gate)가 가변 저항(미도시)과 연결되며, 상기 가변 저항의 저항값이 변함에 따라 점진적으로 상승하는 상기 셋업 신호가 생성된다.
셋다운 스위치(Set_dn)는 드레인(Drain)이 스캔 IC(50)와 연결되고, 소오스(Source)가 부극성 전압(-Vy)과 연결되고, 게이트(Gate)로 가변 저항(미도시)가 연결되며, 가변 저항(미도시)의 저항값이 변함에 따라 점진적으로 하강하는 셋다운 신호가 생성된다.
스캔 IC(50)는 스캔 전압 전원과 연결되어 스캔 전극(10)에 스캔 전압(Vsc)을 인가하기 위해 턴온되는 스캔-업 스위치(Q1), 스캔 전극(10)에 그라운드 전압을 인가하기 위해 턴온되는 스캔-다운 스위치(Q2)를 포함한다. 또한, 스캔 IC(50)는 스캔-업 스위치(Q1)와 병렬로 연결되는 제1 다이오드(D1)와, 스캔-다운 스위치(Q2)와 병렬로 연결되는 제2 다이오드(D2)를 포함한다.
도 6a에 도시된 바와 같이, 제1 다이오드(D1)는 캐소드(Cathode)가 스캔-업 스위치(Q1)의 드레인(Drain)에 연결되고 애노드(Anode)가 스캔-업 스위치(Q1)의 소오스(Source)와 연결되며, 제2 다이오드(D2)는 캐소드(Cathode)가 스캔-다운 스위치(Q2)의 드레인(Drain)과 연결되고 애노드(Anode)가 스캔-다운 스위치(Q2)의 소오 스(Source)와 연결된다.
도 6a는 도 5b에 도시된 리셋 신호의 하강 구간 중 플로팅 구간(Floating) 구간에서의 전류 흐름을 나타내는 것이다. 도 6a에 도시된 바와 같이, 플로팅 구간(Floating) 구간에서는 서스테인 전압 전원 및 스캔 전압 전원으로부터 스캔 전극(10) 방향의 전류 흐름이 생기며, 스캔-업 스위치(Q1)과 스캔-다운 스위치(Q2)가 플로팅, 즉 모두 턴오프되어 상기 전류는 스캔-업 스위치(Q1)에 병렬로 연결된 제1 다이오드(D1)를 통해 스캔 전극(10)으로 흐른다. 그에 따라 스캔 전극(10)에 인가되는 리셋 신호의 전압은 플로팅 구간(Floating) 이전의 최상 전압(Vramp)을 유지한다. 플로팅 구간(Floating)에서는, 상기와 같은 동작을 위해 스캔-업 스위치(Q1)및 스캔-다운 스위치(Q2)가 턴오프되며, 서스-업 스위치(Sus-up) 및 패스 스위치(Pass_sw)가 턴온된다.
리셋 신호가 최상 전압(Vramp)을 유지하는 동안 서스테인 전극에 그라운드 전압으로부터 서스테인 전압(Vsus)까지 상승하는 신호가 인가되고, 이 경우 스캔 전극(10)에 인가되는 리셋 신호의 전압은 거의 변화하지 않는다. 그 후. 서스테인 전극에 인가되는 전압은 서스테인 전압(Vsus)을 일정 시간 동안 유지하다가, 다시 그라운드 전압까지 하강한다.
도 6b는 플로팅 구간(Floating)에서 서스테인 전극에 인가되는 전압이 서스테인 전압(Vsus)으로부터 그라운드 전압까지 하강하는 경우, 스캔 구동 회로의 전류 흐름을 나타내는 것이다. 도 6b에 도시된 바와 같이, 스캔-업 스위치(Q1) 및 스캔-다운 스위치(Q2)가 플로팅된 상태에서 서스테인 전극에 인가되는 전압이 하강하 면 스캔-다운 스위치(Q2)에 병렬로 연결된 제2 다이오드(D2)를 통해 스캔 전극(10)으로부터 서스테인 전압 전원 방향으로의 전류 흐름이 형성된다. 따라서 서스테인 전극에 인가되는 전압이 하강함에 따라 스캔 전극(10)에 인가되는 리셋 신호의 전압이 하강하게 된다.
스캔 전극(10)에 인가되는 리셋 신호의 전압이 하강함에 따라, 스캔-다운 스위치(Q2) 양단 사이의 전압이 감소하게 되며, 바람직하게는 스캔-다운 스위치(Q2) 양단 사이의 전압이 40V 이하로 감소한다. 스캔-다운 스위치(Q2) 양단 사이의 전압이 40V 이하로 감소하는 경우, 다음의 스캔 다운 구간(SCAN_down)에서 스캔-다운 스위치(Q2)의 턴온 시 단락으로 인한 피킹 전류 발생을 방지할 수 있다.
도 6c를 참조하면, 스캔 다운(SCAN_down) 구간에서는 스캔-다운 스위치(Q2), 패스 스위치(Pass_sw) 및 에너지 회수 스위치(ER_dn)가 턴온되어 스캔 전극(10)으로부터 소스 커패시터(Cs) 방향으로 전류가 흐르고, 그에 따라 리셋 신호의 전압이 서스테인 전압(Vsus)까지 급격히 하강하게 된다.
도 6d를 참조하면, 에너지 회수 구간(ER_down)에서는 스캔 전극(10)으로부터 에너지회수부(20)의 소스 커패시터(Cs)로 에너지가 회수되어 스캔 전극(10)으로부터 소스 커패시터(Cs) 방향의 전류 흐름이 생기며, 그에 따라 스캔 전극(10)에 인가되는 리셋 신호의 전압이 서스테인 전압(Vsus)으로부터 하강 된다. 에너지회수 구간(ER_down)에서는, 상기한 바와 같은 전류 흐름을 위해 스캔-다운 스위치(Q1), 패스 스위치(Pass_sw) 및 에너지 회수 스위치(ER_dn)가 턴온 된다.
도 6e를 참조하면, 서스 다운(SUS_down) 구간에서는 에너지 회수 스위치 (ER_dn)가 턴오프되고, 스캔-다운 스위치(Q2), 패스 스위치(Pass_sw) 및 서스-다운 스위치(Sus_dn)가 턴온되어 스캔 전극(10)으로부터 서스-다운 스위치(Sus_dn)에 연결된 그라운드 방향으로 전류가 흐르고, 그에 따라 리셋 신호의 전압이 그라운드 전압까지 하강하게 된다.
도 7a 내지 도 7d는 도 5b에 도시된 구동 신호를 서스테인 전극에 인가하기 위한 서스테인 구동 회로의 구성 및 상기 구동 회로의 전류 흐름을 회로도로 도시한 것이다. 도 7a에 도시된 바와 같이, 본 발명에 따른 서스테인 구동 회로는 에너지 회수부(60) 및 서스테인 구동부(70)를 포함하여 이루어진다.
서스테인 구동부(70)는 서스테인 구간 동안 고전위 서스테인 전압(Vsus)을 공급하는 서스테인 전압 전원(Vsus)과, 서스테인 전압(Vsus)이 서스테인 전극(80)에 인가되도록 턴온되는 서스-업 스위치(Sus_up)와, 서스테인 전극(80)에 인가되는 전압이 그라운드 전압까지 하강하도록 턴온되는 서스-다운 스위치(Sus_dn)를 포함한다. 즉, 서스테인 구동부(70)는 서스-업 스위치(Sus_up)가 서스테인 전압 전원(Vsus)과 연결되고, 서스-다운 스위치(Sus_dn)가 서스-업 스위치(Sus_up) 및 그라운드와 연결된다.
에너지 회수부(60)는 서스테인 전극(80)에 공급된 에너지를 회수하여 저장하는 소스 커패시터(Cs), 소스 커패시터(Cs)에 저장된 에너지가 서스테인 전극(80)에 공급되도록 턴온되는 에너지 공급 스위치(ER_up) 및 서스테인 전극(80)으로부터 에너지가 회수되도록 턴온되는 에너지 회수 스위치(ER_dn)를 포함한다.
이하에서는, 도 4 또는 도 5b에 도시된 서스테인 전극 구동 신호의 생성 방 법에 대한 일실시예를 도 7a 내지 도 7d를 참조하여 설명하기로 한다.
도 7a을 참조하면, 에너지 공급 구간(ER_up) 동안 에너지 공급 스위치(ER_up)가 턴온되어, 소스 커패시터(Cs)로부터 서스테인 전극(80) 방향으로 전류 흐르게 된다. 그에 따라 소스 커패시터(Cs)에 저장된 에너지가 서스테인 전극(80)으로 공급되어, 서스테인 전극(80)에 인가되는 신호의 전압이 상승하게 된다.
도 7b를 참조하면, 소스 커패시터(Cs)로부터 서스테인 전극(80)으로의 에너지 공급이 종료된 후, 서스 업 구간(SUS-up) 동안 서스-업 스위치(Sus-up)가 턴온되어 서스테인 전압 전원으로부터 서스테인 전극(80) 방향으로 전류 흐르게 되며, 그에 따라 서스테인 전극(80)에 인가되는 신호가 서스테인 전압(Vsus)까지 급격히 상승하여 유지되게 된다.
도 7c를 참조하면, 에너지 회수 구간(ER_down) 동안 에너지 회수 스위치(ER_dn)가 턴온되어, 서스테인 전극(80)으로부터 소스 커패시터(Cs) 방향의 전류 흐름이 생긴다. 그에 따라 서스테인 전극(80)으로부터 소스 커패시터(Cs)로 에너지가 회수되어, 서스테인 전극(80)에 인가되는 신호가 서스테인 전압(Vsus)으로부터 하강 된다.
도 7d를 참조하면, 서스 다운(SUS_down) 구간 동안 서스-다운 스위치(Sus_dn)가 턴온되어, 서스테인 전극(80)으로부터 서스-다운 스위치(Sus_dn)에 연결된 그라운드 방향으로 전류가 흐르고, 그에 따라 서스테인 전극(80)에 인가되는 신호가 그라운드 전압까지 급격히 하강하게 된다.
이상 본 발명의 바람직한 실시예에 대해 상세히 기술하였지만, 본 발명이 속 하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구범위에 정의된 본 발명의 정신 및 범위에 벗어나지 않으면서 본 발명을 여러 가지로 변형 또는 변경하여 실시할 수 있음을 알 수 있을 것이다. 따라서, 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
상기와 같이 구성되는 본 발명에 따른 플라즈마 디스플레이 장치에 의하면, 플라즈마 디스플레이 패널에 리셋 신호를 인가하는 경우, 스캔 IC에 구비된 스위치들을 플로팅 시킨 후 서스테인 전극에 하강 신호를 인가하여 턴온하고자 하는 스위치의 양단 전압을 감소시킴으로써, 스캔 IC의 스위칭 변경 시 발생하는 단락(short)를 방지할 수 있으며, 그로 인해 플라즈마 디스플레이 장치의 신뢰성을 향상시킬 수 있다. 또한, 플라즈마 디스플레이 패널을 구동시키기 위한 신호의 파형이 왜곡되는 것을 방지하여 디스플레이 영상의 화질을 향상시킬 수 있다.

Claims (20)

  1. 복수의 방전셀들을 포함하며 스캔 전극 및 서스테인 전극이 형성된 플라즈마 디스플레이 패널; 및 리셋(reset) 구간에서 상기 복수의 방전셀들을 초기화시키기 위한 리셋 신호를 상기 스캔 전극에 인가하는 구동부를 포함하는 플라즈마 디스플레이 장치에 있어서,
    상기 리셋 구간에서,
    제4 전압으로부터 제5 전압까지 점진적으로 상승하는 셋업 구간; 일정 시간 동안 상기 제5 전압을 유지하는 유지 구간, 상기 제5 전압으로부터 제6 전압까지 하강하는 하강 구간; 및 상기 제6 전압으로부터 제7 전압까지 점진적으로 하강하는 셋다운 구간을 포함하는 상기 리셋 신호가 상기 스캔 전극에 인가되며,
    상기 유지 구간 중 어느 한 시점에서 제1 전압으로부터 제2 전압까지 상승하는 제1 신호가 상기 서스테인 전극에 인가된 후, 상기 제2 전압으로부터 제3 전압까지 하강하는 제2 신호가 상기 서스테인 전극에 인가되고,
    상기 하강 구간에서 상기 서스테인 전극에 상기 제2 신호가 인가됨에 따라 상기 스캔 전극으로 인가되는 상기 리셋 신호의 전압이 하강하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제1, 3 전압 중 적어도 어느 하나는 그라운드(ground) 전압인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  3. 제1항에 있어서, 상기 제2 전압은
    50 내지 250V 인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  4. 제1항에 있어서, 상기 제2 전압은
    150 내지 210V 인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  5. 제1항에 있어서,
    상기 서스테인 전극에 상기 제2 신호가 인가됨에 따라, 상기 리셋 신호는 25 내지 125V 만큼 하강하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  6. 제1항에 있어서,
    상기 서스테인 전극에 상기 제2 신호가 인가됨에 따라, 상기 리셋 신호는 75 내지 105V 만큼 하강하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  7. 삭제
  8. 삭제
  9. 제1항에 있어서, 상기 스캔 전극에 인가되는 리셋 신호의 하강 구간은
    상기 제5 전압으로부터 제8 전압까지 하강하는 제1 하강 구간, 상기 제8 전압에서 제9 전압까지 하강하는 제2 하강 구간 및 상기 제9 전압에서 제10 전압까지 하강하는 제3 하강 구간을 포함하고,
    상기 리셋 신호는 상기 제2 하강 구간 동안 0 내지 50V 만큼 하강하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  10. 제9항에 있어서, 상기 스캔 전극에 인가되는 리셋 신호는
    상기 제3 하강 구간 동안 150 내지 210V 만큼 하강하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  11. 복수의 방전셀들을 포함하며 스캔 전극 및 서스테인 전극이 형성된 플라즈마 디스플레이 패널; 및 상기 복수의 방전셀들을 초기화시키기 위한 리셋 신호를 상기 스캔 전극에 인가하는 제1 구동부를 포함하는 플라즈마 디스플레이 장치에 있어서,
    스캔 전압을 상기 스캔 전극에 인가하기 위해 턴온되는 스캔-업 스위치 및 그라운드 전압을 상기 스캔 전극에 인가하기 위해 턴온되는 스캔-다운 스위치를 구비하는 스캔 IC를 포함하는 제1 구동부; 및
    상기 스캔-업 스위치 및 상기 스캔-다운 스위치가 플로팅(floating)되는 동안, 제1 전압으로부터 제2 전압까지 상승하는 제1 신호 및 상기 제2 전압으로부터 제3 전압까지 하강하는 제2 신호를 상기 서스테인 전극에 인가하는 제2 구동부를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  12. 제11항에 있어서, 상기 제2 신호는
    150 내지 210V 만큼 하강하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  13. 제11항에 있어서,
    상기 서스테인 전극에 상기 제2 신호가 인가됨에 따라, 상기 스캔 전극에 인가되는 리셋 신호는 75 내지 105V 만큼 하강하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  14. 제11항에 있어서, 상기 제2 구동부는
    소스커패시터에 저장된 에너지를 상기 서스테인 전극에 공급하기 위해 턴온되는 에너지공급스위치와 상기 서스테인 전극으로부터 에너지를 회수하기 위해 턴온되는 에너지회수스위치를 구비하는 에너지회수부; 및
    서스테인 전압을 상기 서스테인 전극에 인가하기 위해 턴온되는 서스-업 스위치와 그라운드 전압을 상기 서스테인 전극에 인가하기 위해 턴온되는 서스-다운 스위치를 구비하는 서스테인구동부를 포함하고,
    상기 에너지공급스위치와 상기 서스-업 스위치가 순차적으로 턴온되어 상기 서스테인 전극에 상기 제1 신호가 인가되며, 상기 에너지회수스위치와 상기 서스-다운 스위치가 순차적으로 턴온되어 상기 서스테인 전극에 상기 제2 신호가 인가되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  15. 제11항에 있어서, 상기 제1 구동부는
    소스커패시터에 저장된 에너지를 상기 스캔 전극에 공급하기 위해 턴온되는 에너지공급스위치와 상기 스캔 전극으로부터 에너지를 회수하기 위해 턴온되는 에너지회수스위치를 구비하는 에너지회수부; 및
    서스테인 전압을 상기 스캔 전극에 인가하기 위해 턴온되는 서스-업 스위치와 그라운드 전압을 상기 스캔 전극에 인가하기 위해 턴온되는 서스-다운 스위치를 구비하는 서스테인구동부를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  16. 제15항에 있어서,
    상기 서스-업 스위치 및 상기 스캔-업 스위치가 턴온된 후 상기 스캔-업 스위치 및 상기 스캔-다운 스위치가 플로팅되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  17. 제15항에 있어서,
    상기 스캔-업 스위치 및 상기 스캔-다운 스위치가 플로팅된 후, 상기 스캔-다운 스위치가 턴온되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  18. 제15항에 있어서,
    상기 스캔-다운 스위치가 턴온된 후, 상기 에너지회수 스위치 및 상기 서스-다운 스위치가 순차적으로 턴온되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  19. 제17항에 있어서,
    상기 스캔-다운 스위치가 턴온되는 시점에서, 상기 스캔-다운 스위치 양단 사이의 전압은 40V 이하인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  20. 제11항에 있어서, 상기 스캔 IC는
    상기 스캔-업 스위치와 병렬로 연결된 제1 다이오드; 및
    상기 스캔-다운 스위치와 병렬로 연결된 제2 다이오드를 더 포함하고,
    상기 제1 신호가 상기 서스테인 전극에 인가되는 동안 상기 제1 다이오드를 통해 전류가 흐르며, 상기 제2 신호가 상기 서스테인 전극에 인가되는 동안 상기 제2 다이오드를 통해 전류가 흐르는 것을 특징으로 하는 플라즈마 디스플레이 장치.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08320669A (ja) * 1995-05-26 1996-12-03 Nec Corp 容量性負荷の駆動回路及び駆動方法
KR20020092486A (ko) * 2001-06-04 2002-12-12 삼성에스디아이 주식회사 콘트라스트 향상을 위한 플라즈마 디스플레이 패널의리셋팅 방법
KR20040085986A (ko) * 2003-04-02 2004-10-08 엘지전자 주식회사 플라즈마 디스플레이 패널과 그 구동방법

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