KR20080006370A - 플라즈마 디스플레이 장치 - Google Patents

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Abstract

본 발명은 복수의 스캔(scan) 전극 라인과 어드레스(address) 전극 라인이 형성된 플라즈마 디스플레이 패널(Plasma Display Panel)을 포함하는 플라즈마 디스플레이 장치에 관한 것으로, 그 장치는 스캔 전극 라인에 스캔 신호를 인가하는 스캔 구동부; 및 어드레스 전극 라인에 어드레스 신호를 인가하는 어드레스 구동부를 포함하고, 어드레스 신호의 인가 시작 시점이 스캔 신호의 인가 시작 시점보다 앞서는 것을 특징으로 한다.
본 발명에 의하면, 플라즈마 디스플레이 패널에 스캔 신호와 어드레스 신호를 인가하여 두 신호의 전압차에 의한 어드레스 방전을 이용해 방전셀을 선택하는 경우, 어드레스 신호를 스캔 신호보다 먼저 인가함으로써 방전 늦음(discharge time lag)에 소모되는 시간을 앞당겨 어드레싱에 필요한 시간을 감소시킬 수 있다. 또한, 어드레싱에 필요한 시간을 감소시킴으로써 싱글 스캔(single scan) 구동에 필요한 구동 마진을 충분히 확보할 수 있다.

Description

플라즈마 디스플레이 장치{Plasma display apparatus}
도 1은 본 발명에 따른 플라즈마 디스플레이 패널 구조에 대한 일실시예를 나타내는 사시도이다.
도 2는 플라즈마 디스플레이 패널의 전극에 대한 일실시예를 나타내는 도면이다.
도 3은 하나의 프레임(frame)을 복수의 서브필드(subfield)로 나누어 플라즈마 디스플레이 패널을 시분할 구동시키는 방법에 대한 일실시예를 나타내는 타이밍도이다.
도 4는 플라즈마 디스플레이 패널을 구동시키기 위한 구동 신호들에 대한 일실시예를 나타내는 타이밍도이다.
도 5는 어드레스(address) 구동 회로의 구성에 대한 실시예를 나타내는 회로도이다.
도 6은 스캔(scan) 구동 회로의 구성에 대한 실시예를 나타내는 회로도이다.
도 7은 어드레스 신호가 인가된 후 발생하는 방전 늦음(discharge time lag)에 따른 방전 전류(discharge current)를 나타내는 도면이다.
도 8은 본 발명에 따른 스캔 신호와 어드레스 신호의 인가 시점을 나타내는 타이밍도이다.
본 발명은 플라즈마 디스플레이 패널의 구동 장치에 관한 것으로, 보다 상세하게는 고속어드레싱을 함과 아울러 전력소모를 줄일 수 있도록 한 플라즈마 디스플레이 패널의 어드레스 구동 장치에 관한 것이다.
일반적으로 플라즈마 디스플레이 패널은 상부기판과 하부기판 사이에 형성된 격벽이 하나의 단위 셀을 이루는 것으로, 각 셀 내에는 네온(Ne), 헬륨(He) 또는 네온 및 헬륨의 혼합기체(Ne+He)와 같은 주 방전 기체와 소량의 크세논을 함유하는 불활성 가스가 충진되어 있다. 고주파 전압에 의해 방전이 될 때, 불활성 가스는 진공자외선(Vacu㎛ Ultraviolet rays)을 발생하고, 격벽 사이에 형성된 형광체를 발광시켜 화상이 구현된다. 이와 같은 플라즈마 디스플레이 패널은 얇고 가벼운 구성이 가능하므로 차세대 표시 장치로서 각광받고 있다.
일반적으로, 플라즈마 디스플레이 패널은 화상을 표시하는 단위 프레임이 복수개의 서브필드들로 나뉘어 시분할 구동된다. 또한, 분할된 각 서브필드는 전체 방전셀들을 초기화하는 리셋 구간, 전체 방전셀들 중 켜져야 할 셀과 켜지지 않아야 할 셀을 구분하는 어드레스 구간 및 켜져야 할 셀로 선택된 방전셀에서 각 서브필드별로 할당된 계조 가중치에 따라 서스테인 방전을 수행하는 서스테인 구간으로 나뉜다.
상기 어드레스 구간 동안, 디스플레이할 데이터에 따라 상기 켜져야 할 셀의 스캔 전극과 어드레스 전극에 각각 부극성의 스캔 전압과 정극성의 어드레스 신호를 인가하여, 상기 두 전압의 차에 의해 발생하는 어드레스 방전에 의해 방전셀을 선택한다.
어드레스 전극에 어드레스 신호를 인가하는 경우, 인가 시점부터 방전이 발생할때까지 약 수백 나노초(ns) 내지 수 마이크로초(㎲)의 시간이 걸린다. 이러한 현상을 방전늦음(discharge time lag)이라고 한다. 상기 방전 늦음에 따라 어드레싱(addressing)에 소모되는 시간이 증가하여, 지터(jitter) 수준이 저하되고, 패널 구동 마진을 충분히 확보하지 못하는 문제가 있었다.
본 발명이 이루고자 하는 기술적 과제는, 플라즈마 디스플레이 장치에 있어 상기와 같은 문제점을 해결하기 위해, 어드레싱에 소모되는 시간을 감소시켜 싱글 스캔(single scan) 구동에도 적합한 플라즈마 디스플레이 패널의 구동 마진을 충분히 확보할 수 있도록 하는 플라즈마 디스플레이 장치를 제공하는 것을 목적으로 한다.
상술한 기술적 과제를 해결하기 위한 본 발명에 의한 플라즈마 디스플레이 장치는, 복수의 스캔 전극 라인과 어드레스 전극 라인이 형성된 플라즈마 디스플레이 패널을 포함하고, 상기 스캔 전극 라인에 스캔 신호를 인가하는 스캔 구동부; 및 상기 어드레스 전극 라인에 어드레스 신호를 인가하는 어드레스 구동부를 포함하고, 상기 어드레스 신호의 인가 시작 시점이 상기 스캔 신호의 인가 시작 시점보 다 제1 소정 시간만큼 앞서는 것을 특징으로 한다.
바람직하게는, 상기 어드레스 구동부는 데이터를 입력받아 상기 어드레스 전극에 어드레스 신호를 인가하는 데이터 IC; 및 상기 어드레스 전극에 충전된 전압을 상기 데이터 IC를 통해 회수하여 소스커패시터에 저장하는 에너지 회수 회로를 포함한다.
상기 에너지 회수 회로는 상기 어드레스 전극으로부터 회수된 에너지를 저장하는 소스 커패시터; 상기 소스커패시터에 저장된 에너지가 상기 어드레스 전극으로 공급되도록 턴온되는 제1 스위치; 상기 패널의 커패시턴스와 함께 공진 회로를 형성하는 인덕터; 및 상기 어드레스 전극으로부터 에너지를 회수하도록 턴온되는 제2 스위치를 포함하는 것이 바람직하다.
바람직하게는, 상기 복수의 스캔 전극 라인은 하나의 스캔 전극 라인씩 순차적으로 상기 스캔 신호가 인가된다.
상기 제1 소정 시간은 상기 패널의 형성 늦음 시간(formative time lag)보다 작거나, 1㎱ 내지 500㎱인 것이 바람직하다.
바람직하게는 상기 어드레스 신호의 인가 종료 시점이 상기 스캔 신호의 인가 종료 시점보다 제2 소정 시간만큼 앞서며, 상기 제2 소정 시간은 상기 패널의 형성 늦음 시간(formative time lag)보다 작거나, 1㎱ 내지 500㎱인 것이 바람직하다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다. 도 1은 본 발명에 따른 플라즈마 디스플레이 패널에 대한 일실시예를 사시도로 도시한 것이다.
도 1 에 도시된 바와 같이, 플라즈마 디스플레이 패널은 상부기판(10) 상에 형성되는 유지 전극 쌍인 스캔 전극(11) 및 서스테인 전극(12), 하부기판(20) 상에 형성되는 어드레스 전극(22)을 포함한다.
상기 유지 전극 쌍(11, 12)은 통상 인듐틴옥사이드(Indium-Tin-Oxide;ITO)로 형성된 투명전극(11a, 12a)과 버스 전극(11b, 12b)을 포함하며, 상기 버스 전극(11b, 12b)은 은(Ag), 크롬(Cr) 등의 금속 또는 크롬/구리/크롬(Cr/Cu/Cr)의 적층형이나 크롬/알루미늄/크롬(Cr/Al/Cr)의 적층형으로 형성될 수 있다. 버스 전극(11b, 12b)은 투명전극(11a, 12a) 상에 형성되어, 저항이 높은 투명전극(11a, 12a)에 의한 전압 강하를 줄이는 역할을 한다.
한편, 본 발명의 일실시예에 따르면 유지 전극쌍(11, 12)은 투명전극(11a 12a)과 버스 전극(11b, 12b)이 적층된 구조 뿐만 아니라, 투명 전극(11a, 12a)이 없이 버스 전극(11b, 12b)만으로도 구성될 수 있다. 이러한 구조는 투명 전극(11a, 12a)을 사용하지 않으므로, 패널 제조의 단가를 낮출 수 있는 장점이 있다. 이러한 구조에 사용되는 버스 전극(11b, 12b)은 위에 열거한 재료 이외에 감광성 재료등 다양한 재료가 가능할 것이다.
스캔 전극(11) 및 서스테인 전극(12)의 투명전극(11a, 12a)과 버스전극(11b, 11c)의 사이에는 상부 기판(10)의 외부에서 발생하는 외부광을 흡수하여 반사를 줄여주는 광차단의 기능과 상부 기판(10)의 퓨리티(Purity) 및 콘트라스트를 향상시키는 기능을 하는 블랙 매트릭스(Black Matrix, BM, 15)가 배열된다.
본 발명의 일실시예에 따른 블랙 매트릭스(15)는 상부 기판(10)에 형성되는데, 격벽(21)과 중첩되는 위치에 형성되는 제1 블랙 매트릭스(15)와, 투명전극(11a, 12a)과 버스전극(11b, 12b)사이에 형성되는 제2 블랙 매트릭스(11c, 12c)로 구성될 수 있다. 여기서, 제 1 블랙 매트릭스(15)와 블랙층 또는 블랙 전극층이라고도 하는 제 2 블랙 매트릭스(11c, 12c)는 형성 과정에서 동시에 형성되어 물리적으로 연결될 수 있고, 동시에 형성되지 않아 물리적으로 연결되지 않을 수도 있다.
또한, 물리적으로 연결되어 형성되는 경우, 제 1 블랙 매트릭스(15)와 제 2 블랙 매트릭스(11c, 12c)는 동일한 재질로 형성되지만, 물리적으로 분리되어 형성되는 경우에는 다른 재질로 형성될 수 있다.
스캔 전극(11)과 서스테인 전극(12)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(13)과 보호막(14)이 적층된다. 상부 유전체층(13)에는 방전에 의하여 발생된 하전입자들이 축적되고, 유지 전극 쌍(11, 12)을 보호하는 기능을 수행할 수 있다. 보호막(14)은 가스 방전시 발생된 하전입자들의 스피터링으로부터 상부 유전체층(13)을 보호하고, 2차 전자의 방출 효율을 높이게 된다.
또한, 어드레스 전극(22)은 스캔 전극(11) 및 서스테인 전극(12)과 교차되는 방향으로 형성된다. 또한, 어드레스 전극(22)이 형성된 하부기판(20) 상에는 하부 유전체층(23)과 격벽(21)이 형성된다.
또한, 하부 유전체층(23)과 격벽(21)의 표면에는 형광체층이 형성된다. 격벽(21)은 세로 격벽(21a)와 가로 격벽(21b)가 폐쇄형으로 형성되고, 방전셀을 물리적으로 구분하며, 방전에 의해 생성된 자외선과 가시광이 인접한 방전셀에 누설되는 것을 방지한다.
본 발명의 일실시예에는 도 1에 도시된 격벽(21)의 구조뿐만 아니라, 다양한 형상의 격벽(21)의 구조도 가능할 것이다. 예컨대, 세로 격벽(21a)과 가로 격벽(21b)의 높이가 다른 차등형 격벽 구조, 세로 격벽(21a) 또는 가로 격벽(21b) 중 적어도 하나 이상에 배기 통로로 사용 가능한 채널(Channel)이 형성된 채널형 격벽 구조, 세로 격벽(21a) 또는 가로 격벽(21b) 중 하나 이상에 홈(Hollow)이 형성된 홈형 격벽 구조 등이 가능할 것이다.
여기서, 차등형 격벽 구조인 경우에는 가로 격벽(21b)의 높이가 높은 것이 더 바람직하고, 채널형 격벽 구조나 홈형 격벽 구조인 경우에는 가로 격벽(21b)에 채널이 형성되거나 홈이 형성되는 것이 바람직할 것이다.
한편, 본 발명의 일실시예에서는 R, G 및 B 방전셀 각각이 동일한 선상에 배열되는 것으로 도시 및 설명되고 있지만, 다른 형상으로 배열되는 것도 가능할 것이다. 예컨대, R, G 및 B 방전셀이 삼각형 형상으로 배열되는 델타(Delta) 타입의 배열도 가능할 것이다. 또한, 방전셀의 형상도 사각형상 뿐만 아니라, 오각형, 육각형 등의 다양한 다각 형상도 가능할 것이다.
또한, 상기 형광체층은 가스 방전시 발생된 자외선에 의해 발광되어 적색(R), 녹색(G) 또는 청색(B) 중 어느 하나의 가시광을 발생하게 된다. 여기서, 상부/하부 기판(10, 20)과 격벽(21) 사이에 마련된 방전공간에는 방전을 위한 He+Xe, Ne+Xe 및 He+Ne+Xe 등의 불활성 혼합가스가 주입된다.
도 2는 플라즈마 디스플레이 패널의 전극 배치에 대한 일실시예를 도시한 것 으로, 플라즈마 디스플레이 패널을 구성하는 복수의 방전셀들은 도 2에 도시된 바와 같이 매트릭스 형태로 배치되는 것이 바람직하다. 복수의 방전셀들은 각각 스캔 전극 라인(Y1 내지 Ym), 서스테인 전극 라인(Z1 내지 Zm) 및 어드레스 전극 라인(X1 내지 Xn)의 교차부에 마련된다. 스캔 전극 라인(Y1 내지 Ym)은 순차적으로 구동되거나 동시에 구동될 수 있고, 서스테인 전극 라인(Z1 내지 Zm)은 동시에 구동될 수 있다. 어드레스 전극 라인(X1 내지 Xn)은 기수 번째 라인들과 우수 번째 라인들로 분할되어 구동되거나 순차적으로 구동될 수 있다.
도 2에 도시된 전극 배치는 본 발명에 따른 플라즈마 패널의 전극 배치에 대한 일실시예에 불과하므로, 본 발명은 도 2에 도시된 플라즈마 디스플레이 패널의 전극 배치 및 구동 방식에 한정되지 아니한다. 예컨데, 상기 스캔 전극 라인(Y1 내지 Ym)들 중 2 개의 스캔 전극 라인이 동시에 스캐닝되는 듀얼 스캔(dual scan) 방식도 가능하다. 또한, 상기 어드레스 전극 라인(X1 내지 Xn)은 패널의 중앙 부분에서 상, 하로 분할되어 구동될 수도 있다.
도 3은 하나의 프레임(frame)을 복수의 서브필드로 나누어 시분할 구동시키는 방법에 대한 일실시예를 타이밍도로 도시한 것이다. 단위 프레임은 시분할 계조 표시를 실현하기 위하여 소정 개수 예컨대 8개의 서브필드들(SF1, ..., SF8)로 분할될 수 있다. 또한, 각 서브필드(SF1, ...SF8)는 리셋 구간(미도시)과, 어드레스 구간(A1, ..., A8)및, 서스테인 구간(S1, ..., S8)로 분할된다.
여기서, 본 발명의 일실시예에 따르면 리셋 구간은 복수 개의 서브필드 중 적어도 하나에서 생략될 수 있다. 예컨대, 리셋 구간은 최초의 서브필드에서만 존 재하거나, 최초의 서브필드와 전체 서브필드 중 중간 정도의 서브필드에서만 존재할 수도 있다.
각 어드레스 구간(A1, ..., A8)에서는, 어드레스 전극(X)에 어드레스 신호가 인가되고, 각 스캔 전극(Y)에 상응하는 스캔 신호가 하나의 스캔 전극 라인씩 순차적으로 인가된다.
각 서스테인 구간(S1, ...,S8)에서는, 스캔 전극(Y)과 서스테인 전극(Z)에 서스테인 신호가 교호하게 인가되어, 어드레스 구간(A1, ..., A8)에서 벽전하들이 형성된 방전셀들에서 서스테인 방전을 일으킨다.
플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 서스테인 방전 구간(S1, ..., S8)내의 서스테인 방전 펄스 개수에 비례한다. 1 화상을 형성하는 하나의 프레임이, 8개의 서브필드와 256계조로 표현되는 경우에, 각 서브필드에는 차례대로 1, 2, 4, 8, 16, 32, 64, 128의 비율로 서로 다른 서스테인 신호의 수가 할당될 수 있다. 만일 133계조의 휘도를 얻기 위해서는, 서브필드1 구간, 서브필드3 구간 및 서브필드8 구간 동안 셀들을 어드레싱하여 서스테인 방전하면 된다.
각 서브필드에 할당되는 서스테인 방전 수는, APC(Automatic Power Control)단계에 따른 서브필드들의 가중치에 따라 가변적으로 결정될 수 있다. 즉, 도 3에서는 한 프레임을 8개의 서브필드로 분할하는 경우를 예로 들어 설명하였으나 본 발명은 그에 한정되지 아니하며, 한 프레임을 형성하는 서브필드의 수를 설계사양에 따라 다양하게 변형하는 것이 가능하다. 예를 들어, 한 프레임을 12 또는 16 서브필드 등과 같이, 8 서브필드 이상으로 분할하여 플라즈마 디스플레이 패널을 구 동시킬 수 있다.
또한 각 서브필드에 할당되는 서스테인 방전 수는 감마특성이나 패널특성을 고려하여 다양하게 변형하는 것이 가능하다. 예컨대, 서브필드 4에 할당된 계조도를 8에서 6으로 낮추고, 서브필드 6 에 할당된 계조도를 32 에서 34 로 높일 수 있다.
도 4는 상기 분할된 하나의 서브필드에 대해, 플라즈마 디스플레이 패널을 구동시키기 위한 구동 신호들에 대한 일실시예를 타이밍도로 도시한 것이다.
상기 서브필드는 스캔 전극들(Y) 상에 정극성 벽전하를 형성하고 서스테인 전극들(Z) 상에 부극성 벽전하를 형성하기 위한 프리 리셋(pre reset) 구간, 프리 리셋 구간에 의해 형성된 벽전하 분포를 이용하여 전 화면의 방전셀들을 초기화하기 위한 리셋(reset) 구간, 방전셀을 선택하기 위한 어드레스(address) 구간 및 선택된 방전셀들의 방전을 유지시키기 위한 서스테인(sustain) 구간을 포함한다.
리셋 구간은 셋업(setup) 구간 및 셋 다운(setdown) 구간으로 이루어지며, 상기 셋업 구간에서는 모든 스캔 전극으로 상승 램프 파형(Ramp-up)이 동시 인가되어 모든 방전셀에서 미세 방전이 발생되고, 이에 따라 벽전하가 생성된다. 상기 셋다운 구간에는 상기 상승 램프 파형(Ramp-up)의 피크 전압보다 낮은 정극성 전압에서 하강하는 하강 램프파형(Ramp-down)이 모든 스캔 전극(Y)으로 동시에 인가되어 모든 방전셀에서 소거방전이 발생되고, 이에 따라 셋업 방전에 의해 생성된 벽전하 및 공간전하 중 불요 전하를 소거시킨다.
어드레스 구간에는 스캔 전극으로 부극성의 스캔 전압(Vsc)을 가지는 스캔 신호(410)가 순차적으로 인가되고, 상기 스캔 신호와 중첩되도록 어드레스 전극(X)에 정극성의 어드레스 전압(Va)을 가지는 어드레스 신호(400)가 인가된다. 이러한 스캔 신호(410)와 어드레스 신호(400)의 전압 차와 리셋 구간 동안 생성된 벽전압에 의해 어드레스 방전이 발생되어 셀이 선택된다. 한편, 상기 셋다운 구간과 어드레스 구간 동안에 상기 서스테인 전극에는 서스테인 전압을 유지하는 신호가 인가된다.
상기 서스테인 구간에는 스캔 전극과 서스테인 전극에 교번적으로 서스테인 신호가 인가되어 스캔 전극과 서스테인 전극 사이에 면방전 형태로 서스테인 방전이 발생된다.
도 4에 도시된 구동 파형들은 본 발명에 따른 플라즈마 디스플레이 패널을 구동시키기 위한 신호들에 대한 제 1 실시예로서, 도 4에 도시된 파형들에 의해 본 발명은 한정되지 아니한다. 예컨데, 프리 리셋 구간이 생략될 수 있으며, 도 4에 도시된 구동 신호들의 극성 및 전압 레벨은 필요에 따라 변경이 가능하고, 서스테인 방전이 완료된 후에 벽전하 소거를 위한 소거 신호가 서스테인 전극에 인가될 수도 있다. 또한, 서스테인 신호가 스캔 전극(Y)과 서스테인(Z) 전극 중 어느 하나에만 인가되어 서스테인 방전을 일으키는 싱글 서스테인(single sustain) 구동도 가능하다.
도 5는 본 발명에 따른 어드레스(address) 구동 회로의 구성에 대한 실시예를 회로도로 도시한 것으로, 도 5에 도시된 어드레스 구동 회로는 에너지회수회로(500) 및 데이터IC(510)를 포함하여 이루어진다.
에너지회수회로(500)는 어드레스 전극(520)에 공급된 에너지를 회수하여 저장하는 소스 커패시터(Cs), 소스 커패시터(Cs)에 저장된 에너지가 어드레스 전극(520)에 공급되도록 턴온되는 제1 스위치(S1), 어드레스 전극(520)으로부터 에너지가 회수되도록 턴온되는 제2 스위치(S2), 패널의 커패시턴스와 함께 공진회로를 형성하는 인덕터(L), q어드레스 전압(Va)을 공급하는 어드레스 전압 전원(Va), 어드레스 전압(Vsus)이 어드레스 전극(520)에 인가되도록 턴온되는 제3 스위치(S3) 및 어드레스 전극(520)에 인가되는 전압이 그라운드 전압까지 하강하도록 턴온되는 제4 스위치(S4)를 포함한다.
데이터 IC(510)는 어드레스 신호가 어드레스 전극(520)에 인가되도록 턴온되는 제5 스위치(S5) 및 어드레스 전극(520)에 어드레스 신호가 인가되지 않도록 턴온되는 제6 스위치(S6)를 포함한다. 즉, 데이터 IC(510)는 입력되는 데이터에 따라 어드레스 전극(520)에 어드레스 신호의 인가 여부를 결정한다.
앞에서 설명한 것과 같은 구성을 가지는 본 발명의 실시예에 따른 어드레스 구동 회로의 어드레스 신호 인가 방법을 도 5를 참조하여 설명하기로 한다.
에너지 공급 구간(ER_up)에서, 제1 스위치(S1)가 턴온되어 소스 커패시터(Cs)에 저장된 에너지가 어드레스 전극(520)으로 공급되고, 그에 따라 어드레스 전극(520)에 인가되는 전압이 서서히 상승한다. 서스-업 구간(SUS_up)에서, 제2 스위치(S2)가 턴온되어 어드레스 전극(520)에 인가되는 전압이 어드레스 전압(Va)까지 급격히 상승한다.
에너지 회수 구간(ER_down)에서, 제3 스위치(S3)가 턴온되어 어드레스 전극 (520)으로부터 소스 커패시터(Cs)로 에너지가 회수되고, 그에 따라 어드레스 전극(520)에 인가되는 전압이 서서히 하강한다. 서스-다운 구간(SUS_down)에서, 제4 스위치(S4)가 턴온되어 어드레스 전극(520)에 인가되는 전압이 그라운드 전압까지 급격히 하강한다.
도 6은 스캔(scan) 구동 회로의 구성에 대한 실시예를 회로도로 도시한 것으로, 도 6에 도시된 스캔 구동 회로는 에너지 회수부(600), 서스테인 구동부(610), 리셋 구동부(620) 및 스캔 IC(630)를 포함하여 이루어진다.
서스테인 구동부(610)는 서스테인 구간 동안 고전위 서스테인 전압(Vsus)을 공급하는 서스테인 전압 전원(Vsus)과, 서스테인 전압(Vsus)이 스캔 전극(10)에 인가되도록 턴온되는 서스-업 스위치(Sus_up)와, 스캔 전극(640)에 인가되는 전압이 그라운드 전압까지 하강하도록 턴온되는 서스-다운 스위치(Sus_dn)를 포함한다. 즉, 서스테인 구동부(610)는 서스-업 스위치(Sus_up)가 서스테인 전압 전원(Vsus)과 연결되고, 서스-다운 스위치(Sus_dn)가 서스-업 스위치(Sus_up) 및 그라운드와 연결된다.
에너지 회수부(600)는 스캔 전극(640)에 공급된 에너지를 회수하여 저장하는 소스 커패시터(Cs), 소스 커패시터(Cs)에 저장된 에너지가 스캔 전극(640)에 공급되도록 턴온되는 에너지 공급 스위치(ER_up) 및 스캔 전극(640)으로부터 에너지가 회수되도록 턴온되는 에너지 회수 스위치(ER_dn)를 포함한다.
리셋 구동부(620)는 점진적으로 상승하는 셋업 신호를 스캔 전극(640)에 공급하기 위해 턴온되는 셋-업 스위치(Set_up), 부극성 전압(-Vy)와 연결되어 부극성 전압(-Vy)까지 점진적으로 하강하는 셋다운 신호를 스캔 전극(640)에 공급하기 위해 턴온되는 셋-다운 스위치(Set_dn) 및 스캔 전극(640)과 전류 패스 경로를 형성하는 패스 스위치(Pass_sw)를 포함한다.
도 6에 도시된 바와 같이, 셋-업 스위치(Set_up)는 드레인(Drain)이 서스테인 전압 전원에 연결되고, 소오스(Source)가 패스 스위치(Pass_sw)와 연결되며, 게이트(Gate)가 가변 저항(미도시)과 연결되며, 상기 가변 저항의 저항값이 변함에 따라 점진적으로 상승하는 상기 셋업 신호가 생성된다.
셋다운 스위치(Set_dn)는 드레인(Drain)이 스캔 IC(630)와 연결되고, 소오스(Source)가 부극성 전압(-Vy)과 연결되고, 게이트(Gate)로 가변 저항(미도시)가 연결되며, 가변 저항(미도시)의 저항값이 변함에 따라 점진적으로 하강하는 셋다운 신호가 생성된다.
스캔 IC(630)는 스캔 전극(640)에 스캔 전압(Vsc)을 인가하기 위해 턴온되는 스캔 전압 전원과 연결된 스캔-업 스위치(Q1), 스캔 전극(640)에 그라운드 전압을 인가하기 위해 턴온되는 스캔-다운 스위치(Q2)를 포함한다.
스캔 전극(640)에 스캔 신호를 인가하기 위해서는, 서스-다운 스위치(Sus_down) 스위치, 패스 스위치(Pass_sw) 및 스캔-업 스위치(Q1)가 턴온되어 스캔 전극(640)에 인가되는 전압이 스캔 전압(Vsc)까지 상승하며, 서스-다운 스위치(Sus_down) 스위치, 패스 스위치(Pass_sw) 및 스캔-다운 스위치(Q2)가 턴온되어 스캔 전극(640)에 인가되는 전압이 그라운드 전압까지 하강한다.
도 7은 어드레스 신호가 인가된 후 발생하는 방전 늦음(discharge time lag) 에 따른 방전 전류(discharge current)를 도시한 것이다.
도 7에 도시된 바와 같이, 어드레스 전극에 어드레스 신호가 인가된 후 방전 늦음(discharge lag)에 의해 방전이 지연된다. 방전 늦음은 통계적 늦음(statistic time lag)과 형성 늦음(formative time lag)으로 나누어지는데, 형성 늦음은 기체의 종류와 압력, 셀의 구조, 보호층(MgO)의 2차 전자 방출계수에 의해 발생한다. 방전 늦음은 통계적 늦음에 형성 늦음을 더한 값이 된다. 형성 늦음은 일반적으로 수백 ns 단위의 값을 가지나, 통계적 늦음은 수백 ns 단위 내지 수 ㎲ 단위의 값을 가진다.
또한, 에너지회수회로를 이용하여 어드레스 신호를 생성하는 경우, 소비전력 및 어드레스 전극 측에서의 발열을 감소시킬 수 있으나, 도 7에 도시된 바와 같이 방전 늦음이 길어질 수 있다.
도 8은 본 발명의 실시예에 따른 스캔 신호와 어드레스 신호의 인가 시점을 타이밍도로 도시한 것이다.
도 8을 참조하면, 스캔 전극(Y)에 스캔 신호가 인가되기 시작하는 시점보다 일정 시간(t1)만큼 앞서 어드레스 전극(X)에 어드레스 신호를 인가한다. 어드레스 신호의 인가 시점을 앞당김에 따라 방전 늦음 구간이 앞당겨져, 스캔 신호의 인가 시작 시점 이후로부터 어드레스 방전이 발생할 때까지의 시간이 단축된다. 그에 따라 어드레싱(addressing)에 필요한 시간이 감소되게 된다.
어드레스 신호의 인가 시점을 앞당기는 일정 시간(t1)은 1㎱ 내지 형성 늦음 시간인 것이 바람직하며, 보다 바람직하게는 1㎱ 내지 500㎱인 것이 바람직하다. 어드레스 신호의 인가 시점을 앞당기는 일정 시간(t1)이 상기와 같은 범위를 가지는 경우, 어드레스 신호에 의한 방전 시점 이후에 스캔 전압이 인가되어 어드레싱 오류가 발생하는 것을 방지할 수 있으며, 안정적인 어드레스 방전을 발생시킬 수 있다.
또한, 스캔 신호가 인가 종료되는 시점보다 일정 시간(t2) 만큼 앞서 어드레스 신호가 인가 종료된다.
어드레스 신호의 종료 시점을 앞당기는 일정 시간(t2)은 1㎱ 내지 형성 늦음 시간인 것이 바람직하며, 보다 바람직하게는 1㎱ 내지 500㎱인 것이 바람직하다. 어드레싱에 소모되는 전력을 증가시키지 않기 위해 어드레스 신호 구간의 길이는 변경시키지 않아, 어드레스 신호의 인가 시작 시점이 앞당겨지는 만큼 어드레스 신호의 인가 종료 시점도 앞당겨진 것이다.
한편, 본 발명의 실시예에서 설명한 것과 같이 에너지 회수 기능을 사용하여 어드레스 신호를 인가하는 패널에서 어드레스 신호와 스캔 신호의 인가 시작 시점 간의 차이 및/또는 어드레스 신호와 스캔 신호의 종료 시작 시점 간의 차이는 하나의 프레임에서 모든 서브필드에 적용되거나 적어도 하나의 서브필드에 적용될 수 있다.
또한, 하나의 프레임에서 서브필드의 순서와 관련되어 스캔 신호의 폭이 가변되는 경우 어드레스 신호의 폭도 이에 대응되어 가변되면서 앞에서 설명한 인가 시작 시점 및/또는 종료 시작 시점 간의 차이를 적용할 수 있을 것이다. 예컨대, 첫번째 서브필드의 스캔 신호의 폭이 가장 넓고, 마지막 서브필드의 스캔 신호의 폭이 가장 좁은 경우 어드레스 신호를 앞에서 설명한 것처럼 스캔 신호보다 먼저 인가하고 먼저 종료하면서 어드레스 신호의 폭도 스캔 신호의 폭과 대응하여 줄여 나갈 수 있을 것이다.
한편, 본 발명의 다른 실시예로서 방전 늦음을 개선하기 위하여 어드레스 신호의 인가 시작 시점을 앞당기면서 종료 시작 시점은 스캔 신호와 실질적으로 일치시킬 수도 있다. 이런 경우 어드레스 신호의 폭은 스캔 신호의 폭보다 1㎱ 내지 500㎱ 범위에서 더 넓을 것이다.
이상 본 발명의 바람직한 실시예에 대해 상세히 기술하였지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구범위에 정의된 본 발명의 정신 및 범위에 벗어나지 않으면서 본 발명을 여러 가지로 변형 또는 변경하여 실시할 수 있음을 알 수 있을 것이다. 따라서, 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
상기한 바와 같이 구성되는 본 발명에 의한 플라즈마 디스플레이 장치에 따르면, 플라즈마 디스플레이 패널에 스캔 신호와 어드레스 신호를 인가하여 두 신호의 전압차에 의한 어드레스 방전을 이용해 방전셀을 선택하는 경우, 어드레스 신호를 스캔 신호보다 먼저 인가함으로써 방전 늦음(discharge time lag)에 소모되는 시간을 앞당겨 어드레싱에 필요한 시간을 감소시킬 수 있다. 또한, 어드레싱에 필요한 시간을 감소시킴으로써 싱글 스캔(single scan) 구동에 필요한 구동 마진을 충분히 확보할 수 있다.

Claims (7)

  1. 복수의 스캔 전극 라인과 어드레스 전극 라인이 형성된 플라즈마 디스플레이 패널을 포함하고, 상기 스캔 전극 라인에 스캔 신호를 인가하고, 상기 어드레스 전극 라인에 어드레스 신호를 인가하는 플라즈마 디스플레이 장치에 있어서,
    상기 스캔 전극 라인에 상기 스캔 신호를 인가하는 스캔 구동부; 및
    상기 어드레스 전극 라인에 상기 어드레스 신호를 인가하는 어드레스 구동부를 포함하고,
    상기 어드레스 신호의 인가 시작 시점이 상기 스캔 신호의 인가 시작 시점보다 제1 소정 시간만큼 앞서는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  2. 제1항에 있어서, 상기 어드레스 구동부는
    상기 어드레스 전극에 상기 어드레스 신호를 인가하는 데이터 IC; 및
    상기 어드레스 전극에 충전된 전압을 상기 데이터 IC를 통해 회수하여 소스커패시터에 저장하는 에너지 회수 회로를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  3. 제2항에 있어서, 상기 에너지 회수 회로는
    상기 어드레스 전극으로부터 회수된 에너지를 저장하는 소스 커패시터;
    상기 소스커패시터에 저장된 에너지가 상기 어드레스 전극으로 공급되도록 턴온되는 제1 스위치;
    상기 패널의 커패시턴스와 함께 공진 회로를 형성하는 인덕터; 및
    상기 어드레스 전극으로부터 에너지를 회수하도록 턴온되는 제2 스위치를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  4. 제1항에 있어서, 상기 복수의 스캔 전극 라인은
    하나의 스캔 전극 라인씩 순차적으로 상기 스캔 신호가 인가되는 것을 플라즈마 디스플레이 장치.
  5. 제1항에 있어서, 상기 제1 소정 시간은
    1㎱ 내지 500㎱인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  6. 제1항에 있어서,
    상기 어드레스 신호의 인가 종료 시점이 상기 스캔 신호의 인가 종료 시점보다 제2 소정 시간만큼 앞서는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  7. 제6항에 있어서, 상기 제2 소정 시간은
    1㎱ 내지 500㎱인 것을 특징으로 하는 플라즈마 디스플레이 장치.
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