KR100904421B1 - Method for manufacturing semiconductor memory device - Google Patents

Abstract

셀 트랜지스터의 문턱 전압을 안정화시킬 수 있는 반도체 메모리 소자의 제조방법을 개시한다. 개시된 본 발명은, 반도체 기판상에 소자 분리막을 형성하여 액티브 영역을 한정하는 단계, 상기 반도체 기판 전면에 제 1 도전형의 제 1 채널 조절 이온을 주입하는 단계, 상기 액티브 영역의 드레인 예정 영역의 양 가장자리에 제 1 도전형의 제 2 채널 조절 이온을 주입하는 단계, 상기 반도체 기판의 소정 부분에 워드 라인을 형성하는 단계, 및 상기 워드 라인 양측의 액티브 영역에 제 2 도전형의 소오스, 드레인 영역을 형성하는 단계를 포함한다.
A method of manufacturing a semiconductor memory device capable of stabilizing a threshold voltage of a cell transistor is disclosed. The present invention discloses a method for fabricating a semiconductor device, comprising: forming an isolation layer on a semiconductor substrate to define an active region; implanting a first channel-regulated ion of a first conductivity type on the entire surface of the semiconductor substrate; Implanting a second channel-regulating ion of a first conductivity type at an edge, forming a word line at a predetermined portion of the semiconductor substrate, and forming a source and drain region of a second conductivity type in the active region on both sides of the word line .

단채널 현상, 문턱 전압Short channel phenomenon, threshold voltage

Description

반도체 메모리 소자의 제조방법{Method for manufacturing semiconductor memory device} [0001] The present invention relates to a method of manufacturing a semiconductor memory device,             

도 1a 내지 도 1c는 본 발명의 일실시예에 따른 반도체 메모리 소자의 제조방법을 나타낸 단면도.1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor memory device according to an embodiment of the present invention.

도 2는 본 발명의 셀 트랜지스터의 도핑 프로파일을 나타낸 그래프.
2 is a graph showing a doping profile of a cell transistor of the present invention.

* 도면의 주요 부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS

10 : 반도체 기판 20 : 소자 분리막10: semiconductor substrate 20: element isolation film

30 : 제 1 채널 조절 이온 40 : 포토레지스트 패턴30: first channel control ion 40: photoresist pattern

50 : 제 2 채널 조절 이온 60 : 워드 라인50: second channel conditioning ion 60: word line

70a, 70b : 소오스 드레인 영역
70a, 70b: source drain region

본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 보다 구체적으로 는, 단채널 마진(margin) 및 펀치 스루(punch through) 마진을 확보하여 메모리 셀 트랜지스터의 문턱 전압을 안정화시킬 수 있는 반도체 메모리 소자의 제조방법에 관한 것이다.More particularly, the present invention relates to a semiconductor memory device capable of stabilizing a threshold voltage of a memory cell transistor by securing a short channel margin and a punch through margin, And a manufacturing method thereof.

일반적으로 집적도가 증가함에 따라, 모스 트랜지스터의 채널 길이 역시 이에 비례하여 증대되고 있다. 이러한 채널 길이의 단축으로 핫캐리어 효과 및 펀치스루와 같은 현상(이하 단채널 현상)이 발생되어, 소자 특성을 열화시키고 있다.Generally, as the degree of integration increases, the channel length of the MOS transistor also increases proportionally. Shortening of the channel length causes a phenomenon such as a hot carrier effect and a punch through (hereinafter referred to as a short channel phenomenon), which deteriorates device characteristics.

종래에는 이러한 단채널 현상을 방지하기 위하여 채널 영역에 펀치 스루 방지용 불순물을 주입하고 있다. Conventionally, in order to prevent such a short channel phenomenon, impurities for preventing punchthrough are injected into the channel region.

그러나, 디램과 같은 메모리 소자의 셀 트랜지스터는 리프레쉬 특성의 열화등의 이유로, 상기한 펀치 스루 방지용 불순물 이온 주입 공정이 배제되고 있다.However, for the cell transistor of the memory element such as DRAM, the above-described impurity ion implantation process for preventing punchthrough has been excluded because of deterioration of the refresh characteristic.

이로 인하여, 셀 트랜지스터의 포화 문턱(Vtsat) 전압 동요가 크고, 문턱 전압을 조절하기 어렵다.
As a result, the saturation threshold (Vtsat) voltage fluctuation of the cell transistor is large, and it is difficult to control the threshold voltage.

따라서, 본 발명의 목적은 셀 트랜지스터의 문턱 전압을 안정화시킬 수 있는 반도체 메모리 소자의 제조방법을 제공하는 것이다.
Therefore, an object of the present invention is to provide a method of manufacturing a semiconductor memory device capable of stabilizing a threshold voltage of a cell transistor.

상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 반도체 기판상에 소자 분리막을 형성하여 액티브 영역을 한정하는 단계, 상기 반도체 기판 전면에 제 1 도전형의 제 1 채널 조절 이온을 주입하는 단계, 상기 액티브 영역의 드레인 예정 영역의 양 가장자리에 제 1 도전형의 제 2 채널 조절 이온을 주입하는 단계, 상기 반도체 기판의 소정 부분에 워드 라인을 형성하는 단계, 및 상기 워드 라인 양측의 액티브 영역에 제 2 도전형의 소오스, 드레인 영역을 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, including: forming an isolation layer on a semiconductor substrate to define an active region; implanting a first channel- Implanting a second channel-regulating ion of a first conductivity type into both edges of a predetermined region of the drain of the active region; forming a word line in a predetermined portion of the semiconductor substrate; And forming source and drain regions of the second conductivity type.

상기 제 2 채널 조절 이온을 주입하는 단계는, 상기 반도체 기판상에 드레인 예정 영역이 노출되도록 마스크 패턴을 형성하는 단계, 및 상기 제 2 채널 조절 이온을 틸트 이온 주입하는 단계를 포함한다. 상기 제 1 도전형은 P형이고, 제 2 도전형은 N형일 수 있으며, 이러한 경우, 상기 제 1 및 제 2 채널 주입 이온은 B 또는 BF₂일 수 있다. The step of implanting the second channel conditioning ions may include forming a mask pattern to expose a predetermined drain region on the semiconductor substrate, and tilt ion implanting the second channel conditioning ions. The first conductivity type may be P-type and the second conductivity type may be N-type. In this case, the first and second channel implant ions may be B or BF ₂ .

본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질 것이다.Other objects and novel features thereof, together with objects of the invention, will be apparent from the description of the specification and the accompanying drawings.

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 첨부한 도면 도 1a 내지 도 1c는 본 발명의 일실시예에 따른 반도체 메모리 소자의 제조방법을 나타낸 단면도이고, 도 2는 본 발명의 셀 트랜지스터의 도핑 프로파일을 나타낸 그래프이다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will now be described with reference to the accompanying drawings. FIGS. 1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor memory device according to an embodiment of the present invention, and FIG. 2 is a graph illustrating a doping profile of a cell transistor of the present invention.

도 1a를 참조하여, 반도체 기판(10)의 소정 부분에 소자 분리막(20)을 공지의 STI(shallow trench isolation) 방식으로 형성하여, 액티브 영역(A)을 한정한다. 본 도면에서는 반도체 메모리 소자의 셀 영역만을 나타낸다. 그후, 반도체 기 판(10)의 전면에 제 1 채널 조절 이온(30)을 주입한다. 이때, 제 1 채널 조절 이온(30)으로는 3족 불순물, 예를 들어, B, BF₂ 이온이 주입될 수 있다.1A, an element isolation film 20 is formed on a predetermined portion of a semiconductor substrate 10 by a known STI (shallow trench isolation) method to define an active region A. As shown in FIG. This figure shows only the cell region of the semiconductor memory element. Thereafter, the first channel regulating ions 30 are implanted into the front surface of the semiconductor substrate 10. At this time, Group III impurities such as B and BF ₂ ions may be implanted into the first channel conditioning ions 30. [

그 다음, 도 1b에 도시된 바와 같이, 제 1 채널 조절 이온(30)이 주입된 반도체 기판(10) 상부에 드레인 예정 영역이 노출되도록 포토레지스트 패턴(40)을 형성한다. 그후, 제 2 채널 조절 이온(50)을 틸트(tilt)이온 주입하여, 제 2 채널 조절 이온(50)을 드레인 예정 영역 양측에 주입한다. Next, as shown in FIG. 1B, a photoresist pattern 40 is formed such that a predetermined drain region is exposed above the semiconductor substrate 10 into which the first channel control ions 30 are implanted. Thereafter, the second channel conditioning ions 50 are tilted by ion implantation, and the second channel conditioning ions 50 are implanted into both sides of the predetermined drain region.

그후, 도 1c에 도시된 바와 같이, 포토레지스트 패턴(40)을 제거한다. 이어서, 반도체 기판(10)상에 워드 라인(60)을 형성한다. 이때, 워드 라인(60)은 하나의 액티브 영역(A)에 두개의 라인이 배치되도록 형성된다. 또한, 워드 라인(60)은 게이트 산화막(62), 도전층(64), 하드 마스크막(66) 및 스페이서(66)를 포함한다. 이때, 도전층(64)은 도핑된 폴리실리콘막 또는 도핑된 폴리실리콘막/실리사이드막으로 형성할 수 있다. 그후, 워드 라인(60) 사이의 액티브 영역에 5족의 불순물을 주입하여, 소오스, 드레인 영역(70a,70b)을 형성한다.Then, as shown in FIG. 1C, the photoresist pattern 40 is removed. Subsequently, a word line 60 is formed on the semiconductor substrate 10. At this time, the word line 60 is formed so that two lines are arranged in one active area A. The word line 60 also includes a gate oxide film 62, a conductive layer 64, a hard mask film 66 and a spacer 66. At this time, the conductive layer 64 may be formed of a doped polysilicon film or a doped polysilicon film / silicide film. Thereafter, Group 5 impurities are implanted into the active region between the word lines 60 to form the source and drain regions 70a and 70b.

이때, 드레인 영역(70b)의 양 가장자리에는 제 2 채널 조절 이온(50)이 주입되어 있어, 단채널 현상을 완화시킨다. 또한, 소오스 영역(70a)에는 제 2 채널 조절 이온(50)이 주입되어 있지 않으므로, 리프레쉬 특성에 문제가 되지 않는다. At this time, the second channel control ions 50 are implanted into both edges of the drain region 70b, thereby mitigating the short channel phenomenon. In addition, since the second channel conditioning ions 50 are not implanted into the source region 70a, there is no problem in the refresh characteristics.

도 2는 도 1c의 a-a'선을 따라 나타난 셀 트랜지스터의 도핑 프로 파일을 나타낸 그래프이다. 도 2에 의하면, 소오스 및 드레인 영역(70a,70b)쪽에서는 5족의 불순물 농도가 높게 분포되고, 드레인 영역(70a)의 일측에는 3족의 불순물 분포 높 게 나타난다.2 is a graph showing a doping profile of a cell transistor along a line a-a 'in FIG. 1C. According to Fig. 2, impurity concentrations of Group 5 are distributed at higher levels on the source and drain regions 70a and 70b, and impurities of Group 3 are more highly distributed on one side of the drain region 70a.

이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 셀 트랜지스터의 드레인 영역 일측에 펀치 스루를 제어하는 채널 조절 이온을 선택적으로 주입한다. 이에따라, 셀 트랜지스터의 단채널 현상을 방지하는 한편, 리프레쉬 특성에 영향을 주지않는다.As described in detail above, according to the present invention, channel control ions for controlling punch through are selectively injected into one side of the drain region of the cell transistor. Thus, the short channel phenomenon of the cell transistor is prevented, and the refresh characteristic is not affected.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but many variations and modifications may be made by those skilled in the art .

전술한 본 발명은 셀 트랜지스터의 문턱 전압을 안정화시킬 수 있으며, 이로 인하여 반도체 메모리 소자의 전기적 특성 및 신뢰도를 개선하는 효과를 기대할 수 있다.The present invention can stabilize the threshold voltage of the cell transistor, thereby improving the electrical characteristics and reliability of the semiconductor memory device.

Claims (4)

반도체 기판상에 소자 분리막을 형성하여 액티브 영역을 한정하는 단계;Forming an element isolation film on the semiconductor substrate to define an active region; 상기 반도체 기판 전면에 제 1 도전형의 제 1 채널 조절 이온을 주입하는 단계;Implanting a first channel control ion of a first conductivity type into the entire surface of the semiconductor substrate; 상기 액티브 영역의 드레인 예정영역 양측 가장자리에 제 1 도전형의 제 2 채널 조절 이온을 주입하는 단계;Implanting a second channel-regulating ion of a first conductivity type into both edges of the drain region of the active region; 상기 반도체 기판의 소정 부분에 워드 라인을 형성하는 단계; 및Forming a word line on a predetermined portion of the semiconductor substrate; And 상기 워드 라인 양측의 상기 액티브 영역에 제 2 도전형 불순물을 주입하여 소오스, 드레인 영역을 형성하는 단계Implanting second conductive impurities into the active regions on both sides of the word line to form source and drain regions 를 포함하는 반도체 메모리 소자의 제조방법.And forming a gate insulating film on the semiconductor substrate. 제 1 항에 있어서, The method according to claim 1, 상기 제 2 채널 조절 이온을 주입하는 단계는, The step of implanting the second channel- 상기 반도체 기판상에 드레인 예정 영역이 노출되도록 포토레지스트 패턴을 형성하는 단계; 및Forming a photoresist pattern such that a predetermined drain region is exposed on the semiconductor substrate; And 상기 제 2 채널 조절 이온을 틸트 이온 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.And tilt-ion-implanting the second channel-controlling ions. 제 1 항 또는 제 2 항에 있어서, 3. The method according to claim 1 or 2, 상기 제 1 도전형은 P형이고, 제 2 도전형은 N형인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.Wherein the first conductivity type is P type and the second conductivity type is N type. 제 3 항에 있어서, The method of claim 3, 상기 제 1 및 제 2 채널 주입 이온은 B 또는 BF₂인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.Wherein the first channel implanting ions and the second channel implanting ions are B or BF ₂ .

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