KR100903467B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 문턱 전압값을 유지하고 출력 저항값을 증가시키기 위해 비대칭 포켓(asymmetry pocket)을 형성하면서도 소자 설계시 드레인 영역의 방향 설계에 제약이 없고, 더미 게이트 및 그 상부의 포토 레지스트를 이용함으로써 정밀도를 높일 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
이를 위해 본 발명의 반도체 소자는 기판, 기판의 상부에 형성된 게이트, 게이트의 하부 일측에 대응하여 상기 기판에 형성되는 포켓 소스 영역, 포켓 소스 영역에 연장되어 형성되는 소스 영역, 게이트의 하부 타측에 대응하여 기판에 형성되는 드레인 영역 및 드레인 영역의 가장자리에 형성된 더미 게이트를 포함하여 형성된다.
문턱 전압, 출력 저항, 비대칭 포켓 주입법, asymmetry pocket implantation, 게이트 도전층, gate conduntor layer, 더미 게이트, dummy gate
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 비대칭 포켓 주입(asymmetry pocket implantation)을 하는 반도체 소자에 있어서 소자 설계시 제약이 없고, 더미 게이트 및 그 상부의 포토 레지스트를 이용함으로써 정밀도를 높일 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근의 CMOS 기술은 소형화 추세에 있으며, 게이트 길이(gate length)는 점점 감소하고 있다. 그런데 게이트 길이가 감소하면, 그 하부에 위치하는 채널 영역의 길이도 감소하게 되므로 소스와 드레인의 공핍 영역(depletion layer)이 맞닿게 된다. 그 결과 트랜지스터가 전류의 제어를 할 수 없게 되므로 스위치로서의 기능을 할 수 없게 되는 단채널 효과(Short Channel Effect, SCE)가 발생하게 된다. 또한, 제품의 소형화 추세에 따라 트랜지스터에 인가되는 전압값이 작아지게 되고, 드레인 전압의 감소로 인해 전류의 장벽이 낮아지게 되는 드레인 유발 장벽 저하(Drain Induced Barrier Lowering, DIBL) 현상이 발생하게 된다. 따라서, 이러한 단채널 효과(SCE) 및 드레인 유발 장벽 저하(DIBL) 현상에 의해 트랜지스터의 문턱 전압(Threshould Voltage)이 작아지게 되는 문제가 있다.
또한, 최근 이러한 문턱 전압 감소 현상을 방지하기 위해 할로 주입법(Halo Implantation)이 이용되고 있다. 즉, 소스 드레인의 인근 영역을 국부적으로 도핑하여 포켓(pocket)이 형성되면, 공핍 영역의 폭(depletion width)이 줄어들게 되어 문턱 전압 감소를 방지할 수 있다.
그런데 할로 주입법을 사용하는 경우, 소형화된 트랜지스터일수록 도핑되는 불순물의 양이 많아지게 된다(high dose). 또한, 이로 인해 트랜지스터의 출력 전압값(Rout)이 작아지게 된다. SOC(system on chip) 추세에 따라 디지털/아날로그 소자가 함께 집적되고 있고, 아날로그 소자의 경우 이를 구성하는 증폭기는 직류 전압 이득(DC gain)이 중요하다. 그런데 할로 주입에 의해 트랜지스터의 출력 저항값(Rout)이 감소되면 결국 직류 전압 이득이 줄어들게 되는 문제가 있다.
결국, 트랜지스터의 문턱 전압을 유지하면서 출력 저항값을 증가시키는 것이필요하며, 이에 따라 비대칭 포켓 주입법(Asymmetry Pocket implatation)이 제안되고 있다. 이 방법은 소스 영역에는 불순물을 도핑하여 포켓을 형성하는 반면, 드레인 영역에는 불순물 주입을 막아서 포켓을 형성하지 않는다는 것이다. 이것은 소스에 인가되는 전압이 드레인에 인가되는 전압보다 낮으므로 소스의 공핍 영역에 의한 효과가 더 크기 때문이다.
그리고 이러한 비대칭 포켓 주입법을 실시하는 경우 불순물을 웨이퍼에 대해 경사지도록 입사시키는 것이 효율적임이 알려져 있다. 또한, 이를 위해 웨이퍼의 상면에서 네 방향 중 드레인 방향에서만 입사를 하지 않는 방법, 웨이퍼에 포토 레지스트를 형성하고 이 포토 레지스트로 드레인 방향의 불순물을 막는 방법의 두 가지 방법이 제안되었다.
그러나, 첫 번째 방법은 드레인 방향을 한 방향으로 정렬해야 하므로 소자의 설계에 제약 조건이 되는 문제점이 있다. 그리고 두 번째 방법은 포토 레지스트를 형성할 때 이용되는 마스크는 정밀도가 낮기 때문에 포켓을 형성하기 위한 선택도가 낮아지는 문제가 있다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 비대칭 포켓 주입(asymmetry pocket implantation)을 하는 반도체 소자에 있어서 네 방향의 불순물 주입을 모두 사용함으로써 소자 설계시 드레인 영역의 설계에 제한이 없는 반도체 소자 및 그 제조 방법을 제공함에 있다.
또한, 본 발명의 다른 목적은 추가 포토 레지스트 마스크가 필요없고 정밀한 구조인 더미 게이트 및 그 상부의 포토 레지스트를 이용함으로써 높은 정밀도를 갖는 반도체 소자 및 그 제조 방법을 제공함에 있다.
상기한 목적을 달성하기 위해 본 발명에 따른 반도체 소자는 기판, 기판의 상부에 형성된 게이트, 게이트의 하부 일측에 대응하여 상기 기판에 형성되는 포켓 소스 영역, 포켓 소스 영역에 연장되어 형성되는 소스 영역, 게이트의 하부 타측에 대응하여 기판에 형성되는 드레인 영역 및 드레인 영역의 가장자리에 형성된 더미 게이트를 포함할 수 있다.
여기서, 더미 게이트는 게이트와 동일한 높이로 형성되고, 드레인 영역에는 포켓이 형성되지 않을 수 있다.
또한, 상기한 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 제조 방법은 기판을 구비하는 기판 구비 단계, 기판에 게이트 물질을 도포하는 게이트 물 질 도포 단계, 게이트 물질의 상부에 포토 레지스트를 도포하는 포토 레지스트 도포 단계, 포토 레지스트를 패턴하는 포토 레지스트 패턴 단계, 게이트 물질을 식각하여 게이트 및 더미 게이트를 형성하는 게이트 및 더미 게이트 형성 단계, 더미 게이트에 경사지게 불순물을 입사하여 포켓 소스 영역을 형성하는 포켓 소스 영역 형성 단계 및 포토 레지스트를 제거하는 포토 레지스트 제거 단계를 포함할 수 있다.
그리고 포토 레지스트는 더미 게이트 상부에 위치하여 불순물이 드레인 영역으로 입사되는 것을 막을 수 있다.
또한, 포토 레지스트 제거 단계 이후에는 불순물을 도핑하여 소스 영역 및 드레인 영역이 형성되는 소스 영역 및 드레인 영역 형성 단계가 더 이루어질 수 있다.
상기와 같이 하여 본 발명에 의한 반도체 소자는 문턱 전압값을 유지하고 출력 저항값을 증가시키면서도 소자 설계시 드레인 방향에 제약을 받지 않을 수 있다.
또한, 상기와 같이 하여 본 발명에 의한 반도체 소자는 더미 게이트 및 그 상부의 포토 레지스트를 이용하여 정밀도를 높일 수 있다.
본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 도시한 것이다. 이하에서는 반도체 소자 중에서 MOSFET의 NMOS를 기준으로 설명하도록 한다. 다만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자에게 PMOS 기타 다른 반도체 소자에도 같은 원리가 적용될 수 있는 것은 자명한 바, 본 발명의 내용을 NMOS에 한정하는 것은 아니다.
도 1에서 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 소자는 기판(100), STI(110), 게이트 절연막(210,220), 게이트(310), 더미 게이트(320), 포켓 소스 영역(400), 소스 영역(500) 및 드레인 영역(600)을 포함할 수 있다.
상기 기판(100)은 1/30" 정도의 두께를 갖는 얇은 판형이며, 반도체 소자가 형성되기 위한 기본을 제공한다. 상기 기판(100)은 실리콘 또는 게르마늄을 이용하여 형성될 수 있으나, 실리콘을 이용하는 것이 일반적이다.
상기 STI(Shallow Trench Isolation, 110)는 반도체 소자를 포함한 반도체 소자 상호 간에 구별될 수 있도록 경계를 나누는 역할을 한다. 상기 STI(110)는 기판(110)의 상면에 일정한 깊이의 트렌치(trench)를 형성하고 그 트렌치에 산화막을 형성함으로써 구성된다.
상기 게이트 절연막(210,220)은 상기 기판(100)의 상부에 형성된다. 상기 게이트 절연막(210,220)은 상기 게이트(310,320)를 기판(100)으로부터 절연시킨다. 또한, 상기 게이트 절연막(210,220)은 일반적으로 실리콘 산화막(SiO2)을 이용하여 형성된다.
상기 게이트(310)는 상기 기판(100)의 상부에 형성된다. 상기 게이트(310)는 금속 배선 공정을 거친 이후 게이트 전극이 된다. 상기 게이트(310)는 폴리 실리콘 또는 금속 등으로 형성될 수 있다. 다만, 상기 게이트(310)의 재질로서 본 발명의 내용을 한정하는 것은 아니다.
상기 더미 게이트(320)는 상기 기판(100)의 상부에 형성된다. 그리고 상기 더미 게이트(320)는 상기 드레인 영역(600)의 가장 자리에 상응하여 형성되며, 상기 게이트(310)와 동일한 높이로 형성된다. 상기 더미 게이트(320)는 상기 게이트(310)의 형성 공정을 이용하여 함께 형성된다.
상기 더미 게이트(320)는 소자의 동작과 연관되지 않는다. 다만, 후술할 바와 같이 상기 더미 게이트(320)는 상기 드레인 영역(600)에 포켓이 형성되지 않도록 하기 위해서 형성된 구조이다.
상기 포켓 소스 영역(400)은 상기 기판(100)의 상면으로부터 내부 방향으로 형성된다. 또한, 상기 포켓 소스 영역(400)은 상기 게이트(310) 하부의 일부 영역에까지 침투하여 형성된다. 이것은 후술할 바와 같이 상기 포켓 소스 영역(400) 형성을 위한 불순물 입사시 게이트(310)에 경사진 각도로 입사하기 때문이다.
상기 포켓 소스 영역(400)은 상기 소스 영역(500)의 공핍층(depletion layer)을 줄여주는 역할을 한다. NMOS의 경우, 상기 포켓 소스 영역(400)은 상기 소스 영역(500)이 형성되기 전에 미리 3족 불순물(예를 들면 붕소)을 도핑함으로써 형성된다. 즉, 상기 포켓 소스 영역(400)은 N+ 우물이 형성될 영역에 미리 약한 P+도핑을 함으로써 형성된다. 결국, 상기 포켓 소스 영역(400)은 상기 게이트(310)의 하부에서 N+ 농도를 줄임으로써, 상기 기판(100)으로 확장되는 공핍 영역을 줄이게 된다.
상기 소스 영역(500)은 우물 형상이며, 상기 기판(100)의 상면에서 내부 방향으로 형성된다. 또한, 상기 소스 영역(500)은 상기 포켓 소스 영역(400)의 하부로 더 연장되어 형성된다.
상기 소스 영역(500)은 게이트(310)를 마스크로 이용하여 5족의 불순물을 주입함으로써 형성된다. 상기 포켓 소스 영역(400)은 약한 농도로 P+ 도핑되어 있기 때문에 더 높은 농도의 5족 불순물들을 도핑하면 N+ 우물 형태의 소스 영역(500)이 형성될 수 있다.
또한, 상기 포켓 소스 영역(400) 및 소스 영역(500)은 구분되는 별개의 층으로 도시되어 있으나, 실제로는 점차적으로 농도가 변하는 혼합된 층으로 형성된다. 다만, 상기 포켓 소스 영역(400)의 상기 게이트(310)의 하부에 형성된 부분으로는 상기 소스 영역(500)을 형성하기 위한 불순물이 들어갈 수 없다. 상기 포켓 소스 영역(400)을 형성할 때의 불순물은 게이트(310)에 경사지게 입사되는 반면, 소스 영역(500)을 형성할 때의 불순물은 게이트(310)의 상부에서 수직하게 입사되기 때문이다. 따라서, 게이트(310)의 하부에 형성된 포켓 소스 영역(400)은 P+ 도핑된 채로 남아있게 되어 소스 영역(500)의 공핍층을 줄이게 된다.
상기 드레인 영역(600)은 상기 기판(100)의 상면으로부터 내부 방향으로 형성되며, N+로 도핑된 우물 형상으로 형성된다. 또한, 상기 드레인 영역(600)은 상기 게이트(310)를 기준으로 소스 영역(500)의 반대측에 형성되며, 상기 기판(100)의 면적 중 상기 게이트(310)와 더미 게이트(320)의 사이에 위치한 부분에 형성된다. 따라서, 상기 드레인 영역(600)의 폭은 상기 소스 영역(500)의 폭에 비해 좁다.
상기 드레인 영역(600)은 상기 소스 영역(500)과 같은 공정에서 함께 형성되며, 불순물의 입사시에 상기 게이트(310)와 더미 게이트(320)를 마스크로 이용하여 형성된다.
또한, 상기 드레인 영역(600)은 게이트(310) 및 더미 게이트(320)의 하부 일영역까지 확장된 것으로 도시되어 있으나, 이것은 불순물의 확산 과정에서 수평 확 산을 고려한 것에 불과하며, 실제적으로는 도시된 바와 같은 비율로 확장되지는 않는다.
상기와 같이 본 발명의 실시예에 따른 반도체 소자는 P+로 도핑된 포켓 소스 영역(400)이 게이트(310)의 하부에 형성되어 있다. 따라서 상기 소스 영역(500)의 공핍 영역이 게이트(310)의 하부쪽으로 확장되는 것이 제한된다. 따라서, 본 발명의 일실시예에 따른 반도체 소자는 문턱 전압을 일정한 값으로 유지할 수 있다. 또한, 소스 영역과 드레인 영역 모두에 포켓을 형성했던 기존에 비하여, 소스 영역(500)에만 포켓 소스 영역(400)을 형성하였으므로 출력 전압이 증가될 수 있다.
이하에서는 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대하여 설명하도록 한다.
도 2 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 2를 참조하면, 우선 STI(110)를 구비한 기판(100)의 상부에 실리콘 산화막(21)이 형성된다. 상기 실리콘 산화막(21)을 형성하는 방법으로는 건식 산화법과 습식 산화법을 이용할 수 있다.
도 3을 참조하면, 이후 상기 실리콘 산화막(21)의 상부에 게이트 물질층(31) 및 포토 레지스트층(32)이 순차적으로 형성된다. 상기 게이트 물질층(31)은 이후 게이트(310) 및 더미 게이트(320)를 형성하는 부분이다. 따라서, 상기 게이트 물질층(31)은 상기 게이트(310)의 재질과 동일한 폴리 실리콘 또는 금속으로 형성될 수 있다. 또한, 상기 포토 레지스트층(32)을 구성하는 포토 레지스트는 양감광제 (positive photoresist) 또는 음감광제(negative photoresist)일 수 있다.
도 4를 참조하면, 이후 상기 포토 레지스트층(32)이 패턴된다. 상기 포토 레스트층(32)를 패턴하는 방법은 마스크를 이용하여 빛을 부분적으로 입사하고, 현상(developing) 공정을 수행함으로써 이루어진다. 상기 단계를 거쳐서 상기 포토 레지스트층(32)이 패턴되면, 이후 게이트(310) 및 더미 게이트(320)가 형성될 영역에 각각 게이트 포토 레지스트(41) 및 더미 게이트 포토 레지스트(42)가 형성된다. 그리고, 이후 상기 게이트 포토 레지스트(41) 및 더미 게이트 포토 레지스트(42)를 경화하는 하드 베이킹(hard baking) 공정이 이루어진다.
도 5를 참조하면, 게이트(310) 및 더미 게이트(320)를 형성하기 위한 에칭 공정이 이루어진다. 상기 에칭의 방법으로는 건식 에칭과 습식 에칭이 모두 가능하지만, 습식 에칭은 등방성 에칭이기 때문에 비등방성 에칭인 건식 에칭이 주로 사용된다. 다만, 상기 방법으로 본 발명의 내용을 한정하는 것은 아니다.
도 6을 참조하면, 상기 기판(100)의 상부에 불순물을 입사하는 공정이 이루어진다. 상기 불순물을 입사하는 공정은 포켓 소스 영역(400)을 형성하기 위한 공 정이다. 상기 불순물은 NMOS의 경우 붕소를 포함한 3족 물질일 수 있다.
상기 불순물의 입사는 기판(100)의 상면에 이루어지며, 서로 간에 90°를 이루는 네 방향에서 이루어진다. 또한 불순물은 기판의 수직 방향을 기준으로 경사를 이루면서 이루어지는데, 이것은 상기 게이트(310)의 하부에도 불순물을 주입하기 위함이다. 따라서 도면의 왼쪽으로부터 불순물이 입사되어 상기 포켓 소스 영역(400)이 형성될 수 있다.
또한, 도 6에는 상기 불순물이 입사되는 네 방향 중에서, 도면의 오른편 방향으로부터의 입사만을 도시하였다. 즉, 도 6에는 상기 불순물이 더미 게이트(320) 및 더미 게이트 포토 레지스트(42)가 형성된 방향에서 입사되는 것만을 도시하였다. 불순물이 상기 방향에서 입사되면, 상기 더미 게이트(320)와 더미 게이트 포토 레지스트(42)가 불순물의 입사를 막는 장벽(barrier)을 형성하게 된다. 따라서 상기 게이트(310)를 기준으로 볼 때, 포켓 소스 영역(400)의 반대편에는 불순물이 주입될 수 없다.
결국, 상기 더미 게이트(320) 및 더미 게이트 포토 레지스트(42)의 장벽이 형성됨으로 인해, 소스 영역이 형성될 부분에는 포켓 소스 영역(400)이 형성되는 반면, 드레인 영역(600)이 형성될 부분에는 포켓이 형성되지 않는다. 또한, 게이트(310) 및 더미 게이트(320)를 형성하는데 이용되는 마스크는 모든 공정 중에서 가장 높은 정밀도를 갖는다. 따라서, 더미 게이트(320) 및 그 상부의 더미 게이트 포토 레지스트(42)는 높은 정밀도를 갖고 형성된 구조이며, 이를 불순물의 장벽으로 이용하여 포켓을 형성하는 본 공정은 종래의 기술에 비해 높은 정밀도를 가질 수 있다.
도 7을 참조하면, 이후 게이트 포토 레지스트(41) 및 더미 게이트 포토 레지스트(42)가 제거되고, 상기 기판(100)의 상면에서 내부 방향으로 소스 영역(500) 및 드레인 영역(600)이 형성되는 단계가 이루어진다. 즉, 상기 기판(100)과 수직한 방향에서 5족의 불순물이 주입되어 N+ 우물인 소스 영역(500) 및 드레인 영역(600)이 형성된다. 불순물이 입사되는 경우, 상기 게이트(310) 및 더미 게이트(320)가 마스크로서 이용될 수 있다. 또한, 별도로 도시하지는 않았지만, 이후에는 산화막을 형성하고, 컨택홀 및 비아홀을 형성하고, 금속 배선을 형성하는 일련의 공정이 더 이루어진다.
상기와 같이 하여 본 발명의 실시예에 따른 반도체 소자가 제조될 수 있다. 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 포켓을 형성하기 위한 불순물의 입사시에 네 방향을 모두 이용하므로 드레인 영역(600)이 한 방향으로 정렬될 필요가 없어서 소자 설계의 제한이 없다. 또한, 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 높은 정밀도를 갖는 구조인 더미 게이트(320) 및 더미 게이트 포토 레지스트(42)를 불순물의 장벽으로 이용함으로써 드레인 영역(600)에 포켓이 형성되지 않도록 정밀하게 제어할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 2 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100; 기판 110; STI
210,220; 게이트 절연막 310; 게이트
320; 더미 게이트 400; 포켓 소스 영역
500; 소스 영역 600; 드레인 영역
Claims (5)
- 삭제
- 삭제
- 기판을 구비하는 기판 구비 단계;상기 기판의 상부에 게이트 물질층을 도포하고, 상기 게이트 물질층의 상부에 포토 레지스트층을 도포하는 게이트 물질층 및 포토 레지스트층 형성 단계;상기 포토 레지스트층을 패턴하여 게이트 포토 레지스트 및 더미 게이트 포토 레지스트를 형성하는 포토 레지스트층 패턴 단계;상기 게이트 물질층을 식각하여 게이트 및 더미 게이트를 형성하는 게이트 및 더미 게이트 형성 단계;상기 더미 게이트에 경사지게 불순물을 입사하여 포켓 소스 영역을 형성하는 포켓 소스 영역 형성 단계; 및상기 게이트 포토 레지스트 및 더미 게이트 포토 레지스트를 제거하는 포토 레지스트 제거 단계를 포함하고,상기 포토 레지스트층 패턴 단계는 상기 더미 게이트 포토 레지스트가 상기 더미 게이트의 상부에 위치하여 상기 불순물이 드레인 영역으로 입사되는 것을 막도록 하는 것는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 삭제
- 제 3항에 있어서,상기 포토 레지스트 제거 단계 이후에는 불순물을 도핑하여 소스 영역 및 드레인 영역이 형성되는 소스 영역 및 드레인 영역 형성 단계가 더 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR1020070085354A KR100903467B1 (ko) | 2007-08-24 | 2007-08-24 | 반도체 소자 및 그 제조 방법 |
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Citations (3)
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|---|---|---|---|---|
| JPH08130193A (ja) * | 1994-10-31 | 1996-05-21 | Sony Corp | 半導体装置の製造方法 |
| KR20000061227A (ko) * | 1999-03-24 | 2000-10-16 | 김영환 | 반도체소자 및 그의 제조방법 |
| KR100272529B1 (ko) * | 1998-11-05 | 2000-12-01 | 김영환 | 반도체 소자 및 그 제조방법 |
-
2007
- 2007-08-24 KR KR1020070085354A patent/KR100903467B1/ko not_active IP Right Cessation
Patent Citations (3)
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