KR100903467B1 - A semiconductor device and the fabricating method thereof - Google Patents

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Abstract

본 발명은 문턱 전압값을 유지하고 출력 저항값을 증가시키기 위해 비대칭 포켓(asymmetry pocket)을 형성하면서도 소자 설계시 드레인 영역의 방향 설계에 제약이 없고, 더미 게이트 및 그 상부의 포토 레지스트를 이용함으로써 정밀도를 높일 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.The present invention forms an asymmetry pocket to maintain the threshold voltage value and increases the output resistance value, but there is no restriction in the direction design of the drain region when designing the device, and by using the dummy gate and the photoresist thereon, It relates to a semiconductor device and a method of manufacturing the same that can be increased.

이를 위해 본 발명의 반도체 소자는 기판, 기판의 상부에 형성된 게이트, 게이트의 하부 일측에 대응하여 상기 기판에 형성되는 포켓 소스 영역, 포켓 소스 영역에 연장되어 형성되는 소스 영역, 게이트의 하부 타측에 대응하여 기판에 형성되는 드레인 영역 및 드레인 영역의 가장자리에 형성된 더미 게이트를 포함하여 형성된다.To this end, the semiconductor device of the present invention corresponds to a substrate, a gate formed on an upper portion of the substrate, a pocket source region formed on the substrate in correspondence with a lower side of the gate, a source region extending in the pocket source region, and a lower side of the gate. And a dummy gate formed at an edge of the drain region and the drain region formed on the substrate.

문턱 전압, 출력 저항, 비대칭 포켓 주입법, asymmetry pocket implantation, 게이트 도전층, gate conduntor layer, 더미 게이트, dummy gate Threshold voltage, output resistance, asymmetric pocket implantation, asymmetry pocket implantation, gate conductive layer, gate conduntor layer, dummy gate, dummy gate

Description

반도체 소자 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND THE FABRICATING METHOD THEREOF}A SEMICONDUCTOR DEVICE AND THE FABRICATING METHOD THEREOF

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 비대칭 포켓 주입(asymmetry pocket implantation)을 하는 반도체 소자에 있어서 소자 설계시 제약이 없고, 더미 게이트 및 그 상부의 포토 레지스트를 이용함으로써 정밀도를 높일 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same. More specifically, there is no limitation in designing a device in a semiconductor device with asymmetry pocket implantation. It relates to a semiconductor device and a method of manufacturing the same that can be increased.

최근의 CMOS 기술은 소형화 추세에 있으며, 게이트 길이(gate length)는 점점 감소하고 있다. 그런데 게이트 길이가 감소하면, 그 하부에 위치하는 채널 영역의 길이도 감소하게 되므로 소스와 드레인의 공핍 영역(depletion layer)이 맞닿게 된다. 그 결과 트랜지스터가 전류의 제어를 할 수 없게 되므로 스위치로서의 기능을 할 수 없게 되는 단채널 효과(Short Channel Effect, SCE)가 발생하게 된다. 또한, 제품의 소형화 추세에 따라 트랜지스터에 인가되는 전압값이 작아지게 되고, 드레인 전압의 감소로 인해 전류의 장벽이 낮아지게 되는 드레인 유발 장벽 저하(Drain Induced Barrier Lowering, DIBL) 현상이 발생하게 된다. 따라서, 이러한 단채널 효과(SCE) 및 드레인 유발 장벽 저하(DIBL) 현상에 의해 트랜지스터의 문턱 전압(Threshould Voltage)이 작아지게 되는 문제가 있다.Recent CMOS technology is becoming smaller, and gate length is decreasing. However, when the gate length decreases, the length of the channel region positioned below the same decreases, so that the depletion layer of the source and drain contacts. As a result, since the transistor cannot control the current, a short channel effect (SCE) that does not function as a switch occurs. In addition, according to the miniaturization trend of the product, the voltage value applied to the transistor becomes small, and the drain induced barrier lowering (DIBL) phenomenon, in which the barrier of current is lowered due to the reduction of the drain voltage, occurs. Therefore, there is a problem in that the threshold voltage of the transistor is reduced due to the short channel effect SCE and the drain induced barrier degradation DIBL.

또한, 최근 이러한 문턱 전압 감소 현상을 방지하기 위해 할로 주입법(Halo Implantation)이 이용되고 있다. 즉, 소스 드레인의 인근 영역을 국부적으로 도핑하여 포켓(pocket)이 형성되면, 공핍 영역의 폭(depletion width)이 줄어들게 되어 문턱 전압 감소를 방지할 수 있다.In addition, halo implantation has been recently used to prevent such threshold voltage reduction. That is, when a pocket is formed by locally doping a nearby region of the source drain, the depletion width of the depletion region is reduced to prevent the threshold voltage from being reduced.

그런데 할로 주입법을 사용하는 경우, 소형화된 트랜지스터일수록 도핑되는 불순물의 양이 많아지게 된다(high dose). 또한, 이로 인해 트랜지스터의 출력 전압값(Rout)이 작아지게 된다. SOC(system on chip) 추세에 따라 디지털/아날로그 소자가 함께 집적되고 있고, 아날로그 소자의 경우 이를 구성하는 증폭기는 직류 전압 이득(DC gain)이 중요하다. 그런데 할로 주입에 의해 트랜지스터의 출력 저항값(Rout)이 감소되면 결국 직류 전압 이득이 줄어들게 되는 문제가 있다.However, when the halo implantation method is used, the smaller the transistor, the greater the amount of impurities doped (high dose). In addition, this causes the output voltage value Rout of the transistor to be small. With the trend of system on chip (SOC), digital / analog devices are being integrated together, and in the case of analog devices, DC voltage gain is important for the amplifier constituting it. However, when the output resistance value Rout of the transistor is reduced by halo injection, the DC voltage gain may eventually decrease.

결국, 트랜지스터의 문턱 전압을 유지하면서 출력 저항값을 증가시키는 것이필요하며, 이에 따라 비대칭 포켓 주입법(Asymmetry Pocket implatation)이 제안되고 있다. 이 방법은 소스 영역에는 불순물을 도핑하여 포켓을 형성하는 반면, 드레인 영역에는 불순물 주입을 막아서 포켓을 형성하지 않는다는 것이다. 이것은 소스에 인가되는 전압이 드레인에 인가되는 전압보다 낮으므로 소스의 공핍 영역에 의한 효과가 더 크기 때문이다.As a result, it is necessary to increase the output resistance while maintaining the threshold voltage of the transistor. Accordingly, an asymmetry pocket implatation method has been proposed. In this method, pockets are formed by doping impurities in the source region, while forming pockets by preventing impurity implantation in the drain region. This is because the voltage applied to the source is lower than the voltage applied to the drain, so the effect by the depletion region of the source is greater.

그리고 이러한 비대칭 포켓 주입법을 실시하는 경우 불순물을 웨이퍼에 대해 경사지도록 입사시키는 것이 효율적임이 알려져 있다. 또한, 이를 위해 웨이퍼의 상면에서 네 방향 중 드레인 방향에서만 입사를 하지 않는 방법, 웨이퍼에 포토 레지스트를 형성하고 이 포토 레지스트로 드레인 방향의 불순물을 막는 방법의 두 가지 방법이 제안되었다.In the case of carrying out the asymmetric pocket injection method, it is known that it is effective to inject impurities to be inclined with respect to the wafer. Also, for this purpose, two methods have been proposed: a method of not incident on only the drain direction among four directions on the upper surface of the wafer, and a method of forming a photoresist on the wafer and preventing impurities in the drain direction with the photoresist.

그러나, 첫 번째 방법은 드레인 방향을 한 방향으로 정렬해야 하므로 소자의 설계에 제약 조건이 되는 문제점이 있다. 그리고 두 번째 방법은 포토 레지스트를 형성할 때 이용되는 마스크는 정밀도가 낮기 때문에 포켓을 형성하기 위한 선택도가 낮아지는 문제가 있다.However, the first method has a problem in that it is a constraint in the design of the device because the drain direction must be aligned in one direction. In the second method, since the mask used when forming the photoresist has low precision, the selectivity for forming pockets is low.

본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 비대칭 포켓 주입(asymmetry pocket implantation)을 하는 반도체 소자에 있어서 네 방향의 불순물 주입을 모두 사용함으로써 소자 설계시 드레인 영역의 설계에 제한이 없는 반도체 소자 및 그 제조 방법을 제공함에 있다.SUMMARY OF THE INVENTION The present invention is to overcome the above-mentioned problems, and an object of the present invention is to use all four impurity implants in a semiconductor device with asymmetry pocket implantation to design a drain region when designing a device. There is provided a semiconductor device and a method of manufacturing the same without limitation.

또한, 본 발명의 다른 목적은 추가 포토 레지스트 마스크가 필요없고 정밀한 구조인 더미 게이트 및 그 상부의 포토 레지스트를 이용함으로써 높은 정밀도를 갖는 반도체 소자 및 그 제조 방법을 제공함에 있다.In addition, another object of the present invention is to provide a semiconductor device having a high precision and a method of manufacturing the same by using a dummy gate and a photoresist on top thereof, which do not require an additional photoresist mask and are a precise structure.

상기한 목적을 달성하기 위해 본 발명에 따른 반도체 소자는 기판, 기판의 상부에 형성된 게이트, 게이트의 하부 일측에 대응하여 상기 기판에 형성되는 포켓 소스 영역, 포켓 소스 영역에 연장되어 형성되는 소스 영역, 게이트의 하부 타측에 대응하여 기판에 형성되는 드레인 영역 및 드레인 영역의 가장자리에 형성된 더미 게이트를 포함할 수 있다.In order to achieve the above object, a semiconductor device according to the present invention includes a substrate, a gate formed on an upper portion of the substrate, a pocket source region formed on the substrate corresponding to a lower side of the gate, a source region extending to the pocket source region, It may include a drain region formed in the substrate and a dummy gate formed at an edge of the drain region corresponding to the other lower side of the gate.

여기서, 더미 게이트는 게이트와 동일한 높이로 형성되고, 드레인 영역에는 포켓이 형성되지 않을 수 있다.Here, the dummy gate may be formed at the same height as the gate, and no pocket may be formed in the drain region.

또한, 상기한 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 제조 방법은 기판을 구비하는 기판 구비 단계, 기판에 게이트 물질을 도포하는 게이트 물 질 도포 단계, 게이트 물질의 상부에 포토 레지스트를 도포하는 포토 레지스트 도포 단계, 포토 레지스트를 패턴하는 포토 레지스트 패턴 단계, 게이트 물질을 식각하여 게이트 및 더미 게이트를 형성하는 게이트 및 더미 게이트 형성 단계, 더미 게이트에 경사지게 불순물을 입사하여 포켓 소스 영역을 형성하는 포켓 소스 영역 형성 단계 및 포토 레지스트를 제거하는 포토 레지스트 제거 단계를 포함할 수 있다.In addition, in order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention comprises the steps of providing a substrate having a substrate, a gate material coating step of applying a gate material to the substrate, a photoresist on top of the gate material A photoresist coating step, a photoresist patterning step of patterning the photoresist, a gate and dummy gate forming step of etching the gate material to form gates and dummy gates, and a pocket source in which impurities are inclined to the dummy gate to form pocket source regions And forming a region and removing a photoresist for removing the photoresist.

그리고 포토 레지스트는 더미 게이트 상부에 위치하여 불순물이 드레인 영역으로 입사되는 것을 막을 수 있다.The photoresist may be positioned above the dummy gate to prevent impurities from entering the drain region.

또한, 포토 레지스트 제거 단계 이후에는 불순물을 도핑하여 소스 영역 및 드레인 영역이 형성되는 소스 영역 및 드레인 영역 형성 단계가 더 이루어질 수 있다.In addition, after the photoresist removing step, a source region and a drain region forming step of forming a source region and a drain region by doping impurities may be further performed.

상기와 같이 하여 본 발명에 의한 반도체 소자는 문턱 전압값을 유지하고 출력 저항값을 증가시키면서도 소자 설계시 드레인 방향에 제약을 받지 않을 수 있다.As described above, the semiconductor device according to the present invention may maintain the threshold voltage value and increase the output resistance value, but may not be restricted in the drain direction when designing the device.

또한, 상기와 같이 하여 본 발명에 의한 반도체 소자는 더미 게이트 및 그 상부의 포토 레지스트를 이용하여 정밀도를 높일 수 있다.In addition, as described above, the semiconductor device according to the present invention can increase accuracy by using a dummy gate and a photoresist thereon.

본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily practice the present invention.

도 1은 본 발명의 실시예에 따른 반도체 소자를 도시한 것이다. 이하에서는 반도체 소자 중에서 MOSFET의 NMOS를 기준으로 설명하도록 한다. 다만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자에게 PMOS 기타 다른 반도체 소자에도 같은 원리가 적용될 수 있는 것은 자명한 바, 본 발명의 내용을 NMOS에 한정하는 것은 아니다.1 illustrates a semiconductor device according to an embodiment of the present invention. Hereinafter, the semiconductor device will be described based on the NMOS of the MOSFET. However, it is obvious that the same principle can be applied to a person having ordinary knowledge in the technical field to which the present invention belongs, but the present invention is not limited to the NMOS.

도 1에서 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 소자는 기판(100), STI(110), 게이트 절연막(210,220), 게이트(310), 더미 게이트(320), 포켓 소스 영역(400), 소스 영역(500) 및 드레인 영역(600)을 포함할 수 있다.As shown in FIG. 1, a semiconductor device according to an embodiment of the present invention may include a substrate 100, an STI 110, gate insulating layers 210 and 220, a gate 310, a dummy gate 320, and a pocket source region 400. ), A source region 500, and a drain region 600.

상기 기판(100)은 1/30" 정도의 두께를 갖는 얇은 판형이며, 반도체 소자가 형성되기 위한 기본을 제공한다. 상기 기판(100)은 실리콘 또는 게르마늄을 이용하여 형성될 수 있으나, 실리콘을 이용하는 것이 일반적이다.The substrate 100 has a thin plate shape having a thickness of about 1/30 "and provides a basis for forming a semiconductor device. The substrate 100 may be formed using silicon or germanium, but may be formed of silicon. Is common.

상기 STI(Shallow Trench Isolation, 110)는 반도체 소자를 포함한 반도체 소자 상호 간에 구별될 수 있도록 경계를 나누는 역할을 한다. 상기 STI(110)는 기판(110)의 상면에 일정한 깊이의 트렌치(trench)를 형성하고 그 트렌치에 산화막을 형성함으로써 구성된다.The shallow trench isolation (STI) 110 divides a boundary so that a semiconductor device including a semiconductor device can be distinguished from each other. The STI 110 is formed by forming a trench of a predetermined depth on the upper surface of the substrate 110 and forming an oxide film in the trench.

상기 게이트 절연막(210,220)은 상기 기판(100)의 상부에 형성된다. 상기 게이트 절연막(210,220)은 상기 게이트(310,320)를 기판(100)으로부터 절연시킨다. 또한, 상기 게이트 절연막(210,220)은 일반적으로 실리콘 산화막(SiO2)을 이용하여 형성된다.The gate insulating layers 210 and 220 are formed on the substrate 100. The gate insulating layers 210 and 220 insulate the gates 310 and 320 from the substrate 100. In addition, the gate insulating layers 210 and 220 are generally formed using a silicon oxide layer (SiO 2 ).

상기 게이트(310)는 상기 기판(100)의 상부에 형성된다. 상기 게이트(310)는 금속 배선 공정을 거친 이후 게이트 전극이 된다. 상기 게이트(310)는 폴리 실리콘 또는 금속 등으로 형성될 수 있다. 다만, 상기 게이트(310)의 재질로서 본 발명의 내용을 한정하는 것은 아니다.The gate 310 is formed on the substrate 100. The gate 310 becomes a gate electrode after a metal wiring process. The gate 310 may be formed of polysilicon or metal. However, the content of the present invention is not limited to the material of the gate 310.

상기 더미 게이트(320)는 상기 기판(100)의 상부에 형성된다. 그리고 상기 더미 게이트(320)는 상기 드레인 영역(600)의 가장 자리에 상응하여 형성되며, 상기 게이트(310)와 동일한 높이로 형성된다. 상기 더미 게이트(320)는 상기 게이트(310)의 형성 공정을 이용하여 함께 형성된다.The dummy gate 320 is formed on the substrate 100. The dummy gate 320 is formed to correspond to the edge of the drain region 600 and is formed at the same height as the gate 310. The dummy gate 320 is formed together using the process of forming the gate 310.

상기 더미 게이트(320)는 소자의 동작과 연관되지 않는다. 다만, 후술할 바와 같이 상기 더미 게이트(320)는 상기 드레인 영역(600)에 포켓이 형성되지 않도록 하기 위해서 형성된 구조이다.The dummy gate 320 is not associated with the operation of the device. However, as will be described later, the dummy gate 320 is formed to prevent the pocket from being formed in the drain region 600.

상기 포켓 소스 영역(400)은 상기 기판(100)의 상면으로부터 내부 방향으로 형성된다. 또한, 상기 포켓 소스 영역(400)은 상기 게이트(310) 하부의 일부 영역에까지 침투하여 형성된다. 이것은 후술할 바와 같이 상기 포켓 소스 영역(400) 형성을 위한 불순물 입사시 게이트(310)에 경사진 각도로 입사하기 때문이다.The pocket source region 400 is formed in an inward direction from an upper surface of the substrate 100. In addition, the pocket source region 400 penetrates into a portion of the lower portion of the gate 310. This is because incident to the gate 310 at an inclined angle when the impurity incident to form the pocket source region 400 will be described later.

상기 포켓 소스 영역(400)은 상기 소스 영역(500)의 공핍층(depletion layer)을 줄여주는 역할을 한다. NMOS의 경우, 상기 포켓 소스 영역(400)은 상기 소스 영역(500)이 형성되기 전에 미리 3족 불순물(예를 들면 붕소)을 도핑함으로써 형성된다. 즉, 상기 포켓 소스 영역(400)은 N+ 우물이 형성될 영역에 미리 약한 P+도핑을 함으로써 형성된다. 결국, 상기 포켓 소스 영역(400)은 상기 게이트(310)의 하부에서 N+ 농도를 줄임으로써, 상기 기판(100)으로 확장되는 공핍 영역을 줄이게 된다.The pocket source region 400 serves to reduce a depletion layer of the source region 500. In the case of NMOS, the pocket source region 400 is formed by doping Group III impurities (for example, boron) in advance before the source region 500 is formed. That is, the pocket source region 400 is formed by preliminary P + doping in the region where the N + well is to be formed. As a result, the pocket source region 400 reduces the depletion region extending to the substrate 100 by reducing the N + concentration at the bottom of the gate 310.

상기 소스 영역(500)은 우물 형상이며, 상기 기판(100)의 상면에서 내부 방향으로 형성된다. 또한, 상기 소스 영역(500)은 상기 포켓 소스 영역(400)의 하부로 더 연장되어 형성된다.The source region 500 has a well shape and is formed in an inward direction on an upper surface of the substrate 100. In addition, the source region 500 extends further below the pocket source region 400.

상기 소스 영역(500)은 게이트(310)를 마스크로 이용하여 5족의 불순물을 주입함으로써 형성된다. 상기 포켓 소스 영역(400)은 약한 농도로 P+ 도핑되어 있기 때문에 더 높은 농도의 5족 불순물들을 도핑하면 N+ 우물 형태의 소스 영역(500)이 형성될 수 있다.The source region 500 is formed by implanting group 5 impurities using the gate 310 as a mask. Since the pocket source region 400 is P + doped at a weak concentration, the source region 500 in the form of N + well may be formed by doping a higher concentration of Group 5 impurities.

또한, 상기 포켓 소스 영역(400) 및 소스 영역(500)은 구분되는 별개의 층으로 도시되어 있으나, 실제로는 점차적으로 농도가 변하는 혼합된 층으로 형성된다. 다만, 상기 포켓 소스 영역(400)의 상기 게이트(310)의 하부에 형성된 부분으로는 상기 소스 영역(500)을 형성하기 위한 불순물이 들어갈 수 없다. 상기 포켓 소스 영역(400)을 형성할 때의 불순물은 게이트(310)에 경사지게 입사되는 반면, 소스 영역(500)을 형성할 때의 불순물은 게이트(310)의 상부에서 수직하게 입사되기 때문이다. 따라서, 게이트(310)의 하부에 형성된 포켓 소스 영역(400)은 P+ 도핑된 채로 남아있게 되어 소스 영역(500)의 공핍층을 줄이게 된다.In addition, although the pocket source region 400 and the source region 500 are illustrated as separate layers, in practice, the pocket source region 400 and the source region 500 are formed as mixed layers having gradually changed concentrations. However, impurities for forming the source region 500 may not enter a portion formed under the gate 310 of the pocket source region 400. This is because impurities in forming the pocket source region 400 are obliquely incident on the gate 310, while impurities in forming the source region 500 are incident vertically on the gate 310. Accordingly, the pocket source region 400 formed under the gate 310 remains doped with P + to reduce the depletion layer of the source region 500.

상기 드레인 영역(600)은 상기 기판(100)의 상면으로부터 내부 방향으로 형성되며, N+로 도핑된 우물 형상으로 형성된다. 또한, 상기 드레인 영역(600)은 상기 게이트(310)를 기준으로 소스 영역(500)의 반대측에 형성되며, 상기 기판(100)의 면적 중 상기 게이트(310)와 더미 게이트(320)의 사이에 위치한 부분에 형성된다. 따라서, 상기 드레인 영역(600)의 폭은 상기 소스 영역(500)의 폭에 비해 좁다.The drain region 600 is formed in an inward direction from an upper surface of the substrate 100 and is formed in a well shape doped with N +. In addition, the drain region 600 is formed on the opposite side of the source region 500 with respect to the gate 310, and between the gate 310 and the dummy gate 320 in the area of the substrate 100. It is formed in the part where it is located. Therefore, the width of the drain region 600 is smaller than the width of the source region 500.

상기 드레인 영역(600)은 상기 소스 영역(500)과 같은 공정에서 함께 형성되며, 불순물의 입사시에 상기 게이트(310)와 더미 게이트(320)를 마스크로 이용하여 형성된다.The drain region 600 is formed together in the same process as the source region 500, and is formed using the gate 310 and the dummy gate 320 as a mask when an impurity is incident.

또한, 상기 드레인 영역(600)은 게이트(310) 및 더미 게이트(320)의 하부 일영역까지 확장된 것으로 도시되어 있으나, 이것은 불순물의 확산 과정에서 수평 확 산을 고려한 것에 불과하며, 실제적으로는 도시된 바와 같은 비율로 확장되지는 않는다.In addition, although the drain region 600 is shown to extend to one lower region of the gate 310 and the dummy gate 320, this is merely considering the horizontal diffusion in the diffusion of impurities, and is actually shown It does not scale at the rate as shown.

상기와 같이 본 발명의 실시예에 따른 반도체 소자는 P+로 도핑된 포켓 소스 영역(400)이 게이트(310)의 하부에 형성되어 있다. 따라서 상기 소스 영역(500)의 공핍 영역이 게이트(310)의 하부쪽으로 확장되는 것이 제한된다. 따라서, 본 발명의 일실시예에 따른 반도체 소자는 문턱 전압을 일정한 값으로 유지할 수 있다. 또한, 소스 영역과 드레인 영역 모두에 포켓을 형성했던 기존에 비하여, 소스 영역(500)에만 포켓 소스 영역(400)을 형성하였으므로 출력 전압이 증가될 수 있다.As described above, in the semiconductor device according to the exemplary embodiment of the present invention, a pocket source region 400 doped with P + is formed under the gate 310. Therefore, the depletion region of the source region 500 is limited to extend below the gate 310. Therefore, the semiconductor device according to the embodiment may maintain the threshold voltage at a constant value. In addition, since the pocket source region 400 is formed only in the source region 500, the output voltage may increase as compared with the conventional formation of the pocket in both the source region and the drain region.

이하에서는 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대하여 설명하도록 한다.Hereinafter, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described.

도 2 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.2 to 7 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 2를 참조하면, 우선 STI(110)를 구비한 기판(100)의 상부에 실리콘 산화막(21)이 형성된다. 상기 실리콘 산화막(21)을 형성하는 방법으로는 건식 산화법과 습식 산화법을 이용할 수 있다.Referring to FIG. 2, first, a silicon oxide film 21 is formed on an upper surface of a substrate 100 having an STI 110. As the method for forming the silicon oxide film 21, a dry oxidation method and a wet oxidation method can be used.

도 3을 참조하면, 이후 상기 실리콘 산화막(21)의 상부에 게이트 물질층(31) 및 포토 레지스트층(32)이 순차적으로 형성된다. 상기 게이트 물질층(31)은 이후 게이트(310) 및 더미 게이트(320)를 형성하는 부분이다. 따라서, 상기 게이트 물질층(31)은 상기 게이트(310)의 재질과 동일한 폴리 실리콘 또는 금속으로 형성될 수 있다. 또한, 상기 포토 레지스트층(32)을 구성하는 포토 레지스트는 양감광제 (positive photoresist) 또는 음감광제(negative photoresist)일 수 있다.Referring to FIG. 3, a gate material layer 31 and a photoresist layer 32 are sequentially formed on the silicon oxide film 21. The gate material layer 31 is then formed to form the gate 310 and the dummy gate 320. Accordingly, the gate material layer 31 may be formed of the same polysilicon or metal as the material of the gate 310. In addition, the photoresist constituting the photoresist layer 32 may be a positive photoresist or a negative photoresist.

도 4를 참조하면, 이후 상기 포토 레지스트층(32)이 패턴된다. 상기 포토 레스트층(32)를 패턴하는 방법은 마스크를 이용하여 빛을 부분적으로 입사하고, 현상(developing) 공정을 수행함으로써 이루어진다. 상기 단계를 거쳐서 상기 포토 레지스트층(32)이 패턴되면, 이후 게이트(310) 및 더미 게이트(320)가 형성될 영역에 각각 게이트 포토 레지스트(41) 및 더미 게이트 포토 레지스트(42)가 형성된다. 그리고, 이후 상기 게이트 포토 레지스트(41) 및 더미 게이트 포토 레지스트(42)를 경화하는 하드 베이킹(hard baking) 공정이 이루어진다.Referring to FIG. 4, the photoresist layer 32 is then patterned. The photorest layer 32 may be patterned by partially injecting light using a mask and performing a developing process. When the photoresist layer 32 is patterned through the above steps, the gate photoresist 41 and the dummy gate photoresist 42 are formed in regions where the gate 310 and the dummy gate 320 are to be formed. Then, a hard baking process for curing the gate photoresist 41 and the dummy gate photoresist 42 is performed.

도 5를 참조하면, 게이트(310) 및 더미 게이트(320)를 형성하기 위한 에칭 공정이 이루어진다. 상기 에칭의 방법으로는 건식 에칭과 습식 에칭이 모두 가능하지만, 습식 에칭은 등방성 에칭이기 때문에 비등방성 에칭인 건식 에칭이 주로 사용된다. 다만, 상기 방법으로 본 발명의 내용을 한정하는 것은 아니다.Referring to FIG. 5, an etching process for forming the gate 310 and the dummy gate 320 is performed. As the etching method, both dry etching and wet etching are possible, but dry etching, which is anisotropic etching, is mainly used because wet etching is isotropic etching. However, the content of the present invention is not limited to the above method.

도 6을 참조하면, 상기 기판(100)의 상부에 불순물을 입사하는 공정이 이루어진다. 상기 불순물을 입사하는 공정은 포켓 소스 영역(400)을 형성하기 위한 공 정이다. 상기 불순물은 NMOS의 경우 붕소를 포함한 3족 물질일 수 있다.Referring to FIG. 6, a process of injecting impurities into an upper portion of the substrate 100 is performed. The process of injecting the impurity is a process for forming the pocket source region 400. The impurity may be a Group 3 material including boron in the case of NMOS.

상기 불순물의 입사는 기판(100)의 상면에 이루어지며, 서로 간에 90°를 이루는 네 방향에서 이루어진다. 또한 불순물은 기판의 수직 방향을 기준으로 경사를 이루면서 이루어지는데, 이것은 상기 게이트(310)의 하부에도 불순물을 주입하기 위함이다. 따라서 도면의 왼쪽으로부터 불순물이 입사되어 상기 포켓 소스 영역(400)이 형성될 수 있다.Incidents of the impurities are made on the upper surface of the substrate 100 and are made in four directions forming 90 ° to each other. In addition, impurities are inclined with respect to the vertical direction of the substrate, which is to inject impurities into the lower portion of the gate 310. Therefore, impurities may be incident from the left side of the drawing to form the pocket source region 400.

또한, 도 6에는 상기 불순물이 입사되는 네 방향 중에서, 도면의 오른편 방향으로부터의 입사만을 도시하였다. 즉, 도 6에는 상기 불순물이 더미 게이트(320) 및 더미 게이트 포토 레지스트(42)가 형성된 방향에서 입사되는 것만을 도시하였다. 불순물이 상기 방향에서 입사되면, 상기 더미 게이트(320)와 더미 게이트 포토 레지스트(42)가 불순물의 입사를 막는 장벽(barrier)을 형성하게 된다. 따라서 상기 게이트(310)를 기준으로 볼 때, 포켓 소스 영역(400)의 반대편에는 불순물이 주입될 수 없다.6, only the incidence from the right direction of the figure is shown among the four directions in which the impurity is incident. That is, FIG. 6 shows only that the impurity is incident in the direction in which the dummy gate 320 and the dummy gate photoresist 42 are formed. When the impurity is incident in the direction, the dummy gate 320 and the dummy gate photoresist 42 form a barrier to prevent the impurity from entering. Therefore, when viewed based on the gate 310, impurities may not be injected into the opposite side of the pocket source region 400.

결국, 상기 더미 게이트(320) 및 더미 게이트 포토 레지스트(42)의 장벽이 형성됨으로 인해, 소스 영역이 형성될 부분에는 포켓 소스 영역(400)이 형성되는 반면, 드레인 영역(600)이 형성될 부분에는 포켓이 형성되지 않는다. 또한, 게이트(310) 및 더미 게이트(320)를 형성하는데 이용되는 마스크는 모든 공정 중에서 가장 높은 정밀도를 갖는다. 따라서, 더미 게이트(320) 및 그 상부의 더미 게이트 포토 레지스트(42)는 높은 정밀도를 갖고 형성된 구조이며, 이를 불순물의 장벽으로 이용하여 포켓을 형성하는 본 공정은 종래의 기술에 비해 높은 정밀도를 가질 수 있다.As a result, since the barrier between the dummy gate 320 and the dummy gate photoresist 42 is formed, the pocket source region 400 is formed in the portion where the source region is to be formed, while the drain region 600 is formed. There is no pocket formed. In addition, the mask used to form the gate 310 and the dummy gate 320 has the highest precision among all processes. Therefore, the dummy gate 320 and the dummy gate photoresist 42 thereon are formed with high precision, and the present process of forming pockets using this as a barrier of impurities has higher precision than that of the prior art. Can be.

도 7을 참조하면, 이후 게이트 포토 레지스트(41) 및 더미 게이트 포토 레지스트(42)가 제거되고, 상기 기판(100)의 상면에서 내부 방향으로 소스 영역(500) 및 드레인 영역(600)이 형성되는 단계가 이루어진다. 즉, 상기 기판(100)과 수직한 방향에서 5족의 불순물이 주입되어 N+ 우물인 소스 영역(500) 및 드레인 영역(600)이 형성된다. 불순물이 입사되는 경우, 상기 게이트(310) 및 더미 게이트(320)가 마스크로서 이용될 수 있다. 또한, 별도로 도시하지는 않았지만, 이후에는 산화막을 형성하고, 컨택홀 및 비아홀을 형성하고, 금속 배선을 형성하는 일련의 공정이 더 이루어진다.Referring to FIG. 7, the gate photoresist 41 and the dummy gate photoresist 42 are removed, and the source region 500 and the drain region 600 are formed in the inner direction from the upper surface of the substrate 100. Steps are taken. That is, impurities of Group 5 are implanted in a direction perpendicular to the substrate 100 to form a source region 500 and a drain region 600 which are N + wells. When impurities are incident, the gate 310 and the dummy gate 320 may be used as a mask. In addition, although not separately illustrated, a series of processes for forming an oxide film, forming contact holes and via holes, and forming metal wirings are further performed.

상기와 같이 하여 본 발명의 실시예에 따른 반도체 소자가 제조될 수 있다. 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 포켓을 형성하기 위한 불순물의 입사시에 네 방향을 모두 이용하므로 드레인 영역(600)이 한 방향으로 정렬될 필요가 없어서 소자 설계의 제한이 없다. 또한, 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 높은 정밀도를 갖는 구조인 더미 게이트(320) 및 더미 게이트 포토 레지스트(42)를 불순물의 장벽으로 이용함으로써 드레인 영역(600)에 포켓이 형성되지 않도록 정밀하게 제어할 수 있다.As described above, the semiconductor device according to the embodiment of the present invention may be manufactured. In the method of manufacturing a semiconductor device according to the embodiment of the present invention, since all four directions are used when an impurity is formed to form a pocket, the drain region 600 does not need to be aligned in one direction, and thus there is no limitation in device design. In addition, in the method of manufacturing a semiconductor device according to the embodiment of the present invention, pockets are formed in the drain region 600 by using the dummy gate 320 and the dummy gate photoresist 42, which are structures having high precision, as barriers for impurities. It can be precisely controlled so as not to.

도 1은 본 발명의 실시예에 따른 반도체 소자를 도시한 단면도이다.1 is a cross-sectional view illustrating a semiconductor device in accordance with an embodiment of the present invention.

도 2 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.2 to 7 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100; 기판 110; STI100; A substrate 110; STI

210,220; 게이트 절연막 310; 게이트210,220; A gate insulating film 310; gate

320; 더미 게이트 400; 포켓 소스 영역320; Dummy gate 400; Pocket source area

500; 소스 영역 600; 드레인 영역500; Source region 600; Drain area

Claims (5)

삭제delete 삭제delete 기판을 구비하는 기판 구비 단계;A substrate providing step comprising a substrate; 상기 기판의 상부에 게이트 물질층을 도포하고, 상기 게이트 물질층의 상부에 포토 레지스트층을 도포하는 게이트 물질층 및 포토 레지스트층 형성 단계;Forming a gate material layer and a photoresist layer on the substrate and applying a photoresist layer on the gate material layer; 상기 포토 레지스트층을 패턴하여 게이트 포토 레지스트 및 더미 게이트 포토 레지스트를 형성하는 포토 레지스트층 패턴 단계;A photoresist layer pattern step of patterning the photoresist layer to form a gate photoresist and a dummy gate photoresist; 상기 게이트 물질층을 식각하여 게이트 및 더미 게이트를 형성하는 게이트 및 더미 게이트 형성 단계;Forming a gate and a dummy gate by etching the gate material layer; 상기 더미 게이트에 경사지게 불순물을 입사하여 포켓 소스 영역을 형성하는 포켓 소스 영역 형성 단계; 및A pocket source region forming step of forming a pocket source region by injecting impurities to the dummy gate inclinedly; And 상기 게이트 포토 레지스트 및 더미 게이트 포토 레지스트를 제거하는 포토 레지스트 제거 단계를 포함하고,A photoresist removing step of removing the gate photoresist and the dummy gate photoresist, 상기 포토 레지스트층 패턴 단계는 상기 더미 게이트 포토 레지스트가 상기 더미 게이트의 상부에 위치하여 상기 불순물이 드레인 영역으로 입사되는 것을 막도록 하는 것는 것을 특징으로 하는 반도체 소자의 제조 방법.The patterning of the photoresist layer may include the dummy gate photoresist positioned above the dummy gate to prevent the impurities from entering the drain region. 삭제delete 제 3항에 있어서,The method of claim 3, wherein 상기 포토 레지스트 제거 단계 이후에는 불순물을 도핑하여 소스 영역 및 드레인 영역이 형성되는 소스 영역 및 드레인 영역 형성 단계가 더 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming a source region and a drain region where the source region and the drain region are formed by doping the impurities after the photoresist removing step.
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