JP3407232B2 - 半導体記憶装置及びその動作方法 - Google Patents
半導体記憶装置及びその動作方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置及びその
動作方法に関し、特に、電荷蓄積用のキャパシタを不要
とした１トランジスタメモリセルからなる多値記憶が可
能なダイナミックランダムアクセス型の半導体記憶装置
及びその動作方法に関するものである。
動作方法に関し、特に、電荷蓄積用のキャパシタを不要
とした１トランジスタメモリセルからなる多値記憶が可
能なダイナミックランダムアクセス型の半導体記憶装置
及びその動作方法に関するものである。
【０００２】
【従来の技術】従来、半導体記憶装置としては、ダイナ
ミックランダムアクセスメモリ（ＤＲＡＭ）やスタティ
ックランダムアクセスメモリ（ＳＲＡＭ）等の半導体装
置が用いられており、特に、ＭＩＳＦＥＴをスイッチン
グ素子として用いた半導体記憶装置が多く用いられてい
る。
ミックランダムアクセスメモリ（ＤＲＡＭ）やスタティ
ックランダムアクセスメモリ（ＳＲＡＭ）等の半導体装
置が用いられており、特に、ＭＩＳＦＥＴをスイッチン
グ素子として用いた半導体記憶装置が多く用いられてい
る。
【０００３】このうち、典型的なＤＲＡＭのメモリセル
は、スイッチング素子としての一個のＭＩＳＦＥＴと電
荷を蓄積するための一個のキャパシタから構成されてお
り、キャパシタに電荷が蓄えられてビット線の電位が高
い状態と電荷がなくてビット線の電位が低い状態とで、
夫々の状態を“０”と“１”に記憶している。
は、スイッチング素子としての一個のＭＩＳＦＥＴと電
荷を蓄積するための一個のキャパシタから構成されてお
り、キャパシタに電荷が蓄えられてビット線の電位が高
い状態と電荷がなくてビット線の電位が低い状態とで、
夫々の状態を“０”と“１”に記憶している。
【０００４】近年、半導体記憶装置の集積度の向上に伴
って、スイッチング素子と共にキャパシタの２次元的面
積を小さくすることが要請されているが、面積が小さく
なると蓄積電荷量が少なくなるためキャパシタが保持で
きる電位が低下する。そうすると、ビット線の電位の高
低差が小さくなるため記憶データの読出が困難となり、
また、α線等に起因するソフトエラーに対しても弱くな
る問題があった。
って、スイッチング素子と共にキャパシタの２次元的面
積を小さくすることが要請されているが、面積が小さく
なると蓄積電荷量が少なくなるためキャパシタが保持で
きる電位が低下する。そうすると、ビット線の電位の高
低差が小さくなるため記憶データの読出が困難となり、
また、α線等に起因するソフトエラーに対しても弱くな
る問題があった。
【０００５】このような問題を改善するために、キャパ
シタの面積を３次元的に大きくしてキャパシタの蓄積電
荷量を多くするスタック型キャパシタ、フィン型キャパ
シタ、或いは、トレンチ型キャパシタ等が開発され、さ
らに、誘電率を大きくして蓄積電荷量を多くするため
に、高誘電率の絶縁膜を用いたキャパシタも開発されて
いる。
シタの面積を３次元的に大きくしてキャパシタの蓄積電
荷量を多くするスタック型キャパシタ、フィン型キャパ
シタ、或いは、トレンチ型キャパシタ等が開発され、さ
らに、誘電率を大きくして蓄積電荷量を多くするため
に、高誘電率の絶縁膜を用いたキャパシタも開発されて
いる。
【０００６】しかし、微細化がさらに進行すると、３次
元的キャパシタを用いた場合には、素子の段差が大きく
なり平坦化が困難になると共に、キャパシタにかかる応
力が大きくなり、絶縁破壊の影響により製造歩留りが低
下し、また、信頼性が低下するという問題が生じてい
る。一方、高誘電率の絶縁膜を用いた場合には、絶縁膜
の薄膜化に伴ってリーク電流が増大するという問題があ
った。
元的キャパシタを用いた場合には、素子の段差が大きく
なり平坦化が困難になると共に、キャパシタにかかる応
力が大きくなり、絶縁破壊の影響により製造歩留りが低
下し、また、信頼性が低下するという問題が生じてい
る。一方、高誘電率の絶縁膜を用いた場合には、絶縁膜
の薄膜化に伴ってリーク電流が増大するという問題があ
った。
【０００７】そこで、本出願人は、このような問題を解
決するために、以下に示す種々の提案を行っている。第
１の提案（特開昭５４−５６３５号公報）は、絶縁分離
されたＳＯＳ（Ｓｉｌｉｃｏｎ ｏｎ Ｓａｐｐｈｉｒ
ｅ）構造の島状領域に形成したｎチャネル型のＭＩＳＦ
ＥＴのみを用いて、データを記憶する半導体記憶装置に
関するものである。
決するために、以下に示す種々の提案を行っている。第
１の提案（特開昭５４−５６３５号公報）は、絶縁分離
されたＳＯＳ（Ｓｉｌｉｃｏｎ ｏｎ Ｓａｐｐｈｉｒ
ｅ）構造の島状領域に形成したｎチャネル型のＭＩＳＦ
ＥＴのみを用いて、データを記憶する半導体記憶装置に
関するものである。
【０００８】この半導体記憶装置は、ゲートに正電圧を
印加してチャネルを生成したのち、正電圧を急激に遮断
してチャネル内に流れていた電子を半導体基板内に注入
するチャージポンプ現象を用いて電荷をＭＩＳＦＥＴの
みで書込・保持するものであり、また、半導体基板のチ
ャネルコンダクタンスの変化を読み取ることによって、
保持データの読出を行うものである。
印加してチャネルを生成したのち、正電圧を急激に遮断
してチャネル内に流れていた電子を半導体基板内に注入
するチャージポンプ現象を用いて電荷をＭＩＳＦＥＴの
みで書込・保持するものであり、また、半導体基板のチ
ャネルコンダクタンスの変化を読み取ることによって、
保持データの読出を行うものである。
【０００９】また、第２の提案（特開昭５６−１５０６
３号公報）は、第１の提案を改良したもので、サファイ
ア基板上に高不純物濃度シリコン層を介して低不純物濃
度シリコン層をエピタキシャル成長させ、この低不純物
濃度シリコン層内にソース・ドレイン領域を形成するも
のであり、第１の提案に比べてソース・ドレイン領域を
設ける低不純物濃度シリコン層の結晶欠陥が少なくなる
ことにより、注入された電荷のライフタイムは長くな
り、リフレッシュ動作を減らすことができる。
３号公報）は、第１の提案を改良したもので、サファイ
ア基板上に高不純物濃度シリコン層を介して低不純物濃
度シリコン層をエピタキシャル成長させ、この低不純物
濃度シリコン層内にソース・ドレイン領域を形成するも
のであり、第１の提案に比べてソース・ドレイン領域を
設ける低不純物濃度シリコン層の結晶欠陥が少なくなる
ことにより、注入された電荷のライフタイムは長くな
り、リフレッシュ動作を減らすことができる。
【００１０】さらに、第３の提案（特開平６−１６３８
９５号公報）は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ
ｓｕｌａｔｏｒ）構造のｎチャネル型ＭＩＳＦＥＴを用
いたものであり、半導体支持基板と半導体層を分離する
埋込酸化膜中に多結晶シリコン層を埋め込み、このフロ
ーティングゲートとして作用する多結晶シリコン層中に
ドレイン・アバランシェブレークダウンによって生成し
た電子を注入するものであり、蓄積電荷の有無によって
ＭＩＳＦＥＴのしきい値電圧を変化させるものである。
９５号公報）は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ
ｓｕｌａｔｏｒ）構造のｎチャネル型ＭＩＳＦＥＴを用
いたものであり、半導体支持基板と半導体層を分離する
埋込酸化膜中に多結晶シリコン層を埋め込み、このフロ
ーティングゲートとして作用する多結晶シリコン層中に
ドレイン・アバランシェブレークダウンによって生成し
た電子を注入するものであり、蓄積電荷の有無によって
ＭＩＳＦＥＴのしきい値電圧を変化させるものである。
【００１１】この第３の提案は、半導体記憶装置のメモ
リセルを構成するものとしては意図されていないが、原
理的には、ＥＰＲＯＭ或いはＥＥＰＲＯＭ的な半導体記
憶装置として使用し得るものである。
リセルを構成するものとしては意図されていないが、原
理的には、ＥＰＲＯＭ或いはＥＥＰＲＯＭ的な半導体記
憶装置として使用し得るものである。
【００１２】
【発明が解決しようとする課題】しかし、第１の提案及
び第２の提案の場合には、蓄積される電荷がソース・ド
レイン領域の導電型と同導電型の電荷であるため、ソー
ス・ドレイン領域と反対導電型の蓄積領域中において、
この蓄積領域の多数キャリアである正孔と再結合して消
滅するので、電荷の保持時間は約１００μ秒程度と短
く、頻繁なリフレッシュ動作を必要とする問題があり、
保持時間を長くするためには液体窒素温度に冷却して使
用する必要があった。
び第２の提案の場合には、蓄積される電荷がソース・ド
レイン領域の導電型と同導電型の電荷であるため、ソー
ス・ドレイン領域と反対導電型の蓄積領域中において、
この蓄積領域の多数キャリアである正孔と再結合して消
滅するので、電荷の保持時間は約１００μ秒程度と短
く、頻繁なリフレッシュ動作を必要とする問題があり、
保持時間を長くするためには液体窒素温度に冷却して使
用する必要があった。
【００１３】また、第３の提案は、ＥＰＲＯＭ或いはＥ
ＥＰＲＯＭ的な構成であるため、半導体記憶装置として
使用した場合には、紫外線照射や加熱によってデータを
消去するか、或いは、高電圧を印加して電気的に消去す
る必要があるため、消去時間が長くなったり、或いは、
高電圧を必要とする問題がある。
ＥＰＲＯＭ的な構成であるため、半導体記憶装置として
使用した場合には、紫外線照射や加熱によってデータを
消去するか、或いは、高電圧を印加して電気的に消去す
る必要があるため、消去時間が長くなったり、或いは、
高電圧を必要とする問題がある。
【００１４】したがって、本発明は、一個のＭＩＳＦＥ
Ｔのみを用いてメモリセルを構成する際に、液体窒素温
度に冷却することなく電荷の保持時間を長くし、且つ、
消去時間を大幅に短縮し、さらに、多値記憶を可能にす
ることを目的とする。
Ｔのみを用いてメモリセルを構成する際に、液体窒素温
度に冷却することなく電荷の保持時間を長くし、且つ、
消去時間を大幅に短縮し、さらに、多値記憶を可能にす
ることを目的とする。
【００１５】
【課題を解決するための手段】図１は本発明の半導体記
憶装置を構成するメモリセルの原理的構成の説明図であ
り、この図１を参照して本発明における課題を解決する
ための手段を説明する。なお、図１（ａ）はメモリセル
の断面図であり、図１（ｂ）は図１（ａ）のメモリセル
の等価回路であり、また、図１（ｃ）は図１（ａ）のメ
モリセルのＶd−Ｉd 特性を示す特性曲線である。
憶装置を構成するメモリセルの原理的構成の説明図であ
り、この図１を参照して本発明における課題を解決する
ための手段を説明する。なお、図１（ａ）はメモリセル
の断面図であり、図１（ｂ）は図１（ａ）のメモリセル
の等価回路であり、また、図１（ｃ）は図１（ａ）のメ
モリセルのＶd−Ｉd 特性を示す特性曲線である。
【００１６】図１（ａ）参照
本発明は、半導体記憶装置において、支持基板１上に絶
縁膜２を介して設けられ、且つ、隣接する領域から完全
に電気的に絶縁分離された厚さ０．１μｍ以上の複数の
半導体島状領域３に夫々１つのＭＩＳＦＥＴを設け、且
つ、ＭＩＳＦＥＴのソース・ドレイン領域７，８と反対
導電型の電荷からなるデータ記憶のための電荷１２をＭ
ＩＳＦＥＴのソース・ドレイン領域７，８間の電気的に
浮遊した領域１１に蓄積することを特徴とする。
縁膜２を介して設けられ、且つ、隣接する領域から完全
に電気的に絶縁分離された厚さ０．１μｍ以上の複数の
半導体島状領域３に夫々１つのＭＩＳＦＥＴを設け、且
つ、ＭＩＳＦＥＴのソース・ドレイン領域７，８と反対
導電型の電荷からなるデータ記憶のための電荷１２をＭ
ＩＳＦＥＴのソース・ドレイン領域７，８間の電気的に
浮遊した領域１１に蓄積することを特徴とする。
【００１７】図１（ｂ）参照
また、本発明は、支持基板１上に絶縁膜２を介して設け
られ、且つ、隣接する領域から完全に電気的に絶縁分離
された厚さ０．１μｍ以上の複数の半導体島状領域３に
夫々１つのｎチャネル型ＭＩＳＦＥＴを設け、且つ、Ｍ
ＩＳＦＥＴのソース・ドレイン領域７，８と反対導電型
の電荷からなるデータ記憶のための電荷１２をＭＩＳＦ
ＥＴのソース・ドレイン領域７，８間の電気的に浮遊し
た領域１１に蓄積するようにした半導体記憶装置の動作
方法において、ホールド線１３に接続されているソース
領域７に対し、ビット線１４に接続されているドレイン
領域８の電圧が正になるように電圧を印加すると共に、
ワード線１５に接続されているゲート電極６にチャネル
領域９の表面がｎ型に反転するような電位を選択的に印
加してデータの書込みを行うことを特徴とする。
られ、且つ、隣接する領域から完全に電気的に絶縁分離
された厚さ０．１μｍ以上の複数の半導体島状領域３に
夫々１つのｎチャネル型ＭＩＳＦＥＴを設け、且つ、Ｍ
ＩＳＦＥＴのソース・ドレイン領域７，８と反対導電型
の電荷からなるデータ記憶のための電荷１２をＭＩＳＦ
ＥＴのソース・ドレイン領域７，８間の電気的に浮遊し
た領域１１に蓄積するようにした半導体記憶装置の動作
方法において、ホールド線１３に接続されているソース
領域７に対し、ビット線１４に接続されているドレイン
領域８の電圧が正になるように電圧を印加すると共に、
ワード線１５に接続されているゲート電極６にチャネル
領域９の表面がｎ型に反転するような電位を選択的に印
加してデータの書込みを行うことを特徴とする。
【００１８】また、本発明は、半導体記憶装置の動作方
法において、支持基板１に正電位を印加した状態でデー
タの書込みを行うことを特徴とする。また、本発明は、
半導体記憶装置の動作方法において、ワード線１５に印
加する正電位が２つ以上の値を持つことを特徴とする。
法において、支持基板１に正電位を印加した状態でデー
タの書込みを行うことを特徴とする。また、本発明は、
半導体記憶装置の動作方法において、ワード線１５に印
加する正電位が２つ以上の値を持つことを特徴とする。
【００１９】また、本発明は、半導体記憶装置の動作方
法において、ビット線１４とホールド線１３とが同一電
位で電気的に浮遊した領域１１に対して正電位になるよ
うに電圧を印加し、且つ、ワード線１５を電気的に浮遊
した領域１１に対して零または正電位となるように電圧
を印加してデータの保持を行うことを特徴とする。
法において、ビット線１４とホールド線１３とが同一電
位で電気的に浮遊した領域１１に対して正電位になるよ
うに電圧を印加し、且つ、ワード線１５を電気的に浮遊
した領域１１に対して零または正電位となるように電圧
を印加してデータの保持を行うことを特徴とする。
【００２０】また、本発明は、半導体記憶装置の動作方
法において、支持基板１にホールド線１３と同一周期で
且つ零または同極性の電位を印加してデータの保持を行
うことを特徴とする。
法において、支持基板１にホールド線１３と同一周期で
且つ零または同極性の電位を印加してデータの保持を行
うことを特徴とする。
【００２１】また、本発明は、半導体記憶装置の動作方
法において、ホールド線１３に対してビット線１４が正
電位となるように電圧を印加し、且つ、ワード線１５を
電気的に浮遊した領域１１に対して零または負電位とな
るように電圧を印加してデータの読出を行うことを特徴
とする。
法において、ホールド線１３に対してビット線１４が正
電位となるように電圧を印加し、且つ、ワード線１５を
電気的に浮遊した領域１１に対して零または負電位とな
るように電圧を印加してデータの読出を行うことを特徴
とする。
【００２２】また、本発明は、半導体記憶装置の動作方
法において、ホールド線１３、ビット線１４、及び、ワ
ード線１５の全てを零電位にしてデータの消去を行うこ
とを特徴とする。
法において、ホールド線１３、ビット線１４、及び、ワ
ード線１５の全てを零電位にしてデータの消去を行うこ
とを特徴とする。
【００２３】
【作用】次に、同じく図１を参照して本発明の作用を説
明する。 図１（ａ）参照 支持基板１上に分離絶縁膜となる絶縁膜２を介して設け
られ、且つ、隣接する領域から完全に電気的に絶縁分離
された複数の半導体島状領域３の厚さを０．１μｍ以上
にすることによって、この半導体島状領域３に夫々１つ
のＭＩＳＦＥＴを設た場合、ＭＩＳＦＥＴのソース・ド
レイン領域７，８間のチャネル領域９に発生する空乏層
１０が及ばない電気的に浮遊した領域１１が形成され
る。この電気的に浮遊した領域１１にＭＩＳＦＥＴのソ
ース・ドレイン領域７，８と反対導電型の電荷からなる
データ記憶のための電荷１２を蓄積することによって１
つのＭＩＳＦＥＴのみによってデータを長く記憶するこ
とができる。
明する。 図１（ａ）参照 支持基板１上に分離絶縁膜となる絶縁膜２を介して設け
られ、且つ、隣接する領域から完全に電気的に絶縁分離
された複数の半導体島状領域３の厚さを０．１μｍ以上
にすることによって、この半導体島状領域３に夫々１つ
のＭＩＳＦＥＴを設た場合、ＭＩＳＦＥＴのソース・ド
レイン領域７，８間のチャネル領域９に発生する空乏層
１０が及ばない電気的に浮遊した領域１１が形成され
る。この電気的に浮遊した領域１１にＭＩＳＦＥＴのソ
ース・ドレイン領域７，８と反対導電型の電荷からなる
データ記憶のための電荷１２を蓄積することによって１
つのＭＩＳＦＥＴのみによってデータを長く記憶するこ
とができる。
【００２４】また、ホールド線１３に接続されているソ
ース領域７に対し、ビット線１４に接続されているドレ
イン領域８の電圧が正になるように電圧を印加すると共
に、ワード線１５に接続されているゲート電極６にチャ
ネル領域９の表面がｎ型に反転するような電位を選択的
に印加することによって電子（ｅ- ）はドレイン領域８
側に走行し、ドレイン領域８近傍において衝突電離を起
こして電子−正孔対を形成する。
ース領域７に対し、ビット線１４に接続されているドレ
イン領域８の電圧が正になるように電圧を印加すると共
に、ワード線１５に接続されているゲート電極６にチャ
ネル領域９の表面がｎ型に反転するような電位を選択的
に印加することによって電子（ｅ- ）はドレイン領域８
側に走行し、ドレイン領域８近傍において衝突電離を起
こして電子−正孔対を形成する。
【００２５】この電子−正孔対の内の移動度の大きな電
子はゲート電界とドレイン電界とによってゲート電極６
及びドレイン領域８に抜けてしまうが、移動度の小さな
正孔（ｅ+ ）１２はソース領域７に抜けずにチャネル領
域９に発生する空乏層１０が及ばない電気的に浮遊した
領域１１に留まることによって、データが書き込まれる
ことになる。
子はゲート電界とドレイン電界とによってゲート電極６
及びドレイン領域８に抜けてしまうが、移動度の小さな
正孔（ｅ+ ）１２はソース領域７に抜けずにチャネル領
域９に発生する空乏層１０が及ばない電気的に浮遊した
領域１１に留まることによって、データが書き込まれる
ことになる。
【００２６】また、支持基板１に正電位を印加した状態
でデータの書込みを行うことにより、書込時に正孔１２
をクーロン斥力によって界面準位の多い支持基板界面か
ら遠ざけることができるので、蓄積されるべき正孔１２
が界面準位によって減少することを防止することができ
る。また、ワード線１５に印加する正電位を２つ以上の
値を持つようにすることによって多値記憶が可能にな
る。
でデータの書込みを行うことにより、書込時に正孔１２
をクーロン斥力によって界面準位の多い支持基板界面か
ら遠ざけることができるので、蓄積されるべき正孔１２
が界面準位によって減少することを防止することができ
る。また、ワード線１５に印加する正電位を２つ以上の
値を持つようにすることによって多値記憶が可能にな
る。
【００２７】また、ビット線１４とホールド線１３とが
同一電位で且つ電荷蓄積領域である電気的に浮遊した領
域１１に対して正電位になるように電圧を印加してソー
ス領域７及びドレイン領域８の正孔１２に対するポテン
シャル・バリアを高くすることによって、蓄積された正
孔１２がｎ+ 型のソース・ドレイン領域７，８に拡散し
て再結合によって消滅することを防止すると共に、ワー
ド線１５を電気的に浮遊した領域１１に対して零または
正電位となるように電圧を印加することによって、蓄積
された正孔１２がゲート絶縁膜界面に拡散して消滅する
ことを防止し、保持時間を長くすることができる。
同一電位で且つ電荷蓄積領域である電気的に浮遊した領
域１１に対して正電位になるように電圧を印加してソー
ス領域７及びドレイン領域８の正孔１２に対するポテン
シャル・バリアを高くすることによって、蓄積された正
孔１２がｎ+ 型のソース・ドレイン領域７，８に拡散し
て再結合によって消滅することを防止すると共に、ワー
ド線１５を電気的に浮遊した領域１１に対して零または
正電位となるように電圧を印加することによって、蓄積
された正孔１２がゲート絶縁膜界面に拡散して消滅する
ことを防止し、保持時間を長くすることができる。
【００２８】また、支持基板１にホールド線１３と同一
周期で且つ零または同極性の電位を印加することによっ
て、蓄積された正孔１２を界面準位の多い支持基板界面
から遠ざけることができるので、さらに、保持時間を長
くすることができる。
周期で且つ零または同極性の電位を印加することによっ
て、蓄積された正孔１２を界面準位の多い支持基板界面
から遠ざけることができるので、さらに、保持時間を長
くすることができる。
【００２９】また、ホールド線１３に対してビット線１
４が正電位となるように電圧を印加し、且つ、ワード線
１５を電気的に浮遊した領域１１に対して零または負電
位となるように電圧を印加すると、正孔１２の蓄積によ
りチャネル領域９のソース領域７に対するポテンシャル
バリアが低下して正帰還がかかり、ソース領域７をエミ
ッタ、チャネル領域９をベース、及び、ドレイン領域８
をコレクタとする横型のｎｐｎバイポーラトランジスタ
が動作し、このＢｉｐ動作によって流れるコレクタ電流
を検出することによってデータの読出を行うことができ
る。
４が正電位となるように電圧を印加し、且つ、ワード線
１５を電気的に浮遊した領域１１に対して零または負電
位となるように電圧を印加すると、正孔１２の蓄積によ
りチャネル領域９のソース領域７に対するポテンシャル
バリアが低下して正帰還がかかり、ソース領域７をエミ
ッタ、チャネル領域９をベース、及び、ドレイン領域８
をコレクタとする横型のｎｐｎバイポーラトランジスタ
が動作し、このＢｉｐ動作によって流れるコレクタ電流
を検出することによってデータの読出を行うことができ
る。
【００３０】この場合のコレクタ電流Ｉd （ＩC ）は、
正孔電流量ＩB のｈFE倍で表され、この正孔電流量ＩB
は蓄積する正孔濃度に依存するものである。なお、この
ｈFE（≡ＩC ／ＩB ）の値は数十〜数百であるが、ベー
ス領域、即ち、チャネル領域の長さと不純物濃度に依存
し、また、コレクタ電流Ｉd （ＩC）は、ドレイン電圧
とゲート電圧とに依存する。
正孔電流量ＩB のｈFE倍で表され、この正孔電流量ＩB
は蓄積する正孔濃度に依存するものである。なお、この
ｈFE（≡ＩC ／ＩB ）の値は数十〜数百であるが、ベー
ス領域、即ち、チャネル領域の長さと不純物濃度に依存
し、また、コレクタ電流Ｉd （ＩC）は、ドレイン電圧
とゲート電圧とに依存する。
【００３１】図１（ｃ）参照
図１（ｃ）は、Ｖd −Ｉd 特性を示したものであり、衝
突電離によって発生した正孔はドレイン電圧Ｖd の増加
に伴って増加し、チャネル領域のポテンシャルが低下す
ることによってＢｉｐ動作を開始する。この場合、ゲー
ト電圧Ｖg が低いと反転層のキャリア濃度が少ないので
衝突電離の確率が低下し、正孔の発生量が低下するの
で、コレクタ電流Ｉd （ＩC ）も制限されて低下する。
突電離によって発生した正孔はドレイン電圧Ｖd の増加
に伴って増加し、チャネル領域のポテンシャルが低下す
ることによってＢｉｐ動作を開始する。この場合、ゲー
ト電圧Ｖg が低いと反転層のキャリア濃度が少ないので
衝突電離の確率が低下し、正孔の発生量が低下するの
で、コレクタ電流Ｉd （ＩC ）も制限されて低下する。
【００３２】また、ホールド線１３、ビット線１４、及
び、ワード線１５の全てを零電位にすることによって、
正孔１２を拡散電流としてｎ+ 型領域であるソース・ド
レイン領域７，８に流し、再結合によって消滅させるこ
とによって、データの消去を行うことができる。
び、ワード線１５の全てを零電位にすることによって、
正孔１２を拡散電流としてｎ+ 型領域であるソース・ド
レイン領域７，８に流し、再結合によって消滅させるこ
とによって、データの消去を行うことができる。
【００３３】
【実施例】本発明の半導体記憶装置の製造方法に関する
第１の実施例である、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏ
ｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）法を用
いた製造工程を図２乃至図４を参照して説明する。な
お、図３及び図４は、ウェハ状態を示す図２における１
つのメモリセルに対応する一部領域を拡大したものであ
る。
第１の実施例である、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏ
ｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）法を用
いた製造工程を図２乃至図４を参照して説明する。な
お、図３及び図４は、ウェハ状態を示す図２における１
つのメモリセルに対応する一部領域を拡大したものであ
る。
【００３４】図２（ａ）参照
まず、ボロン濃度が１．３５×１０15ｃｍ-3で厚さが６
００μｍのシリコン半導体基板１６に、２００ＫｅＶの
加速電圧で、１．８×１０18ｃｍ-2のドーズ量で酸素イ
オン１７を注入することによって、深さ０．４μｍの位
置にイオン注入層１８を形成する。
００μｍのシリコン半導体基板１６に、２００ＫｅＶの
加速電圧で、１．８×１０18ｃｍ-2のドーズ量で酸素イ
オン１７を注入することによって、深さ０．４μｍの位
置にイオン注入層１８を形成する。
【００３５】図２（ｂ）参照
次いで、アルゴンガス雰囲気中において、基板温度を１
３２０℃とした状態で６時間熱処理をすることによっ
て、注入した酸素イオン１７とＳｉとを結合させて、厚
さ０．４μｍのＳｉＯ2 層１９及び厚さ０．３μｍのシ
リコン半導体層２０を形成して、ＳＯＩ構造を形成す
る。
３２０℃とした状態で６時間熱処理をすることによっ
て、注入した酸素イオン１７とＳｉとを結合させて、厚
さ０．４μｍのＳｉＯ2 層１９及び厚さ０．３μｍのシ
リコン半導体層２０を形成して、ＳＯＩ構造を形成す
る。
【００３６】図３（ｃ）参照
次いで、シリコン半導体層２０の表面に熱酸化によって
５０Åのパッド酸化膜２１を形成したのち、ＣＶＤ法に
よって０．１μｍのＳｉ3 Ｎ4 膜２２を堆積させ、次い
で、レジスト層を塗布しパターニングすることによって
形成したレジストマスク２３をマスクとして６０ＫｅＶ
の加速電圧で、５×１０13ｃｍ-2のドーズ量でＢイオン
２４をイオン注入する。
５０Åのパッド酸化膜２１を形成したのち、ＣＶＤ法に
よって０．１μｍのＳｉ3 Ｎ4 膜２２を堆積させ、次い
で、レジスト層を塗布しパターニングすることによって
形成したレジストマスク２３をマスクとして６０ＫｅＶ
の加速電圧で、５×１０13ｃｍ-2のドーズ量でＢイオン
２４をイオン注入する。
【００３７】図３（ｄ）参照
次いで、レジストマスクを利用してＳｉ3 Ｎ4 膜２２を
エッチングして、選択酸化用マスクを形成したのち、レ
ジストマスクを除去し、次いで、１０００℃のウェット
酸化雰囲気中で熱酸化することによって０．６μｍの素
子分離酸化膜２５を形成する。この場合、注入したＢの
一部は素子分離酸化膜２５とシリコン半導体層２０の界
面に析出してチャネル・ストッパー（図示せず）とな
る。
エッチングして、選択酸化用マスクを形成したのち、レ
ジストマスクを除去し、次いで、１０００℃のウェット
酸化雰囲気中で熱酸化することによって０．６μｍの素
子分離酸化膜２５を形成する。この場合、注入したＢの
一部は素子分離酸化膜２５とシリコン半導体層２０の界
面に析出してチャネル・ストッパー（図示せず）とな
る。
【００３８】図３（ｅ）参照
次いで、選択酸化用マスク及びパッド酸化膜を除去した
のち、熱酸化によって５０Åのゲート酸化膜２６を形成
し、次いで、しきい値Ｖthを制御するために２５ＫｅＶ
の加速電圧で、１．５×１０12ｃｍ-2のドーズ量でＢイ
オン２７をイオン注入する。
のち、熱酸化によって５０Åのゲート酸化膜２６を形成
し、次いで、しきい値Ｖthを制御するために２５ＫｅＶ
の加速電圧で、１．５×１０12ｃｍ-2のドーズ量でＢイ
オン２７をイオン注入する。
【００３９】図４（ｆ）参照
次いで、厚さ０．２μｍの多結晶シリコンを堆積させ、
Ｐを１×１０20ｃｍ-3にドープしたのち、所定パターン
のレジストマスク（図示せず）をマスクとして多結晶シ
リコンをパターニングすることによってゲート電極２８
を形成する。
Ｐを１×１０20ｃｍ-3にドープしたのち、所定パターン
のレジストマスク（図示せず）をマスクとして多結晶シ
リコンをパターニングすることによってゲート電極２８
を形成する。
【００４０】図４（ｇ）参照
次いで、レジストマスクを除去したのち、２０ＫｅＶの
加速電圧で、５×１０ 15ｃｍ-2のドーズ量でＡｓイオン
２９をイオン注入し、窒素雰囲気中で８００℃で２０分
間熱処理をすることによって注入したＡｓイオンを活性
化してソース・ドレイン領域３０，３１を形成する。
加速電圧で、５×１０ 15ｃｍ-2のドーズ量でＡｓイオン
２９をイオン注入し、窒素雰囲気中で８００℃で２０分
間熱処理をすることによって注入したＡｓイオンを活性
化してソース・ドレイン領域３０，３１を形成する。
【００４１】図４（ｈ）参照
最後に、ＰＳＧ（フォスフォシリケート・グラス）膜３
２を堆積させて、このＰＳＧ膜３２にコンタクトホール
を形成し、次いで、全面にアルミニウム層を蒸着したの
ちパターニングしてソース・ドレイン電極３３，３４及
びそれに接続する配線層（図示せず）を形成してメモリ
セルが完成する。
２を堆積させて、このＰＳＧ膜３２にコンタクトホール
を形成し、次いで、全面にアルミニウム層を蒸着したの
ちパターニングしてソース・ドレイン電極３３，３４及
びそれに接続する配線層（図示せず）を形成してメモリ
セルが完成する。
【００４２】従来のＤＲＡＭにおいては、ＭＩＳＦＥＴ
の占有面積を１とした場合、キャパシタの占有面積は
０．５程度であり、メモリセル全体としては１．５の占
有面積を必要としていたのに対して、本発明の半導体記
憶装置は１つのＭＩＳＦＥＴのみによって１つのメモリ
セルを構成することができるので、その占有面積は１と
なり、記憶密度は１．５倍に向上する。
の占有面積を１とした場合、キャパシタの占有面積は
０．５程度であり、メモリセル全体としては１．５の占
有面積を必要としていたのに対して、本発明の半導体記
憶装置は１つのＭＩＳＦＥＴのみによって１つのメモリ
セルを構成することができるので、その占有面積は１と
なり、記憶密度は１．５倍に向上する。
【００４３】次に、図５を参照して、基板貼り合わせ法
を用いた本発明の第２の実施例の製造工程を説明する。 図５（ａ）参照 まず、ボロン濃度が１．３５×１０15ｃｍ-3で厚さが６
００μｍの第１のシリコン半導体基板３５をウェットＯ
2 雰囲気中において、１１００℃の基板温度で１時間熱
処理することによって、表面に０．６μｍの厚さのＳｉ
Ｏ2 膜３６を形成する。
を用いた本発明の第２の実施例の製造工程を説明する。 図５（ａ）参照 まず、ボロン濃度が１．３５×１０15ｃｍ-3で厚さが６
００μｍの第１のシリコン半導体基板３５をウェットＯ
2 雰囲気中において、１１００℃の基板温度で１時間熱
処理することによって、表面に０．６μｍの厚さのＳｉ
Ｏ2 膜３６を形成する。
【００４４】図５（ｂ）参照
次いで、ボロン濃度が１．３５×１０15ｃｍ-3で厚さが
６００μｍの第２のシリコン半導体基板３７と第１のシ
リコン半導体基板３５とを重ね合わせ、約５０ｇｃｍ-2
の加重をかけた状態でファンデルワールス力によって両
者を自然に接合させ、ドライＯ2 雰囲気中において、１
１００℃の基板温度で２時間熱処理することによって、
両者を貼り合わせる。
６００μｍの第２のシリコン半導体基板３７と第１のシ
リコン半導体基板３５とを重ね合わせ、約５０ｇｃｍ-2
の加重をかけた状態でファンデルワールス力によって両
者を自然に接合させ、ドライＯ2 雰囲気中において、１
１００℃の基板温度で２時間熱処理することによって、
両者を貼り合わせる。
【００４５】図５（ｃ）参照
次いで、第１のシリコン半導体基板３５の表面を研削し
たのち研磨することによって、第１のシリコン半導体基
板３５の厚さを０．５μｍまで薄層化する。次いで、図
３（ｃ）乃至図４（ｈ）と同様の工程を経て、図４
（ｈ）に示す構造と基本的に同様なメモリセルが完成す
る。
たのち研磨することによって、第１のシリコン半導体基
板３５の厚さを０．５μｍまで薄層化する。次いで、図
３（ｃ）乃至図４（ｈ）と同様の工程を経て、図４
（ｈ）に示す構造と基本的に同様なメモリセルが完成す
る。
【００４６】次に、図６を参照して、他の基板貼り合わ
せ法を用いた本発明の第３の実施例の製造工程を説明す
る。 図６（ａ）参照 まず、ボロン濃度が１．００×１０19ｃｍ-3（比抵抗：
０．０１Ω・ｃｍ）で厚さが６００μｍの高不純物濃度
シリコン半導体基板３８の表面に、ボロン濃度が１．３
５×１０15ｃｍ-3（比抵抗：１０Ω・ｃｍ）の低不純物
濃度シリコン半導体層３９を０．３μｍエピタキシャル
成長させる。
せ法を用いた本発明の第３の実施例の製造工程を説明す
る。 図６（ａ）参照 まず、ボロン濃度が１．００×１０19ｃｍ-3（比抵抗：
０．０１Ω・ｃｍ）で厚さが６００μｍの高不純物濃度
シリコン半導体基板３８の表面に、ボロン濃度が１．３
５×１０15ｃｍ-3（比抵抗：１０Ω・ｃｍ）の低不純物
濃度シリコン半導体層３９を０．３μｍエピタキシャル
成長させる。
【００４７】図６（ｂ）参照
次いで、表面に０．５μｍのＳｉＯ2 膜４１を形成した
不純物濃度が１．３５×１０15ｃｍ-3で厚さが６００μ
ｍのシリコン半導体基板４０と高不純物濃度シリコン半
導体基板３８とを重ね合わせ、約５０ｇｃｍ-2の加重を
かけた状態でファンデルワールス力によって両者を自然
に接合させ、ドライＯ2 雰囲気中において、１０００℃
の基板温度で１時間熱処理することによって、両者を貼
り合わせる。
不純物濃度が１．３５×１０15ｃｍ-3で厚さが６００μ
ｍのシリコン半導体基板４０と高不純物濃度シリコン半
導体基板３８とを重ね合わせ、約５０ｇｃｍ-2の加重を
かけた状態でファンデルワールス力によって両者を自然
に接合させ、ドライＯ2 雰囲気中において、１０００℃
の基板温度で１時間熱処理することによって、両者を貼
り合わせる。
【００４８】図６（ｃ）参照
次いで、低不純物濃度シリコン半導体層３９を形成した
高不純物濃度シリコン半導体基板３８表面を研削して２
００μｍの厚さにしたのち、ＨＦとＨＮＯ3 からなるエ
ッチング液を用いて高不純物濃度シリコン半導体基板３
８のみを選択的にエッチング除去して０．３μｍの厚さ
の低不純物濃度シリコン半導体層３９を残存させる。次
いで、図３（ｃ）乃至図４（ｈ）と同様の工程を経て、
図４（ｈ）に示す構造と基本的に同様なメモリセルが完
成する。
高不純物濃度シリコン半導体基板３８表面を研削して２
００μｍの厚さにしたのち、ＨＦとＨＮＯ3 からなるエ
ッチング液を用いて高不純物濃度シリコン半導体基板３
８のみを選択的にエッチング除去して０．３μｍの厚さ
の低不純物濃度シリコン半導体層３９を残存させる。次
いで、図３（ｃ）乃至図４（ｈ）と同様の工程を経て、
図４（ｈ）に示す構造と基本的に同様なメモリセルが完
成する。
【００４９】なお、上記各実施例において、シリコン層
の厚さを０．３μｍ或いは０．５μｍで説明している
が、この厚さは、メモリセルを形成した際に、ソース・
ドレイン領域間のチャネル領域に発生する空乏層１０が
及ばない電気的に浮遊した領域が形成される厚さ、即
ち、０．１μｍ以上であれば良いものである。
の厚さを０．３μｍ或いは０．５μｍで説明している
が、この厚さは、メモリセルを形成した際に、ソース・
ドレイン領域間のチャネル領域に発生する空乏層１０が
及ばない電気的に浮遊した領域が形成される厚さ、即
ち、０．１μｍ以上であれば良いものである。
【００５０】また、分離用絶縁膜（図２の１９、図５の
３６、図６の４１）の厚さとして、０．４μｍ乃至０．
６μｍを採用しているが、これらの数値に限られるもの
ではない。また、ゲート絶縁膜及びゲート電極の厚さと
しては５０Å及び０．２μｍで説明しているが、これら
の数値に限られるものではなく、夫々４５Å乃至５５Å
及び０．１８乃至０．２２であれば良く、さらに、ゲー
ト電極となる多結晶シリコンにドープするＰの濃度は２
×１０20ｃｍ-3以下であれば良い。
３６、図６の４１）の厚さとして、０．４μｍ乃至０．
６μｍを採用しているが、これらの数値に限られるもの
ではない。また、ゲート絶縁膜及びゲート電極の厚さと
しては５０Å及び０．２μｍで説明しているが、これら
の数値に限られるものではなく、夫々４５Å乃至５５Å
及び０．１８乃至０．２２であれば良く、さらに、ゲー
ト電極となる多結晶シリコンにドープするＰの濃度は２
×１０20ｃｍ-3以下であれば良い。
【００５１】また、チャネル領域のＢ濃度は６×１０16
ｃｍ-3乃至６×１０17ｃｍ-3、好適には３．３×１０17
ｃｍ-3であれば良く、ソース・ドレイン領域の深さは
０．１５μｍ以下、好適には０．１μｍであれば良く、
ソース・ドレイン領域の不純物濃度は６×１０19乃至５
×１０20ｃｍ-3、好適には３．３×１０20ｃｍ-3であれ
ば良く、さらに、チャネル長は０．１５μｍ以上であれ
ば良い。
ｃｍ-3乃至６×１０17ｃｍ-3、好適には３．３×１０17
ｃｍ-3であれば良く、ソース・ドレイン領域の深さは
０．１５μｍ以下、好適には０．１μｍであれば良く、
ソース・ドレイン領域の不純物濃度は６×１０19乃至５
×１０20ｃｍ-3、好適には３．３×１０20ｃｍ-3であれ
ば良く、さらに、チャネル長は０．１５μｍ以上であれ
ば良い。
【００５２】次に、図７を参照して、本発明のｎチャネ
ル型ＭＩＳＦＥＴを用いた半導体記憶装置の動作方法の
内の最も基本的な第１の実施例を説明する。 図７（ａ）参照 図７（ａ）は、本発明の半導体記憶装置のデータの書込
時、データの保持時、データの読出時、及び、データの
消去時における、各ドレイン領域に接続するビット線、
ゲート電極に接続するワード線、及び、ソース領域に接
続するホールド線に印加する電圧（動作パルス）を示し
たものであり、上段が正孔を蓄積・保持する“０”の状
態における動作パルスを表し、下段が正孔を蓄積してい
ない“１”の状態における動作パルスを表す。
ル型ＭＩＳＦＥＴを用いた半導体記憶装置の動作方法の
内の最も基本的な第１の実施例を説明する。 図７（ａ）参照 図７（ａ）は、本発明の半導体記憶装置のデータの書込
時、データの保持時、データの読出時、及び、データの
消去時における、各ドレイン領域に接続するビット線、
ゲート電極に接続するワード線、及び、ソース領域に接
続するホールド線に印加する電圧（動作パルス）を示し
たものであり、上段が正孔を蓄積・保持する“０”の状
態における動作パルスを表し、下段が正孔を蓄積してい
ない“１”の状態における動作パルスを表す。
【００５３】まず、データの書込時には、“０”のデー
タを書き込むメモリセルのビット線及びワード線に正電
圧（図の場合には３Ｖ）を印加し、ホールド線を０Ｖに
してＭＩＳＦＥＴをＯＮさせることによってドレイン近
傍において衝突電離を起こし、衝突電離によって発生し
た電子−正孔対の内の電子をゲート電極及びドレイン領
域に逃がすことによって正孔を半導体層内の電気的に浮
遊した領域に蓄積する。なお、“１”のデータを書き込
むメモリセル、即ち、正孔を蓄積させないメモリセルの
ワード線には反転層が生じないように０Ｖの電圧を印加
することによって、ＭＩＳＦＥＴをＯＦＦ状態にすれば
良い。
タを書き込むメモリセルのビット線及びワード線に正電
圧（図の場合には３Ｖ）を印加し、ホールド線を０Ｖに
してＭＩＳＦＥＴをＯＮさせることによってドレイン近
傍において衝突電離を起こし、衝突電離によって発生し
た電子−正孔対の内の電子をゲート電極及びドレイン領
域に逃がすことによって正孔を半導体層内の電気的に浮
遊した領域に蓄積する。なお、“１”のデータを書き込
むメモリセル、即ち、正孔を蓄積させないメモリセルの
ワード線には反転層が生じないように０Ｖの電圧を印加
することによって、ＭＩＳＦＥＴをＯＦＦ状態にすれば
良い。
【００５４】次に、データの保持時には、各メモリセル
のワード線の電位を０Ｖにすると共に、各メモリセルの
ビット線及びホールド線に正電圧（図の場合には３Ｖ）
を印加して、正孔に対するソース・ドレイン領域のポテ
ンシャル・バリアを高くして正孔がソース・ドレイン領
域に拡散することを防止する。なお、この場合の正孔の
ライフタイムはｐｎ接合面やＳｉ／ＳｉＯ2 界面の結晶
性に強く依存するが、大凡２〜１０ｍｓｅｃであると推
定されるので、リフレッシュ時間としては２〜４ｍｓｅ
ｃ程度の値が設計的に要求される。
のワード線の電位を０Ｖにすると共に、各メモリセルの
ビット線及びホールド線に正電圧（図の場合には３Ｖ）
を印加して、正孔に対するソース・ドレイン領域のポテ
ンシャル・バリアを高くして正孔がソース・ドレイン領
域に拡散することを防止する。なお、この場合の正孔の
ライフタイムはｐｎ接合面やＳｉ／ＳｉＯ2 界面の結晶
性に強く依存するが、大凡２〜１０ｍｓｅｃであると推
定されるので、リフレッシュ時間としては２〜４ｍｓｅ
ｃ程度の値が設計的に要求される。
【００５５】次に、データの読出時には、各メモリセル
のワード線及びホールド線の電位を０Ｖにした状態で、
各メモリセルのビット線に正電圧（図の場合には３Ｖ）
を印加する。この場合、メモリセルのチャネル領域は蓄
積されている正孔によってソース領域に対してポテンシ
ャル・バリアが低くなっているので、ビット線に正電圧
を印加してソース・ドレイン間にポテンシャル勾配をつ
けることによって電子がソース領域からドレイン領域に
向かって流れる。なお、この場合、ワード線の電位は負
電位にしても良い。
のワード線及びホールド線の電位を０Ｖにした状態で、
各メモリセルのビット線に正電圧（図の場合には３Ｖ）
を印加する。この場合、メモリセルのチャネル領域は蓄
積されている正孔によってソース領域に対してポテンシ
ャル・バリアが低くなっているので、ビット線に正電圧
を印加してソース・ドレイン間にポテンシャル勾配をつ
けることによって電子がソース領域からドレイン領域に
向かって流れる。なお、この場合、ワード線の電位は負
電位にしても良い。
【００５６】このドレイン電流は、チャネル表面の反転
層を流れる通常のＭＩＳ動作によるものではなく、シリ
コン半導体基板内を流れるＢｉｐ動作による電流成分で
あり、且つ、このドレイン電流は蓄積されている正孔濃
度に比例する。一方、正孔が蓄積されていないメモリセ
ルにおいては、Ｂｉｐ動作が生ぜず、且つ、ワード線が
０ＶでＭＩＳＦＥＴがＯＦＦした状態のままであるため
ドレイン電流は流れないので、この電流の差を検出回路
で直接読み取ることによって“０”或いは“１”の読出
が可能となる。
層を流れる通常のＭＩＳ動作によるものではなく、シリ
コン半導体基板内を流れるＢｉｐ動作による電流成分で
あり、且つ、このドレイン電流は蓄積されている正孔濃
度に比例する。一方、正孔が蓄積されていないメモリセ
ルにおいては、Ｂｉｐ動作が生ぜず、且つ、ワード線が
０ＶでＭＩＳＦＥＴがＯＦＦした状態のままであるため
ドレイン電流は流れないので、この電流の差を検出回路
で直接読み取ることによって“０”或いは“１”の読出
が可能となる。
【００５７】なお、電流の検出は、ドレインの電位変動
量によって行うことも可能である。即ち、ドレインに電
流が流れるとビット線に流れる電流量に比例した逆起電
力が発生し、この逆起電力はドレインの電位を一時的に
低下させるので、この低下量を検出回路で検出しても良
い。この方法は、デバイスの省電力化にとって有効であ
るが、検出精度は直接電流量を検出する前者の方法に劣
るものである。
量によって行うことも可能である。即ち、ドレインに電
流が流れるとビット線に流れる電流量に比例した逆起電
力が発生し、この逆起電力はドレインの電位を一時的に
低下させるので、この低下量を検出回路で検出しても良
い。この方法は、デバイスの省電力化にとって有効であ
るが、検出精度は直接電流量を検出する前者の方法に劣
るものである。
【００５８】次に、データの消去時には、各メモリセル
のビット線、ワード線、及び、ホールド線の電位を全て
０Ｖにすることによって、蓄積されていた正孔はｎ+ 型
のソース・ドレイン領域に拡散によって流れ込み、電子
と再結合して消滅する。この場合の消去時間は、正孔の
移動速度（４．３×１０7 ｃｍ／ｓｅｃ）及びチャネル
長（０．１５μｍ＝０．１５×１０-4ｃｍ）からみて、
０．３５ｐｓｅｃ程度と推定される。
のビット線、ワード線、及び、ホールド線の電位を全て
０Ｖにすることによって、蓄積されていた正孔はｎ+ 型
のソース・ドレイン領域に拡散によって流れ込み、電子
と再結合して消滅する。この場合の消去時間は、正孔の
移動速度（４．３×１０7 ｃｍ／ｓｅｃ）及びチャネル
長（０．１５μｍ＝０．１５×１０-4ｃｍ）からみて、
０．３５ｐｓｅｃ程度と推定される。
【００５９】なお、上記の動作の説明は“０”及び
“１”の１ビット／セルとして説明しているが、本発明
の半導体記憶装置は多値記憶が可能になるものである。
この多値記憶方式自体は原理的に知られているものであ
り、電荷の蓄積状態を３つ以上に設定することによっ
て、“０”或いは“１”以外のデータを記憶できるもの
であり、例えば、４つの電荷蓄積状態を設定することに
よって従来の２倍の２ビットの記憶が可能になる。
“１”の１ビット／セルとして説明しているが、本発明
の半導体記憶装置は多値記憶が可能になるものである。
この多値記憶方式自体は原理的に知られているものであ
り、電荷の蓄積状態を３つ以上に設定することによっ
て、“０”或いは“１”以外のデータを記憶できるもの
であり、例えば、４つの電荷蓄積状態を設定することに
よって従来の２倍の２ビットの記憶が可能になる。
【００６０】図７（ｂ）及び（ｃ）参照
図７（ｂ）は、通常の１ビット／セルによる記憶方式を
示すもので、図７（ｃ）は、２ビット／セルによる多値
記憶方式を説明するものである。８ビットのデータ（図
の場合は、１１１００１００）を記憶する場合に、図７
（ｂ）に示すように従来の１ビット／セルによる記憶方
式では８セルが必要であったが、２ビット／セルによる
多値記憶方式では各セルが夫々２ビット分記憶するので
４セルで充分であるため、単純には集積度は２倍に向上
するが、キャパシタの有無を加味すると集積度は３倍に
向上する。
示すもので、図７（ｃ）は、２ビット／セルによる多値
記憶方式を説明するものである。８ビットのデータ（図
の場合は、１１１００１００）を記憶する場合に、図７
（ｂ）に示すように従来の１ビット／セルによる記憶方
式では８セルが必要であったが、２ビット／セルによる
多値記憶方式では各セルが夫々２ビット分記憶するので
４セルで充分であるため、単純には集積度は２倍に向上
するが、キャパシタの有無を加味すると集積度は３倍に
向上する。
【００６１】この様に、多値記憶方式は素子を微細化し
なくとも記憶密度の向上が可能であるため、超高密度メ
モリにとって魅力のある方式であるが、従来のキャパシ
タによって電荷を蓄積する方式では容量が極めて小さい
ため、４つ以上の蓄積電荷の各蓄積量の差が小さすぎ、
その差を精度良く検出することは困難であるため実用に
は至っていなかった。
なくとも記憶密度の向上が可能であるため、超高密度メ
モリにとって魅力のある方式であるが、従来のキャパシ
タによって電荷を蓄積する方式では容量が極めて小さい
ため、４つ以上の蓄積電荷の各蓄積量の差が小さすぎ、
その差を精度良く検出することは困難であるため実用に
は至っていなかった。
【００６２】しかしながら、本発明の半導体記憶装置を
構成するメモリセルは、正孔の蓄積量が図１（ｃ）に示
すように印加するゲート電圧レベルに依存するものであ
るので、ゲート電極にいくつかのレベルを選択して印加
することによって多値記憶が可能になり、また、データ
の読出においては、ドレイン電流（コレクタ電流）を検
出するものであるので、蓄積されている電荷量の差が小
さくてもｈFE（数十〜数百）倍に増幅して検出するので
高精度の検出回路は不要となり、多値記憶の読出が容易
に行えるようになる。
構成するメモリセルは、正孔の蓄積量が図１（ｃ）に示
すように印加するゲート電圧レベルに依存するものであ
るので、ゲート電極にいくつかのレベルを選択して印加
することによって多値記憶が可能になり、また、データ
の読出においては、ドレイン電流（コレクタ電流）を検
出するものであるので、蓄積されている電荷量の差が小
さくてもｈFE（数十〜数百）倍に増幅して検出するので
高精度の検出回路は不要となり、多値記憶の読出が容易
に行えるようになる。
【００６３】次に、図８乃至図９を参照して、本発明の
ｎチャネル型ＭＩＳＦＥＴを用いた半導体記憶装置の動
作方法に関する第２乃至第５の実施例を説明する。な
お、図８乃至図９は図７（ａ）と同様に、データの書込
時、データの保持時、データの読出時、及び、データの
消去時における、ビット線、ワード線、及び、ホールド
線に印加する電圧（動作パルス）を示したものであり、
上段が正孔を蓄積・保持する“０”の状態における動作
パルスを表し、下段が正孔を蓄積していない“１”の状
態における動作パルスを表す。
ｎチャネル型ＭＩＳＦＥＴを用いた半導体記憶装置の動
作方法に関する第２乃至第５の実施例を説明する。な
お、図８乃至図９は図７（ａ）と同様に、データの書込
時、データの保持時、データの読出時、及び、データの
消去時における、ビット線、ワード線、及び、ホールド
線に印加する電圧（動作パルス）を示したものであり、
上段が正孔を蓄積・保持する“０”の状態における動作
パルスを表し、下段が正孔を蓄積していない“１”の状
態における動作パルスを表す。
【００６４】図８（ａ）参照
図８（ａ）は半導体記憶装置の動作方法に関する第２の
実施例の説明図であり、第１の実施例と比較するとデー
タ保持時にワード線に正電圧（図の場合には３Ｖ）を印
加する点で相違しているだけで、他のデータの書込時、
データの読出時、及び、データの消去時の駆動パルスは
第１の実施例と同様であるので、データ保持時について
のみ説明する。
実施例の説明図であり、第１の実施例と比較するとデー
タ保持時にワード線に正電圧（図の場合には３Ｖ）を印
加する点で相違しているだけで、他のデータの書込時、
データの読出時、及び、データの消去時の駆動パルスは
第１の実施例と同様であるので、データ保持時について
のみ説明する。
【００６５】データを保持する際に、第１の実施例と同
様に各メモリセルのビット線及びホールド線に正電圧
（図の場合には３Ｖ）を印加して、正孔に対するソース
・ドレイン領域のポテンシャル・バリアを高くしてソー
ス・ドレイン領域に拡散することを防止すると共に、ワ
ード線に３Ｖの電圧を印加することによって正孔がゲー
ト酸化膜界面に拡散して界面準位等により消滅すること
を防止するので、第１の実施例と比較して電荷保持時間
が向上する。
様に各メモリセルのビット線及びホールド線に正電圧
（図の場合には３Ｖ）を印加して、正孔に対するソース
・ドレイン領域のポテンシャル・バリアを高くしてソー
ス・ドレイン領域に拡散することを防止すると共に、ワ
ード線に３Ｖの電圧を印加することによって正孔がゲー
ト酸化膜界面に拡散して界面準位等により消滅すること
を防止するので、第１の実施例と比較して電荷保持時間
が向上する。
【００６６】図８（ｂ）参照
次に、図８（ｂ）を参照して半導体記憶装置の動作方法
に関する第３の実施例を説明すると、この第３の実施例
は、第１の実施例と比較するとデータ保持時に支持基板
に正電圧（図の場合には１０Ｖ）を印加する点、即ち、
支持基板にホールド線と同周期で電圧を印加する点で相
違しているだけであり、他のデータの書込時、データの
読出時、及び、データの消去時の駆動パルスは第１の実
施例と同様であるので、データ保持時についてのみ説明
する。
に関する第３の実施例を説明すると、この第３の実施例
は、第１の実施例と比較するとデータ保持時に支持基板
に正電圧（図の場合には１０Ｖ）を印加する点、即ち、
支持基板にホールド線と同周期で電圧を印加する点で相
違しているだけであり、他のデータの書込時、データの
読出時、及び、データの消去時の駆動パルスは第１の実
施例と同様であるので、データ保持時についてのみ説明
する。
【００６７】データを保持する際に、第１の実施例と同
様に各メモリセルのビット線及びホールド線に正電圧
（図の場合には３Ｖ）を印加して、正孔に対するソース
・ドレイン領域のポテンシャル・バリアを高くしてソー
ス・ドレイン領域に拡散することを防止すると共に、支
持基板に１０Ｖの電圧を印加することによって正孔が分
離酸化膜界面に拡散して界面準位等により消滅すること
を防止するので、第１の実施例と比較して電荷保持時間
が向上し、また、第２の実施例と比較した場合には略同
等の効果が得られる。
様に各メモリセルのビット線及びホールド線に正電圧
（図の場合には３Ｖ）を印加して、正孔に対するソース
・ドレイン領域のポテンシャル・バリアを高くしてソー
ス・ドレイン領域に拡散することを防止すると共に、支
持基板に１０Ｖの電圧を印加することによって正孔が分
離酸化膜界面に拡散して界面準位等により消滅すること
を防止するので、第１の実施例と比較して電荷保持時間
が向上し、また、第２の実施例と比較した場合には略同
等の効果が得られる。
【００６８】なお、この支持基板に印加する電圧は、ビ
ット線或いはホールド線に印加する電圧と同じでも良い
が、分離酸化膜の膜厚が０．４〜０．６μｍと厚く電界
が弱められるので、正孔の拡散をより効果的に防止する
ためには＋１０Ｖ程度の電圧の印加が好ましい。
ット線或いはホールド線に印加する電圧と同じでも良い
が、分離酸化膜の膜厚が０．４〜０．６μｍと厚く電界
が弱められるので、正孔の拡散をより効果的に防止する
ためには＋１０Ｖ程度の電圧の印加が好ましい。
【００６９】図９（ａ）参照
次に、図９（ａ）を参照して半導体記憶装置の動作方法
に関する第４の実施例を説明すると、この第４の実施例
は、第２の実施例と比較するとデータ保持時に支持基板
に正電圧（図の場合には１０Ｖ）を印加する点、即ち、
支持基板にホールド線と同周期で電圧を印加する点で相
違しているだけであり、他のデータの書込時、データの
読出時、及び、データの消去時の駆動パルスは第２の実
施例と同様であるので、データ保持時についてのみ説明
する。
に関する第４の実施例を説明すると、この第４の実施例
は、第２の実施例と比較するとデータ保持時に支持基板
に正電圧（図の場合には１０Ｖ）を印加する点、即ち、
支持基板にホールド線と同周期で電圧を印加する点で相
違しているだけであり、他のデータの書込時、データの
読出時、及び、データの消去時の駆動パルスは第２の実
施例と同様であるので、データ保持時についてのみ説明
する。
【００７０】データを保持する際に、第２の実施例と同
様に各メモリセルのワード線、ビット線、及び、ホール
ド線の全てに正電圧（図の場合には３Ｖ）を印加して、
正孔に対するソース・ドレイン領域のポテンシャル・バ
リアを高くしてソース・ドレイン領域に拡散することを
防止し、且つ、正孔がゲート酸化膜界面に拡散して界面
準位等により消滅することを防止すると共に、支持基板
に１０Ｖの電圧を印加することによって正孔が分離酸化
膜界面に拡散して界面準位等により消滅することを防止
するので、第２及び第３の実施例と比較して電荷保持時
間がさらに向上する。
様に各メモリセルのワード線、ビット線、及び、ホール
ド線の全てに正電圧（図の場合には３Ｖ）を印加して、
正孔に対するソース・ドレイン領域のポテンシャル・バ
リアを高くしてソース・ドレイン領域に拡散することを
防止し、且つ、正孔がゲート酸化膜界面に拡散して界面
準位等により消滅することを防止すると共に、支持基板
に１０Ｖの電圧を印加することによって正孔が分離酸化
膜界面に拡散して界面準位等により消滅することを防止
するので、第２及び第３の実施例と比較して電荷保持時
間がさらに向上する。
【００７１】図９（ｂ）参照
次に、図９（ｂ）を参照して半導体記憶装置の動作方法
に関する第５の実施例を説明すると、この第５の実施例
は、第４の実施例と比較するとデータ書込時に支持基板
に正電圧（図の場合には１０Ｖ）を印加する点で相違し
ているだけで、他のデータの保持時、データの読出時、
及び、データの消去時の駆動パルスは第４の実施例と同
様であるので、データ書込時についてのみ説明する。な
お、図における支持基板電位はワード線の駆動パルスと
重ね合わせて記載している。
に関する第５の実施例を説明すると、この第５の実施例
は、第４の実施例と比較するとデータ書込時に支持基板
に正電圧（図の場合には１０Ｖ）を印加する点で相違し
ているだけで、他のデータの保持時、データの読出時、
及び、データの消去時の駆動パルスは第４の実施例と同
様であるので、データ書込時についてのみ説明する。な
お、図における支持基板電位はワード線の駆動パルスと
重ね合わせて記載している。
【００７２】データを書き込む際には第１乃至第４の実
施例と同様に、“０”のデータを書き込むメモリセルの
ビット線及びワード線に正電圧（図の場合には３Ｖ）を
印加し、ホールド線を０ＶにしてＭＩＳＦＥＴをＯＮさ
せることによってドレイン近傍において衝突電離を起こ
し、この衝突電離によって発生した電子−正孔対の内の
電子をゲート電極及びドレイン領域に逃がすことによっ
て正孔を半導体層内の電気的に浮遊した領域に蓄積す
る。
施例と同様に、“０”のデータを書き込むメモリセルの
ビット線及びワード線に正電圧（図の場合には３Ｖ）を
印加し、ホールド線を０ＶにしてＭＩＳＦＥＴをＯＮさ
せることによってドレイン近傍において衝突電離を起こ
し、この衝突電離によって発生した電子−正孔対の内の
電子をゲート電極及びドレイン領域に逃がすことによっ
て正孔を半導体層内の電気的に浮遊した領域に蓄積す
る。
【００７３】この場合、書込から保持まで支持基板に正
電圧（図の場合には１０Ｖ）を連続して印加することに
よって、正孔はクーロン斥力によって分離絶縁膜界面か
ら離れ、書込と保持との間の瞬間的な切替え動作中に界
面準位によって正孔が消滅するのを防止することができ
る。なお、“１”のデータを書き込むメモリセルは、正
孔が蓄積されないので、支持基板に正電圧を印加しても
特段の効果は生じないものである。
電圧（図の場合には１０Ｖ）を連続して印加することに
よって、正孔はクーロン斥力によって分離絶縁膜界面か
ら離れ、書込と保持との間の瞬間的な切替え動作中に界
面準位によって正孔が消滅するのを防止することができ
る。なお、“１”のデータを書き込むメモリセルは、正
孔が蓄積されないので、支持基板に正電圧を印加しても
特段の効果は生じないものである。
【００７４】なお、上記の半導体装置の各実施例及びそ
の動作方法の各実施例においては、ｎ型ＭＩＳＦＥＴに
ついて説明しているが原理的には速度が遅くなるだけ
で、ｐ型ＭＩＳＦＥＴを用いても良いものであり、その
場合には、蓄積される電荷は電子となり、各信号線に印
加する電圧は上記各実施例において印加する電圧と逆極
性の電圧である。
の動作方法の各実施例においては、ｎ型ＭＩＳＦＥＴに
ついて説明しているが原理的には速度が遅くなるだけ
で、ｐ型ＭＩＳＦＥＴを用いても良いものであり、その
場合には、蓄積される電荷は電子となり、各信号線に印
加する電圧は上記各実施例において印加する電圧と逆極
性の電圧である。
【００７５】
【発明の効果】本発明によれば、ＳＯＩ構造のＭＩＳＦ
ＥＴからなるメモリセルの電気的に浮遊した領域にソー
ス・ドレイン領域と反対導電型の電荷を蓄積するように
したので、キャパシタが不要になり、且つ、Ｂｉｐ動作
により電荷の蓄積及び読出を行うので多値記憶が可能に
なるので、従来の１トランジスタ及び１キャパシタから
なる半導体記憶装置と比較して集積度を大幅に向上する
ことができ、また、蓄積される電荷がソース・ドレイン
領域と反対導電型であり、且つ、その動作において支持
基板に適当な電位を印加して蓄積された電荷の再結合に
よる消滅を防止することによって、従来の１トランジス
タのみからなる半導体記憶装置と比較して電荷保持時間
を長く且つリフレッシュ時間を長くすることができると
共に、消去時間を大幅に短縮することが可能になる。
ＥＴからなるメモリセルの電気的に浮遊した領域にソー
ス・ドレイン領域と反対導電型の電荷を蓄積するように
したので、キャパシタが不要になり、且つ、Ｂｉｐ動作
により電荷の蓄積及び読出を行うので多値記憶が可能に
なるので、従来の１トランジスタ及び１キャパシタから
なる半導体記憶装置と比較して集積度を大幅に向上する
ことができ、また、蓄積される電荷がソース・ドレイン
領域と反対導電型であり、且つ、その動作において支持
基板に適当な電位を印加して蓄積された電荷の再結合に
よる消滅を防止することによって、従来の１トランジス
タのみからなる半導体記憶装置と比較して電荷保持時間
を長く且つリフレッシュ時間を長くすることができると
共に、消去時間を大幅に短縮することが可能になる。
【図１】本発明の半導体記憶装置を構成するメモリセル
の原理的構成の説明図である。
の原理的構成の説明図である。
【図２】本発明の半導体記憶装置の製造方法に関する第
１の実施例の途中までの製造工程の説明図である。
１の実施例の途中までの製造工程の説明図である。
【図３】本発明の半導体記憶装置の製造方法に関する第
１の実施例の図２以降の途中までの製造工程の説明図で
ある。
１の実施例の図２以降の途中までの製造工程の説明図で
ある。
【図４】本発明の半導体記憶装置の製造方法に関する第
１の実施例の図３以降の製造工程の説明図である。
１の実施例の図３以降の製造工程の説明図である。
【図５】本発明の半導体記憶装置の製造方法に関する第
２の実施例の途中までの製造工程の説明図である。
２の実施例の途中までの製造工程の説明図である。
【図６】本発明の半導体記憶装置の製造方法に関する第
３の実施例の途中までの製造工程の説明図である。
３の実施例の途中までの製造工程の説明図である。
【図７】本発明の半導体記憶装置の動作方法の第１の実
施例の説明図である。
施例の説明図である。
【図８】本発明の半導体記憶装置の動作方法の第２及び
第３の実施例の説明図である。
第３の実施例の説明図である。
【図９】本発明の半導体記憶装置の動作方法の第４及び
第５の実施例の説明図である。
第５の実施例の説明図である。
１ 支持基板
２ 絶縁膜
３ 半導体島状領域
４ 素子分離絶縁膜
５ ゲート絶縁膜
６ ゲート電極
７ ソース領域
８ ドレイン領域
９ チャネル領域
１０ 空乏層
１１ 電気的に浮遊している領域
１２ 正孔
１３ ホールド線
１４ ビット線
１５ ワード線
１６ シリコン半導体基板
１７ 酸素イオン
１８ イオン注入層
１９ ＳｉＯ2 層
２０ シリコン半導体層
２１ パッド酸化膜
２２ Ｓｉ3 Ｎ4 膜
２３ レジストマスク
２４ Ｂイオン
２５ 選択酸化膜
２６ ゲート酸化膜
２７ Ｂイオン
２８ ゲート電極
２９ Ａｓイオン
３０ ソース領域
３１ ドレイン領域
３２ ＰＳＧ膜
３３ ソース電極
３４ ドレイン電極
３５ 第１のシリコン半導体基板
３６ ＳｉＯ2 膜
３７ 第２のシリコン半導体基板
３８ 高不純物濃度シリコン半導体基板
３９ 低不純物濃度シリコン半導体層
４０ シリコン半導体基板
４１ ＳｉＯ2 膜
Claims (8)
- 【請求項１】 支持基板上に絶縁膜を介して設けられ、
且つ、隣接する領域から完全に電気的に絶縁分離された
厚さ０．１μｍ以上の複数の半導体島状領域に夫々１つ
のＭＩＳＦＥＴを設け、且つ、前記ＭＩＳＦＥＴのソー
ス・ドレイン領域と反対導電型の電荷からなるデータ記
憶のための電荷を前記ＭＩＳＦＥＴのソース・ドレイン
領域間の電気的に浮遊した領域に蓄積することを特徴と
する半導体記憶装置。 - 【請求項２】 支持基板上に絶縁膜を介して設けられ、
且つ、隣接する領域から完全に電気的に絶縁分離された
厚さ０．１μｍ以上の複数の半導体島状領域に夫々１つ
のｎチャネル型ＭＩＳＦＥＴを設け、且つ、前記ＭＩＳ
ＦＥＴのソース・ドレイン領域と反対導電型の電荷から
なるデータ記憶のための電荷をＭＩＳＦＥＴのソース・
ドレイン領域間の電気的に浮遊した領域に蓄積するよう
にした半導体記憶装置の動作方法において、少なくとも
データの書込時にホールド線に接続されている前記ソー
ス領域に対し、ビット線に接続されている前記ドレイン
領域の電圧が正になるように電圧を印加すると共に、ワ
ード線に接続されているゲート電極にチャネル領域の表
面がｎ型に反転するような電位を選択的に印加してデー
タの書込みを行うことを特徴とする半導体記憶装置の動
作方法。 - 【請求項３】 上記支持基板に正電位を印加した状態で
データの書込みを行うことを特徴とする請求項２記載の
半導体記憶装置の動作方法。 - 【請求項４】 上記ワード線に印加する正電位が２つ以
上の値を持つことを特徴とする請求項２または３記載の
半導体記憶装置の動作方法。 - 【請求項５】 上記ビット線とホールド線とが同一電位
で上記電気的に浮遊した領域に対して正電位になるよう
に電圧を印加し、且つ、上記ワード線を前記電気的に浮
遊した領域に対して零または正電位となるように電圧を
印加してデータの保持を行うことを特徴とする請求項２
乃至４のいずれか１項に記載の半導体記憶装置の動作方
法。 - 【請求項６】 上記支持基板にホールド線と同一周期で
且つ零または同極性の電位を印加してデータの保持を行
うことを特徴とする請求項５記載の半導体記憶装置の動
作方法。 - 【請求項７】 上記ホールド線に対して上記ビット線が
正電位となるように電圧を印加し、且つ、上記ワード線
を上記電気的に浮遊した領域に対して零または負電位と
なるように電圧を印加してデータの読出を行うことを特
徴とする請求項２乃至６のいずれか１項に記載の半導体
記憶装置の動作方法。 - 【請求項８】 上記ホールド線、ビット線、及び、ワー
ド線の全てを零電位にしてデータの消去を行うことを特
徴とする請求項２乃至７のいずれか１項に記載の半導体
記憶装置の動作方法。
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