JP3407232B2 - 半導体記憶装置及びその動作方法 - Google Patents
半導体記憶装置及びその動作方法Info
- Publication number
- JP3407232B2 JP3407232B2 JP02008995A JP2008995A JP3407232B2 JP 3407232 B2 JP3407232 B2 JP 3407232B2 JP 02008995 A JP02008995 A JP 02008995A JP 2008995 A JP2008995 A JP 2008995A JP 3407232 B2 JP3407232 B2 JP 3407232B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory device
- semiconductor memory
- region
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 91
- 238000000034 method Methods 0.000 title claims description 36
- 239000000758 substrate Substances 0.000 claims description 53
- 230000000717 retained effect Effects 0.000 claims description 2
- 238000013500 data storage Methods 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 32
- 229910052710 silicon Inorganic materials 0.000 description 32
- 239000010703 silicon Substances 0.000 description 32
- 238000003860 storage Methods 0.000 description 20
- 239000003990 capacitor Substances 0.000 description 18
- 239000012535 impurity Substances 0.000 description 16
- 238000004519 manufacturing process Methods 0.000 description 15
- 230000014759 maintenance of location Effects 0.000 description 10
- 238000002955 isolation Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 7
- 238000005036 potential barrier Methods 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 230000002829 reductive effect Effects 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 239000012298 atmosphere Substances 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000005360 phosphosilicate glass Substances 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- -1 oxygen ions Chemical class 0.000 description 3
- 238000005215 recombination Methods 0.000 description 3
- 230000006798 recombination Effects 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 238000005411 Van der Waals force Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 238000011017 operating method Methods 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 241000053208 Porcellio laevis Species 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000005260 alpha ray Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
Landscapes
- Microelectronics & Electronic Packaging (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Thin Film Transistor (AREA)
- Dram (AREA)
Description
動作方法に関し、特に、電荷蓄積用のキャパシタを不要
とした1トランジスタメモリセルからなる多値記憶が可
能なダイナミックランダムアクセス型の半導体記憶装置
及びその動作方法に関するものである。
ミックランダムアクセスメモリ(DRAM)やスタティ
ックランダムアクセスメモリ(SRAM)等の半導体装
置が用いられており、特に、MISFETをスイッチン
グ素子として用いた半導体記憶装置が多く用いられてい
る。
は、スイッチング素子としての一個のMISFETと電
荷を蓄積するための一個のキャパシタから構成されてお
り、キャパシタに電荷が蓄えられてビット線の電位が高
い状態と電荷がなくてビット線の電位が低い状態とで、
夫々の状態を“0”と“1”に記憶している。
って、スイッチング素子と共にキャパシタの2次元的面
積を小さくすることが要請されているが、面積が小さく
なると蓄積電荷量が少なくなるためキャパシタが保持で
きる電位が低下する。そうすると、ビット線の電位の高
低差が小さくなるため記憶データの読出が困難となり、
また、α線等に起因するソフトエラーに対しても弱くな
る問題があった。
シタの面積を3次元的に大きくしてキャパシタの蓄積電
荷量を多くするスタック型キャパシタ、フィン型キャパ
シタ、或いは、トレンチ型キャパシタ等が開発され、さ
らに、誘電率を大きくして蓄積電荷量を多くするため
に、高誘電率の絶縁膜を用いたキャパシタも開発されて
いる。
元的キャパシタを用いた場合には、素子の段差が大きく
なり平坦化が困難になると共に、キャパシタにかかる応
力が大きくなり、絶縁破壊の影響により製造歩留りが低
下し、また、信頼性が低下するという問題が生じてい
る。一方、高誘電率の絶縁膜を用いた場合には、絶縁膜
の薄膜化に伴ってリーク電流が増大するという問題があ
った。
決するために、以下に示す種々の提案を行っている。第
1の提案(特開昭54−5635号公報)は、絶縁分離
されたSOS(Silicon on Sapphir
e)構造の島状領域に形成したnチャネル型のMISF
ETのみを用いて、データを記憶する半導体記憶装置に
関するものである。
印加してチャネルを生成したのち、正電圧を急激に遮断
してチャネル内に流れていた電子を半導体基板内に注入
するチャージポンプ現象を用いて電荷をMISFETの
みで書込・保持するものであり、また、半導体基板のチ
ャネルコンダクタンスの変化を読み取ることによって、
保持データの読出を行うものである。
3号公報)は、第1の提案を改良したもので、サファイ
ア基板上に高不純物濃度シリコン層を介して低不純物濃
度シリコン層をエピタキシャル成長させ、この低不純物
濃度シリコン層内にソース・ドレイン領域を形成するも
のであり、第1の提案に比べてソース・ドレイン領域を
設ける低不純物濃度シリコン層の結晶欠陥が少なくなる
ことにより、注入された電荷のライフタイムは長くな
り、リフレッシュ動作を減らすことができる。
95号公報)は、SOI(Silicon on In
sulator)構造のnチャネル型MISFETを用
いたものであり、半導体支持基板と半導体層を分離する
埋込酸化膜中に多結晶シリコン層を埋め込み、このフロ
ーティングゲートとして作用する多結晶シリコン層中に
ドレイン・アバランシェブレークダウンによって生成し
た電子を注入するものであり、蓄積電荷の有無によって
MISFETのしきい値電圧を変化させるものである。
リセルを構成するものとしては意図されていないが、原
理的には、EPROM或いはEEPROM的な半導体記
憶装置として使用し得るものである。
び第2の提案の場合には、蓄積される電荷がソース・ド
レイン領域の導電型と同導電型の電荷であるため、ソー
ス・ドレイン領域と反対導電型の蓄積領域中において、
この蓄積領域の多数キャリアである正孔と再結合して消
滅するので、電荷の保持時間は約100μ秒程度と短
く、頻繁なリフレッシュ動作を必要とする問題があり、
保持時間を長くするためには液体窒素温度に冷却して使
用する必要があった。
EPROM的な構成であるため、半導体記憶装置として
使用した場合には、紫外線照射や加熱によってデータを
消去するか、或いは、高電圧を印加して電気的に消去す
る必要があるため、消去時間が長くなったり、或いは、
高電圧を必要とする問題がある。
Tのみを用いてメモリセルを構成する際に、液体窒素温
度に冷却することなく電荷の保持時間を長くし、且つ、
消去時間を大幅に短縮し、さらに、多値記憶を可能にす
ることを目的とする。
憶装置を構成するメモリセルの原理的構成の説明図であ
り、この図1を参照して本発明における課題を解決する
ための手段を説明する。なお、図1(a)はメモリセル
の断面図であり、図1(b)は図1(a)のメモリセル
の等価回路であり、また、図1(c)は図1(a)のメ
モリセルのVd−Id 特性を示す特性曲線である。
縁膜2を介して設けられ、且つ、隣接する領域から完全
に電気的に絶縁分離された厚さ0.1μm以上の複数の
半導体島状領域3に夫々1つのMISFETを設け、且
つ、MISFETのソース・ドレイン領域7,8と反対
導電型の電荷からなるデータ記憶のための電荷12をM
ISFETのソース・ドレイン領域7,8間の電気的に
浮遊した領域11に蓄積することを特徴とする。
られ、且つ、隣接する領域から完全に電気的に絶縁分離
された厚さ0.1μm以上の複数の半導体島状領域3に
夫々1つのnチャネル型MISFETを設け、且つ、M
ISFETのソース・ドレイン領域7,8と反対導電型
の電荷からなるデータ記憶のための電荷12をMISF
ETのソース・ドレイン領域7,8間の電気的に浮遊し
た領域11に蓄積するようにした半導体記憶装置の動作
方法において、ホールド線13に接続されているソース
領域7に対し、ビット線14に接続されているドレイン
領域8の電圧が正になるように電圧を印加すると共に、
ワード線15に接続されているゲート電極6にチャネル
領域9の表面がn型に反転するような電位を選択的に印
加してデータの書込みを行うことを特徴とする。
法において、支持基板1に正電位を印加した状態でデー
タの書込みを行うことを特徴とする。また、本発明は、
半導体記憶装置の動作方法において、ワード線15に印
加する正電位が2つ以上の値を持つことを特徴とする。
法において、ビット線14とホールド線13とが同一電
位で電気的に浮遊した領域11に対して正電位になるよ
うに電圧を印加し、且つ、ワード線15を電気的に浮遊
した領域11に対して零または正電位となるように電圧
を印加してデータの保持を行うことを特徴とする。
法において、支持基板1にホールド線13と同一周期で
且つ零または同極性の電位を印加してデータの保持を行
うことを特徴とする。
法において、ホールド線13に対してビット線14が正
電位となるように電圧を印加し、且つ、ワード線15を
電気的に浮遊した領域11に対して零または負電位とな
るように電圧を印加してデータの読出を行うことを特徴
とする。
法において、ホールド線13、ビット線14、及び、ワ
ード線15の全てを零電位にしてデータの消去を行うこ
とを特徴とする。
明する。 図1(a)参照 支持基板1上に分離絶縁膜となる絶縁膜2を介して設け
られ、且つ、隣接する領域から完全に電気的に絶縁分離
された複数の半導体島状領域3の厚さを0.1μm以上
にすることによって、この半導体島状領域3に夫々1つ
のMISFETを設た場合、MISFETのソース・ド
レイン領域7,8間のチャネル領域9に発生する空乏層
10が及ばない電気的に浮遊した領域11が形成され
る。この電気的に浮遊した領域11にMISFETのソ
ース・ドレイン領域7,8と反対導電型の電荷からなる
データ記憶のための電荷12を蓄積することによって1
つのMISFETのみによってデータを長く記憶するこ
とができる。
ース領域7に対し、ビット線14に接続されているドレ
イン領域8の電圧が正になるように電圧を印加すると共
に、ワード線15に接続されているゲート電極6にチャ
ネル領域9の表面がn型に反転するような電位を選択的
に印加することによって電子(e- )はドレイン領域8
側に走行し、ドレイン領域8近傍において衝突電離を起
こして電子−正孔対を形成する。
子はゲート電界とドレイン電界とによってゲート電極6
及びドレイン領域8に抜けてしまうが、移動度の小さな
正孔(e+ )12はソース領域7に抜けずにチャネル領
域9に発生する空乏層10が及ばない電気的に浮遊した
領域11に留まることによって、データが書き込まれる
ことになる。
でデータの書込みを行うことにより、書込時に正孔12
をクーロン斥力によって界面準位の多い支持基板界面か
ら遠ざけることができるので、蓄積されるべき正孔12
が界面準位によって減少することを防止することができ
る。また、ワード線15に印加する正電位を2つ以上の
値を持つようにすることによって多値記憶が可能にな
る。
同一電位で且つ電荷蓄積領域である電気的に浮遊した領
域11に対して正電位になるように電圧を印加してソー
ス領域7及びドレイン領域8の正孔12に対するポテン
シャル・バリアを高くすることによって、蓄積された正
孔12がn+ 型のソース・ドレイン領域7,8に拡散し
て再結合によって消滅することを防止すると共に、ワー
ド線15を電気的に浮遊した領域11に対して零または
正電位となるように電圧を印加することによって、蓄積
された正孔12がゲート絶縁膜界面に拡散して消滅する
ことを防止し、保持時間を長くすることができる。
周期で且つ零または同極性の電位を印加することによっ
て、蓄積された正孔12を界面準位の多い支持基板界面
から遠ざけることができるので、さらに、保持時間を長
くすることができる。
4が正電位となるように電圧を印加し、且つ、ワード線
15を電気的に浮遊した領域11に対して零または負電
位となるように電圧を印加すると、正孔12の蓄積によ
りチャネル領域9のソース領域7に対するポテンシャル
バリアが低下して正帰還がかかり、ソース領域7をエミ
ッタ、チャネル領域9をベース、及び、ドレイン領域8
をコレクタとする横型のnpnバイポーラトランジスタ
が動作し、このBip動作によって流れるコレクタ電流
を検出することによってデータの読出を行うことができ
る。
正孔電流量IB のhFE倍で表され、この正孔電流量IB
は蓄積する正孔濃度に依存するものである。なお、この
hFE(≡IC /IB )の値は数十〜数百であるが、ベー
ス領域、即ち、チャネル領域の長さと不純物濃度に依存
し、また、コレクタ電流Id (IC)は、ドレイン電圧
とゲート電圧とに依存する。
突電離によって発生した正孔はドレイン電圧Vd の増加
に伴って増加し、チャネル領域のポテンシャルが低下す
ることによってBip動作を開始する。この場合、ゲー
ト電圧Vg が低いと反転層のキャリア濃度が少ないので
衝突電離の確率が低下し、正孔の発生量が低下するの
で、コレクタ電流Id (IC )も制限されて低下する。
び、ワード線15の全てを零電位にすることによって、
正孔12を拡散電流としてn+ 型領域であるソース・ド
レイン領域7,8に流し、再結合によって消滅させるこ
とによって、データの消去を行うことができる。
第1の実施例である、SIMOX(Separatio
n by IMplanted OXygen)法を用
いた製造工程を図2乃至図4を参照して説明する。な
お、図3及び図4は、ウェハ状態を示す図2における1
つのメモリセルに対応する一部領域を拡大したものであ
る。
00μmのシリコン半導体基板16に、200KeVの
加速電圧で、1.8×1018cm-2のドーズ量で酸素イ
オン17を注入することによって、深さ0.4μmの位
置にイオン注入層18を形成する。
320℃とした状態で6時間熱処理をすることによっ
て、注入した酸素イオン17とSiとを結合させて、厚
さ0.4μmのSiO2 層19及び厚さ0.3μmのシ
リコン半導体層20を形成して、SOI構造を形成す
る。
50Åのパッド酸化膜21を形成したのち、CVD法に
よって0.1μmのSi3 N4 膜22を堆積させ、次い
で、レジスト層を塗布しパターニングすることによって
形成したレジストマスク23をマスクとして60KeV
の加速電圧で、5×1013cm-2のドーズ量でBイオン
24をイオン注入する。
エッチングして、選択酸化用マスクを形成したのち、レ
ジストマスクを除去し、次いで、1000℃のウェット
酸化雰囲気中で熱酸化することによって0.6μmの素
子分離酸化膜25を形成する。この場合、注入したBの
一部は素子分離酸化膜25とシリコン半導体層20の界
面に析出してチャネル・ストッパー(図示せず)とな
る。
のち、熱酸化によって50Åのゲート酸化膜26を形成
し、次いで、しきい値Vthを制御するために25KeV
の加速電圧で、1.5×1012cm-2のドーズ量でBイ
オン27をイオン注入する。
Pを1×1020cm-3にドープしたのち、所定パターン
のレジストマスク(図示せず)をマスクとして多結晶シ
リコンをパターニングすることによってゲート電極28
を形成する。
加速電圧で、5×10 15cm-2のドーズ量でAsイオン
29をイオン注入し、窒素雰囲気中で800℃で20分
間熱処理をすることによって注入したAsイオンを活性
化してソース・ドレイン領域30,31を形成する。
2を堆積させて、このPSG膜32にコンタクトホール
を形成し、次いで、全面にアルミニウム層を蒸着したの
ちパターニングしてソース・ドレイン電極33,34及
びそれに接続する配線層(図示せず)を形成してメモリ
セルが完成する。
の占有面積を1とした場合、キャパシタの占有面積は
0.5程度であり、メモリセル全体としては1.5の占
有面積を必要としていたのに対して、本発明の半導体記
憶装置は1つのMISFETのみによって1つのメモリ
セルを構成することができるので、その占有面積は1と
なり、記憶密度は1.5倍に向上する。
を用いた本発明の第2の実施例の製造工程を説明する。 図5(a)参照 まず、ボロン濃度が1.35×1015cm-3で厚さが6
00μmの第1のシリコン半導体基板35をウェットO
2 雰囲気中において、1100℃の基板温度で1時間熱
処理することによって、表面に0.6μmの厚さのSi
O2 膜36を形成する。
600μmの第2のシリコン半導体基板37と第1のシ
リコン半導体基板35とを重ね合わせ、約50gcm-2
の加重をかけた状態でファンデルワールス力によって両
者を自然に接合させ、ドライO2 雰囲気中において、1
100℃の基板温度で2時間熱処理することによって、
両者を貼り合わせる。
たのち研磨することによって、第1のシリコン半導体基
板35の厚さを0.5μmまで薄層化する。次いで、図
3(c)乃至図4(h)と同様の工程を経て、図4
(h)に示す構造と基本的に同様なメモリセルが完成す
る。
せ法を用いた本発明の第3の実施例の製造工程を説明す
る。 図6(a)参照 まず、ボロン濃度が1.00×1019cm-3(比抵抗:
0.01Ω・cm)で厚さが600μmの高不純物濃度
シリコン半導体基板38の表面に、ボロン濃度が1.3
5×1015cm-3(比抵抗:10Ω・cm)の低不純物
濃度シリコン半導体層39を0.3μmエピタキシャル
成長させる。
不純物濃度が1.35×1015cm-3で厚さが600μ
mのシリコン半導体基板40と高不純物濃度シリコン半
導体基板38とを重ね合わせ、約50gcm-2の加重を
かけた状態でファンデルワールス力によって両者を自然
に接合させ、ドライO2 雰囲気中において、1000℃
の基板温度で1時間熱処理することによって、両者を貼
り合わせる。
高不純物濃度シリコン半導体基板38表面を研削して2
00μmの厚さにしたのち、HFとHNO3 からなるエ
ッチング液を用いて高不純物濃度シリコン半導体基板3
8のみを選択的にエッチング除去して0.3μmの厚さ
の低不純物濃度シリコン半導体層39を残存させる。次
いで、図3(c)乃至図4(h)と同様の工程を経て、
図4(h)に示す構造と基本的に同様なメモリセルが完
成する。
の厚さを0.3μm或いは0.5μmで説明している
が、この厚さは、メモリセルを形成した際に、ソース・
ドレイン領域間のチャネル領域に発生する空乏層10が
及ばない電気的に浮遊した領域が形成される厚さ、即
ち、0.1μm以上であれば良いものである。
36、図6の41)の厚さとして、0.4μm乃至0.
6μmを採用しているが、これらの数値に限られるもの
ではない。また、ゲート絶縁膜及びゲート電極の厚さと
しては50Å及び0.2μmで説明しているが、これら
の数値に限られるものではなく、夫々45Å乃至55Å
及び0.18乃至0.22であれば良く、さらに、ゲー
ト電極となる多結晶シリコンにドープするPの濃度は2
×1020cm-3以下であれば良い。
cm-3乃至6×1017cm-3、好適には3.3×1017
cm-3であれば良く、ソース・ドレイン領域の深さは
0.15μm以下、好適には0.1μmであれば良く、
ソース・ドレイン領域の不純物濃度は6×1019乃至5
×1020cm-3、好適には3.3×1020cm-3であれ
ば良く、さらに、チャネル長は0.15μm以上であれ
ば良い。
ル型MISFETを用いた半導体記憶装置の動作方法の
内の最も基本的な第1の実施例を説明する。 図7(a)参照 図7(a)は、本発明の半導体記憶装置のデータの書込
時、データの保持時、データの読出時、及び、データの
消去時における、各ドレイン領域に接続するビット線、
ゲート電極に接続するワード線、及び、ソース領域に接
続するホールド線に印加する電圧(動作パルス)を示し
たものであり、上段が正孔を蓄積・保持する“0”の状
態における動作パルスを表し、下段が正孔を蓄積してい
ない“1”の状態における動作パルスを表す。
タを書き込むメモリセルのビット線及びワード線に正電
圧(図の場合には3V)を印加し、ホールド線を0Vに
してMISFETをONさせることによってドレイン近
傍において衝突電離を起こし、衝突電離によって発生し
た電子−正孔対の内の電子をゲート電極及びドレイン領
域に逃がすことによって正孔を半導体層内の電気的に浮
遊した領域に蓄積する。なお、“1”のデータを書き込
むメモリセル、即ち、正孔を蓄積させないメモリセルの
ワード線には反転層が生じないように0Vの電圧を印加
することによって、MISFETをOFF状態にすれば
良い。
のワード線の電位を0Vにすると共に、各メモリセルの
ビット線及びホールド線に正電圧(図の場合には3V)
を印加して、正孔に対するソース・ドレイン領域のポテ
ンシャル・バリアを高くして正孔がソース・ドレイン領
域に拡散することを防止する。なお、この場合の正孔の
ライフタイムはpn接合面やSi/SiO2 界面の結晶
性に強く依存するが、大凡2〜10msecであると推
定されるので、リフレッシュ時間としては2〜4mse
c程度の値が設計的に要求される。
のワード線及びホールド線の電位を0Vにした状態で、
各メモリセルのビット線に正電圧(図の場合には3V)
を印加する。この場合、メモリセルのチャネル領域は蓄
積されている正孔によってソース領域に対してポテンシ
ャル・バリアが低くなっているので、ビット線に正電圧
を印加してソース・ドレイン間にポテンシャル勾配をつ
けることによって電子がソース領域からドレイン領域に
向かって流れる。なお、この場合、ワード線の電位は負
電位にしても良い。
層を流れる通常のMIS動作によるものではなく、シリ
コン半導体基板内を流れるBip動作による電流成分で
あり、且つ、このドレイン電流は蓄積されている正孔濃
度に比例する。一方、正孔が蓄積されていないメモリセ
ルにおいては、Bip動作が生ぜず、且つ、ワード線が
0VでMISFETがOFFした状態のままであるため
ドレイン電流は流れないので、この電流の差を検出回路
で直接読み取ることによって“0”或いは“1”の読出
が可能となる。
量によって行うことも可能である。即ち、ドレインに電
流が流れるとビット線に流れる電流量に比例した逆起電
力が発生し、この逆起電力はドレインの電位を一時的に
低下させるので、この低下量を検出回路で検出しても良
い。この方法は、デバイスの省電力化にとって有効であ
るが、検出精度は直接電流量を検出する前者の方法に劣
るものである。
のビット線、ワード線、及び、ホールド線の電位を全て
0Vにすることによって、蓄積されていた正孔はn+ 型
のソース・ドレイン領域に拡散によって流れ込み、電子
と再結合して消滅する。この場合の消去時間は、正孔の
移動速度(4.3×107 cm/sec)及びチャネル
長(0.15μm=0.15×10-4cm)からみて、
0.35psec程度と推定される。
“1”の1ビット/セルとして説明しているが、本発明
の半導体記憶装置は多値記憶が可能になるものである。
この多値記憶方式自体は原理的に知られているものであ
り、電荷の蓄積状態を3つ以上に設定することによっ
て、“0”或いは“1”以外のデータを記憶できるもの
であり、例えば、4つの電荷蓄積状態を設定することに
よって従来の2倍の2ビットの記憶が可能になる。
示すもので、図7(c)は、2ビット/セルによる多値
記憶方式を説明するものである。8ビットのデータ(図
の場合は、11100100)を記憶する場合に、図7
(b)に示すように従来の1ビット/セルによる記憶方
式では8セルが必要であったが、2ビット/セルによる
多値記憶方式では各セルが夫々2ビット分記憶するので
4セルで充分であるため、単純には集積度は2倍に向上
するが、キャパシタの有無を加味すると集積度は3倍に
向上する。
なくとも記憶密度の向上が可能であるため、超高密度メ
モリにとって魅力のある方式であるが、従来のキャパシ
タによって電荷を蓄積する方式では容量が極めて小さい
ため、4つ以上の蓄積電荷の各蓄積量の差が小さすぎ、
その差を精度良く検出することは困難であるため実用に
は至っていなかった。
構成するメモリセルは、正孔の蓄積量が図1(c)に示
すように印加するゲート電圧レベルに依存するものであ
るので、ゲート電極にいくつかのレベルを選択して印加
することによって多値記憶が可能になり、また、データ
の読出においては、ドレイン電流(コレクタ電流)を検
出するものであるので、蓄積されている電荷量の差が小
さくてもhFE(数十〜数百)倍に増幅して検出するので
高精度の検出回路は不要となり、多値記憶の読出が容易
に行えるようになる。
nチャネル型MISFETを用いた半導体記憶装置の動
作方法に関する第2乃至第5の実施例を説明する。な
お、図8乃至図9は図7(a)と同様に、データの書込
時、データの保持時、データの読出時、及び、データの
消去時における、ビット線、ワード線、及び、ホールド
線に印加する電圧(動作パルス)を示したものであり、
上段が正孔を蓄積・保持する“0”の状態における動作
パルスを表し、下段が正孔を蓄積していない“1”の状
態における動作パルスを表す。
実施例の説明図であり、第1の実施例と比較するとデー
タ保持時にワード線に正電圧(図の場合には3V)を印
加する点で相違しているだけで、他のデータの書込時、
データの読出時、及び、データの消去時の駆動パルスは
第1の実施例と同様であるので、データ保持時について
のみ説明する。
様に各メモリセルのビット線及びホールド線に正電圧
(図の場合には3V)を印加して、正孔に対するソース
・ドレイン領域のポテンシャル・バリアを高くしてソー
ス・ドレイン領域に拡散することを防止すると共に、ワ
ード線に3Vの電圧を印加することによって正孔がゲー
ト酸化膜界面に拡散して界面準位等により消滅すること
を防止するので、第1の実施例と比較して電荷保持時間
が向上する。
に関する第3の実施例を説明すると、この第3の実施例
は、第1の実施例と比較するとデータ保持時に支持基板
に正電圧(図の場合には10V)を印加する点、即ち、
支持基板にホールド線と同周期で電圧を印加する点で相
違しているだけであり、他のデータの書込時、データの
読出時、及び、データの消去時の駆動パルスは第1の実
施例と同様であるので、データ保持時についてのみ説明
する。
様に各メモリセルのビット線及びホールド線に正電圧
(図の場合には3V)を印加して、正孔に対するソース
・ドレイン領域のポテンシャル・バリアを高くしてソー
ス・ドレイン領域に拡散することを防止すると共に、支
持基板に10Vの電圧を印加することによって正孔が分
離酸化膜界面に拡散して界面準位等により消滅すること
を防止するので、第1の実施例と比較して電荷保持時間
が向上し、また、第2の実施例と比較した場合には略同
等の効果が得られる。
ット線或いはホールド線に印加する電圧と同じでも良い
が、分離酸化膜の膜厚が0.4〜0.6μmと厚く電界
が弱められるので、正孔の拡散をより効果的に防止する
ためには+10V程度の電圧の印加が好ましい。
に関する第4の実施例を説明すると、この第4の実施例
は、第2の実施例と比較するとデータ保持時に支持基板
に正電圧(図の場合には10V)を印加する点、即ち、
支持基板にホールド線と同周期で電圧を印加する点で相
違しているだけであり、他のデータの書込時、データの
読出時、及び、データの消去時の駆動パルスは第2の実
施例と同様であるので、データ保持時についてのみ説明
する。
様に各メモリセルのワード線、ビット線、及び、ホール
ド線の全てに正電圧(図の場合には3V)を印加して、
正孔に対するソース・ドレイン領域のポテンシャル・バ
リアを高くしてソース・ドレイン領域に拡散することを
防止し、且つ、正孔がゲート酸化膜界面に拡散して界面
準位等により消滅することを防止すると共に、支持基板
に10Vの電圧を印加することによって正孔が分離酸化
膜界面に拡散して界面準位等により消滅することを防止
するので、第2及び第3の実施例と比較して電荷保持時
間がさらに向上する。
に関する第5の実施例を説明すると、この第5の実施例
は、第4の実施例と比較するとデータ書込時に支持基板
に正電圧(図の場合には10V)を印加する点で相違し
ているだけで、他のデータの保持時、データの読出時、
及び、データの消去時の駆動パルスは第4の実施例と同
様であるので、データ書込時についてのみ説明する。な
お、図における支持基板電位はワード線の駆動パルスと
重ね合わせて記載している。
施例と同様に、“0”のデータを書き込むメモリセルの
ビット線及びワード線に正電圧(図の場合には3V)を
印加し、ホールド線を0VにしてMISFETをONさ
せることによってドレイン近傍において衝突電離を起こ
し、この衝突電離によって発生した電子−正孔対の内の
電子をゲート電極及びドレイン領域に逃がすことによっ
て正孔を半導体層内の電気的に浮遊した領域に蓄積す
る。
電圧(図の場合には10V)を連続して印加することに
よって、正孔はクーロン斥力によって分離絶縁膜界面か
ら離れ、書込と保持との間の瞬間的な切替え動作中に界
面準位によって正孔が消滅するのを防止することができ
る。なお、“1”のデータを書き込むメモリセルは、正
孔が蓄積されないので、支持基板に正電圧を印加しても
特段の効果は生じないものである。
の動作方法の各実施例においては、n型MISFETに
ついて説明しているが原理的には速度が遅くなるだけ
で、p型MISFETを用いても良いものであり、その
場合には、蓄積される電荷は電子となり、各信号線に印
加する電圧は上記各実施例において印加する電圧と逆極
性の電圧である。
ETからなるメモリセルの電気的に浮遊した領域にソー
ス・ドレイン領域と反対導電型の電荷を蓄積するように
したので、キャパシタが不要になり、且つ、Bip動作
により電荷の蓄積及び読出を行うので多値記憶が可能に
なるので、従来の1トランジスタ及び1キャパシタから
なる半導体記憶装置と比較して集積度を大幅に向上する
ことができ、また、蓄積される電荷がソース・ドレイン
領域と反対導電型であり、且つ、その動作において支持
基板に適当な電位を印加して蓄積された電荷の再結合に
よる消滅を防止することによって、従来の1トランジス
タのみからなる半導体記憶装置と比較して電荷保持時間
を長く且つリフレッシュ時間を長くすることができると
共に、消去時間を大幅に短縮することが可能になる。
の原理的構成の説明図である。
1の実施例の途中までの製造工程の説明図である。
1の実施例の図2以降の途中までの製造工程の説明図で
ある。
1の実施例の図3以降の製造工程の説明図である。
2の実施例の途中までの製造工程の説明図である。
3の実施例の途中までの製造工程の説明図である。
施例の説明図である。
第3の実施例の説明図である。
第5の実施例の説明図である。
Claims (8)
- 【請求項1】 支持基板上に絶縁膜を介して設けられ、
且つ、隣接する領域から完全に電気的に絶縁分離された
厚さ0.1μm以上の複数の半導体島状領域に夫々1つ
のMISFETを設け、且つ、前記MISFETのソー
ス・ドレイン領域と反対導電型の電荷からなるデータ記
憶のための電荷を前記MISFETのソース・ドレイン
領域間の電気的に浮遊した領域に蓄積することを特徴と
する半導体記憶装置。 - 【請求項2】 支持基板上に絶縁膜を介して設けられ、
且つ、隣接する領域から完全に電気的に絶縁分離された
厚さ0.1μm以上の複数の半導体島状領域に夫々1つ
のnチャネル型MISFETを設け、且つ、前記MIS
FETのソース・ドレイン領域と反対導電型の電荷から
なるデータ記憶のための電荷をMISFETのソース・
ドレイン領域間の電気的に浮遊した領域に蓄積するよう
にした半導体記憶装置の動作方法において、少なくとも
データの書込時にホールド線に接続されている前記ソー
ス領域に対し、ビット線に接続されている前記ドレイン
領域の電圧が正になるように電圧を印加すると共に、ワ
ード線に接続されているゲート電極にチャネル領域の表
面がn型に反転するような電位を選択的に印加してデー
タの書込みを行うことを特徴とする半導体記憶装置の動
作方法。 - 【請求項3】 上記支持基板に正電位を印加した状態で
データの書込みを行うことを特徴とする請求項2記載の
半導体記憶装置の動作方法。 - 【請求項4】 上記ワード線に印加する正電位が2つ以
上の値を持つことを特徴とする請求項2または3記載の
半導体記憶装置の動作方法。 - 【請求項5】 上記ビット線とホールド線とが同一電位
で上記電気的に浮遊した領域に対して正電位になるよう
に電圧を印加し、且つ、上記ワード線を前記電気的に浮
遊した領域に対して零または正電位となるように電圧を
印加してデータの保持を行うことを特徴とする請求項2
乃至4のいずれか1項に記載の半導体記憶装置の動作方
法。 - 【請求項6】 上記支持基板にホールド線と同一周期で
且つ零または同極性の電位を印加してデータの保持を行
うことを特徴とする請求項5記載の半導体記憶装置の動
作方法。 - 【請求項7】 上記ホールド線に対して上記ビット線が
正電位となるように電圧を印加し、且つ、上記ワード線
を上記電気的に浮遊した領域に対して零または負電位と
なるように電圧を印加してデータの読出を行うことを特
徴とする請求項2乃至6のいずれか1項に記載の半導体
記憶装置の動作方法。 - 【請求項8】 上記ホールド線、ビット線、及び、ワー
ド線の全てを零電位にしてデータの消去を行うことを特
徴とする請求項2乃至7のいずれか1項に記載の半導体
記憶装置の動作方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02008995A JP3407232B2 (ja) | 1995-02-08 | 1995-02-08 | 半導体記憶装置及びその動作方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02008995A JP3407232B2 (ja) | 1995-02-08 | 1995-02-08 | 半導体記憶装置及びその動作方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08213624A JPH08213624A (ja) | 1996-08-20 |
JP3407232B2 true JP3407232B2 (ja) | 2003-05-19 |
Family
ID=12017388
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP02008995A Expired - Lifetime JP3407232B2 (ja) | 1995-02-08 | 1995-02-08 | 半導体記憶装置及びその動作方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3407232B2 (ja) |
Families Citing this family (55)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6621725B2 (en) | 2000-08-17 | 2003-09-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device with floating storage bulk region and method of manufacturing the same |
JP4216483B2 (ja) * | 2001-02-15 | 2009-01-28 | 株式会社東芝 | 半導体メモリ装置 |
JP3884266B2 (ja) | 2001-02-19 | 2007-02-21 | 株式会社東芝 | 半導体メモリ装置及びその製造方法 |
TWI230392B (en) | 2001-06-18 | 2005-04-01 | Innovative Silicon Sa | Semiconductor device |
US20040228168A1 (en) | 2003-05-13 | 2004-11-18 | Richard Ferrant | Semiconductor memory device and method of operating same |
US7335934B2 (en) | 2003-07-22 | 2008-02-26 | Innovative Silicon S.A. | Integrated circuit device, and method of fabricating same |
JP4044510B2 (ja) * | 2003-10-30 | 2008-02-06 | 株式会社東芝 | 半導体集積回路装置 |
JP4342970B2 (ja) | 2004-02-02 | 2009-10-14 | 株式会社東芝 | 半導体メモリ装置及びその製造方法 |
US7606066B2 (en) * | 2005-09-07 | 2009-10-20 | Innovative Silicon Isi Sa | Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same |
US7683430B2 (en) | 2005-12-19 | 2010-03-23 | Innovative Silicon Isi Sa | Electrically floating body memory cell and array, and method of operating or controlling same |
KR100734304B1 (ko) | 2006-01-16 | 2007-07-02 | 삼성전자주식회사 | 트랜지스터의 제조방법 |
US7492632B2 (en) | 2006-04-07 | 2009-02-17 | Innovative Silicon Isi Sa | Memory array having a programmable word length, and method of operating same |
US7933142B2 (en) | 2006-05-02 | 2011-04-26 | Micron Technology, Inc. | Semiconductor memory cell and array using punch-through to program and read same |
US8069377B2 (en) | 2006-06-26 | 2011-11-29 | Micron Technology, Inc. | Integrated circuit having memory array including ECC and column redundancy and method of operating the same |
US7542340B2 (en) | 2006-07-11 | 2009-06-02 | Innovative Silicon Isi Sa | Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same |
KR101406604B1 (ko) | 2007-01-26 | 2014-06-11 | 마이크론 테크놀로지, 인코포레이티드 | 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 dram 트랜지스터 |
WO2009031052A2 (en) | 2007-03-29 | 2009-03-12 | Innovative Silicon S.A. | Zero-capacitor (floating body) random access memory circuits with polycide word lines and manufacturing methods therefor |
JP4745276B2 (ja) * | 2007-04-02 | 2011-08-10 | 株式会社東芝 | 半導体メモリ装置 |
US8064274B2 (en) | 2007-05-30 | 2011-11-22 | Micron Technology, Inc. | Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same |
US8085594B2 (en) | 2007-06-01 | 2011-12-27 | Micron Technology, Inc. | Reading technique for memory cell with electrically floating body transistor |
KR101448899B1 (ko) | 2007-06-12 | 2014-10-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 커패시터리스 메모리 |
WO2009039169A1 (en) | 2007-09-17 | 2009-03-26 | Innovative Silicon S.A. | Refreshing data of memory cells with electrically floating body transistors |
US8536628B2 (en) | 2007-11-29 | 2013-09-17 | Micron Technology, Inc. | Integrated circuit having memory cell array including barriers, and method of manufacturing same |
US8349662B2 (en) | 2007-12-11 | 2013-01-08 | Micron Technology, Inc. | Integrated circuit having memory cell array, and method of manufacturing same |
KR100892731B1 (ko) * | 2008-01-02 | 2009-04-10 | 주식회사 하이닉스반도체 | 1-트랜지스터형 디램 구동 방법 |
KR100892732B1 (ko) * | 2008-01-02 | 2009-04-10 | 주식회사 하이닉스반도체 | 1-트랜지스터형 디램 구동 방법 |
US8773933B2 (en) | 2012-03-16 | 2014-07-08 | Micron Technology, Inc. | Techniques for accessing memory cells |
US8014195B2 (en) | 2008-02-06 | 2011-09-06 | Micron Technology, Inc. | Single transistor memory cell |
US8189376B2 (en) | 2008-02-08 | 2012-05-29 | Micron Technology, Inc. | Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same |
US7957206B2 (en) | 2008-04-04 | 2011-06-07 | Micron Technology, Inc. | Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same |
KR101505494B1 (ko) * | 2008-04-30 | 2015-03-24 | 한양대학교 산학협력단 | 무 커패시터 메모리 소자 |
US7947543B2 (en) | 2008-09-25 | 2011-05-24 | Micron Technology, Inc. | Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation |
US7933140B2 (en) | 2008-10-02 | 2011-04-26 | Micron Technology, Inc. | Techniques for reducing a voltage swing |
US7924630B2 (en) | 2008-10-15 | 2011-04-12 | Micron Technology, Inc. | Techniques for simultaneously driving a plurality of source lines |
US8223574B2 (en) | 2008-11-05 | 2012-07-17 | Micron Technology, Inc. | Techniques for block refreshing a semiconductor memory device |
US8213226B2 (en) | 2008-12-05 | 2012-07-03 | Micron Technology, Inc. | Vertical transistor memory cell and array |
US8319294B2 (en) | 2009-02-18 | 2012-11-27 | Micron Technology, Inc. | Techniques for providing a source line plane |
WO2010102106A2 (en) | 2009-03-04 | 2010-09-10 | Innovative Silicon Isi Sa | Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device |
WO2010114890A1 (en) | 2009-03-31 | 2010-10-07 | Innovative Silicon Isi Sa | Techniques for providing a semiconductor memory device |
US8139418B2 (en) | 2009-04-27 | 2012-03-20 | Micron Technology, Inc. | Techniques for controlling a direct injection semiconductor memory device |
US8508994B2 (en) | 2009-04-30 | 2013-08-13 | Micron Technology, Inc. | Semiconductor device with floating gate and electrically floating body |
US8498157B2 (en) | 2009-05-22 | 2013-07-30 | Micron Technology, Inc. | Techniques for providing a direct injection semiconductor memory device |
US8537610B2 (en) | 2009-07-10 | 2013-09-17 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
US9076543B2 (en) | 2009-07-27 | 2015-07-07 | Micron Technology, Inc. | Techniques for providing a direct injection semiconductor memory device |
US8199595B2 (en) | 2009-09-04 | 2012-06-12 | Micron Technology, Inc. | Techniques for sensing a semiconductor memory device |
US8174881B2 (en) | 2009-11-24 | 2012-05-08 | Micron Technology, Inc. | Techniques for reducing disturbance in a semiconductor device |
US8310893B2 (en) | 2009-12-16 | 2012-11-13 | Micron Technology, Inc. | Techniques for reducing impact of array disturbs in a semiconductor memory device |
US8416636B2 (en) | 2010-02-12 | 2013-04-09 | Micron Technology, Inc. | Techniques for controlling a semiconductor memory device |
US8576631B2 (en) | 2010-03-04 | 2013-11-05 | Micron Technology, Inc. | Techniques for sensing a semiconductor memory device |
US8411513B2 (en) | 2010-03-04 | 2013-04-02 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device having hierarchical bit lines |
US8369177B2 (en) | 2010-03-05 | 2013-02-05 | Micron Technology, Inc. | Techniques for reading from and/or writing to a semiconductor memory device |
US8547738B2 (en) | 2010-03-15 | 2013-10-01 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
US8411524B2 (en) | 2010-05-06 | 2013-04-02 | Micron Technology, Inc. | Techniques for refreshing a semiconductor memory device |
US8531878B2 (en) | 2011-05-17 | 2013-09-10 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
US9559216B2 (en) | 2011-06-06 | 2017-01-31 | Micron Technology, Inc. | Semiconductor memory device and method for biasing same |
-
1995
- 1995-02-08 JP JP02008995A patent/JP3407232B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH08213624A (ja) | 1996-08-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3407232B2 (ja) | 半導体記憶装置及びその動作方法 | |
US20230024277A1 (en) | Compact Semiconductor Memory Device Having Reduced Number of Contacts, Methods of Operating and Methods of Making | |
US11250905B2 (en) | Memory device comprising electrically floating body transistor | |
US7660144B2 (en) | High-performance one-transistor memory cell | |
US6465316B2 (en) | SOI substrate and semiconductor device | |
US9209188B2 (en) | Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making | |
US7566601B2 (en) | Method of making a one transistor SOI non-volatile random access memory cell | |
EP0014388B1 (en) | Semiconductor memory device | |
JP4982046B2 (ja) | ワン・トランジスタdramセル構造および製造方法 | |
US20060043411A1 (en) | Memory cell with trenched gated thyristor | |
JPS5813031B2 (ja) | Mosトランジスタ | |
JP2002246571A (ja) | 半導体メモリ装置 | |
US6195292B1 (en) | Semiconductor memory with floating gate type FET | |
US7989867B2 (en) | Semiconductor memory device having a semiconductor layer disposed between first and second gate electrodes | |
US6436755B1 (en) | Dynamic random access memory cell and method for fabricating the same | |
JP4815695B2 (ja) | 不揮発性半導体メモリ装置の動作方法 | |
US7894255B1 (en) | Thyristor based memory cell | |
WO2011076003A1 (zh) | 一种浮体动态随机存储器的单元结构及其制作工艺 | |
US7894256B1 (en) | Thyristor based memory cell | |
JP4104836B2 (ja) | 半導体メモリ装置及びその製造方法 | |
US20240260252A1 (en) | Memory Device Having Electrically Floating Body Transistor | |
JPS584460B2 (ja) | ハンドウタイキオクソウチ | |
JPS63172476A (ja) | 光電変換装置 | |
KR20040036068A (ko) | 자기저항 램 및 그 제조 방법 | |
JPS62265755A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030128 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080314 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090314 Year of fee payment: 6 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090314 Year of fee payment: 6 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100314 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100314 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110314 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110314 Year of fee payment: 8 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110314 Year of fee payment: 8 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110314 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120314 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130314 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140314 Year of fee payment: 11 |
|
EXPY | Cancellation because of completion of term |