KR100773349B1 - 커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리장치 - Google Patents

커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리장치 Download PDF

Info

Publication number
KR100773349B1
KR100773349B1 KR1020060105266A KR20060105266A KR100773349B1 KR 100773349 B1 KR100773349 B1 KR 100773349B1 KR 1020060105266 A KR1020060105266 A KR 1020060105266A KR 20060105266 A KR20060105266 A KR 20060105266A KR 100773349 B1 KR100773349 B1 KR 100773349B1
Authority
KR
South Korea
Prior art keywords
control voltage
memory cell
redundancy
normal
memory device
Prior art date
Application number
KR1020060105266A
Other languages
English (en)
Inventor
김진영
송기환
박덕하
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060105266A priority Critical patent/KR100773349B1/ko
Application granted granted Critical
Publication of KR100773349B1 publication Critical patent/KR100773349B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

본 발명은 커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리 장치를 공개한다. 이 장치는 노멀 워드 라인에 연결된 게이트와 비트 라인에 연결된 제1전극과 소스 라인에 연결된 제2전극을 가진 플로팅 바디를 가지며 데이터를 저장하는 노멀 메모리 셀을 구비하는 노멀 메모리 셀 어레이, 리던던시 워드 라인에 연결된 게이트와 비트 라인에 연결된 제1전극과 소스 라인에 연결된 제2전극을 가진 플로팅 바디를 가지며 데이터를 저장하는 리던던시 메모리 셀을 구비하는 리던던시 메모리 셀 어레이, 및 상기 노멀 워드 라인으로 제1 제어 전압을 인가하고, 상기 리던던시 워드 라인으로 상기 제1 제어 전압과 다른 제2 제어 전압을 인가하는 제어부를 구비하는 것을 특징으로 한다. 따라서, 리던던시 메모리 셀 어레이의 불량률을 감소시켜 반도체 메모리 장치의 불량률을 감소시킬 수 있다.

Description

커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리 장치{Semiconductor memory device comprising capacitor-less dynamic memory cell}
도 1은 종래의 커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리 장치의 메모리 셀 어레이의 등가회로를 나타낸 것이다.
도 2는 종래의 반도체 메모리 장치의 기억시간에 대한 노멀 메모리 셀과 리던던시 메모리 셀의 개수를 나타낸 도면이다.
도 3은 본 발명의 커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리 장치의 메모리 셀 어레이의 등가회로를 나타낸 것이다.
도 4는 본 발명의 반도체 메모리 장치의 기억시간에 대한 노멀 메모리 셀과 리던던시 메모리 셀의 개수를 나타낸 도면이다.
도 5는 본 발명의 커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리 장치의 다른 실시예의 메모리 셀 어레이의 등가회로를 나타낸 것이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 리던던시 메모리 셀의 불량률을 감소시킬 수 있는 플로팅 바디를 가지는 트랜지스터로 구성된 커패시터가 없는 동적 메모리 셀을 구비하는 반도체 메모리 장치에 관한 것이다.
일반적인 반도체 메모리 장치는 반도체 공정 중에 발생한 결함이 있는 메모리 셀에 의해서 전체 반도체 메모리 장치가 동작하지 못하는 것을 방지하기 위하여 리던던시 메모리 셀들을 구비하고 있다. 즉, 리던던시 메모리 셀을 이용하여 불량 셀을 대체함으로써 작은 수의 메모리 셀에 불량이 발생하더라도 전체 반도체 메모리 장치는 정상적으로 동작할 수 있도록 하고 있다.
또한, 최근에 반도체 메모리 장치의 레이아웃 면적을 줄이기 위해 플로팅 바디(floating body)를 가지는 트랜지스터가 제안되었으며, 이 트랜지스터는 플로팅 바디에 다수 캐리어를 저장하며, 저장된 다수 캐리어는 일정 시간 지나면 소실되기 때문에 리프레쉬를 해주어야 한다. 결과적으로, 플로팅 바디를 가지는 트랜지스터로 구성된 메모리 셀은 일반적인 메모리 셀처럼 커패시터를 가지지는 않지만 커패시터처럼 동작하기 때문에 동적 메모리 셀로서 사용되고, 이를 이용하는 경우, 일반적인 메모리 셀을 구비하는 반도체 메모리 장치에 비해서 레이아웃 면적이 훨씬 줄어들게 된다.
도1은 종래의 커패시터가 없는 동적 메모리 셀을 구비하는 반도체 메모리 장치의 메모리 셀 어레이의 등가회로를 나타내는 것으로서, 리던던시 메모리 셀 어레이 블록(10), 노멀 메모리 셀 어레이 블록(20), 및 제어부(30)로 구성되어 있으며, 리던던시 메모리 셀 어레이 블록(10)은 비트 라인들(BL0~BLm)과 리던던시 워드 라인들(RWL0~RWLk) 각각의 사이에 연결된 플로팅 바디를 가지는 메모리 셀들(MC)로 구성되며, 노멀 메모리 셀 어레이 블록(20)은 비트 라인들(BL0~BLm)과 노멀 워드 라인(WL0~WLn)들 각각의 사이에 연결된 플로팅 바디를 가지는 메모리 셀(MC)들로 구성되어 있다. 메모리 셀(MC) 각각은 드레인이 해당 비트 라인(BL0~BLm)에 연결되고, 게이트가 해당 노멀 워드 라인(WL0~WLn) 또는 해당 리던던시 워드 라인(RWL0~RWLk)에 연결되고, 소스가 해당 소스 라인(SL0~SLm)에 연결되어 있다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
노멀 메모리 셀 어레이 블록(20)은 노멀 워드 라인(WL0~WLn)으로 공급되는 전압 등에 응답하여 비트 라인(BL0~BLm)으로부터 전송된 데이터를 저장하거나, 비트 라인(BL0~BLm)으로 저장된 데이터를 전송한다. 리던던시 메모리 셀 어레이 블록(10)은 노멀 메모리 셀 어레이 블록(20)과 동일한 기능을 수행한다. 즉, 리던던시 메모리 셀 어레이 블록(10)의 메모리 셀(MC)은 노멀 메모리 셀 어레이 블록(20)의 메모리 셀(MC)이 불량으로 판정된 경우에 불량으로 판정된 메모리 셀(MC)과 대체되어 노멀 메모리 셀 어레이 블록(20)의 메모리 셀(MC)과 동일한 기능을 수행한다. 제어부(30)는 로우 어드레스(RA), 리드 명령(RD) 및 라이트 명령(WR) 등에 응답하여 해당하는 노멀 워드 라인(WL0~WLn) 또는 리던던시 워드 라인(RWL0~RWLk)으로 소정 레벨의 전압을 인가한다.
도1에 나타낸 종래의 반도체 메모리 장치의 리던던시 방법을 설명하면 다음과 같다.
불량으로 판정된 노멀 메모리 셀 어레이 블록(20)의 메모리 셀(MC)과 연결된 노멀 워드 라인(WL0~WLn)을 선택하기 위한 로우 어드레스(RA)가 입력되면, 이 어드레스를 디코딩함에 의해서 리던던시 메모리 셀 어레이(10)의 메모리 셀(MC)과 연결 된 리던던시 워드 라인(RWL0~RWLk)을 선택하게 된다. 이 경우, 제어부(30)는 선택된 리던던시 워드 라인으로 소정 레벨의 전압을 인가하게 된다. 종래의 반도체 메모리 장치에서 제어부(30)는 노멀 워드 라인(WL0~WLn)으로 인가하는 전압과 같은 레벨의 전압을 리던던시 워드 라인(RWL0~RWLk)으로 인가하였다.
도1에서는 소스 라인(SL0~SLm)이 비트 라인(BL0~BLm)과 평행한 경우를 나타내었으나, 소스 라인(SL0~SLm)은 노멀 워드 라인(WL0~WLn)과 평행하게 배치될 수도 있다. 이 경우, 제어부(30)는 로우 어드레스(RA), 리드 명령(RD) 및 라이트 명령(WR) 등에 응답하여 해당하는 소스 라인으로도 소정 레벨의 전압을 인가한다.
도 1에 나타낸 메모리 셀(MC)의 라이트 및 리드 동작을 설명하면 다음과 같다.
메모리 셀(MC)의 동작은 메모리 셀을 구성하는 NMOS 트랜지스터의 플로팅 바디내에 다수 캐리어인 정공들의 축적을 이용한다. 라이트 동작시에 제어부(30)에 의해 소스 라인(SL0~SLm)으로 접지전압이 인가되고, 노멀 워드 라인(WL0~WLn)으로 소정 레벨의 네거티브 전압이 인가되고, 비트 라인(BL0~BLm)으로 소정 레벨의 포지티브 전압이 인가되면, 메모리 셀(MC)에 게이트 유도 드레인 누설(GIDL; gate-induced drain leakage) 전류가 발생되어 메모리 셀(MC)의 플로팅 바디에 정공이 축적되어 데이터 "1"이 라이트 된다. 만일, 소스 라인(SL0~SLm)으로 접지전압이 인가되고, 노멀 워드 라인(WL0~WLn)으로 소정 레벨의 포지티브 전압이 인가되고, 비트 라인(BL0~BLm)으로 소정 레벨의 네거티브 전압(또는, 접지전압)이 인가되면 메모리 셀(MC)의 플로팅 바디와 비트 라인 사이에 순방향 바이어스가 걸려 메모리 셀(MC)의 플로팅 바디들에 축적되어 있던 정공이 비트라인으로 빠져나가 데이터 "0"이 라이트 된다.
데이터"1"이 저장된 메모리 셀의 문턱 전압은 데이터"0"이 저장된 메모리 셀의 문턱 전압보다 낮아지게 되므로, 리드 동작시에는 이러한 문턱 전압의 차이를 이용하여 저장된 데이터를 읽는다.
그런데, 플로팅 바디에 저장된 정공은 여러 가지 요인으로 인해 소실된다. 따라서, 라이트 동작이 완료된 후 일정시간(기억시간:retention time)이 경과하면 리프레쉬 동작을 수행하여야 한다. 상기 기억 시간은 메모리 셀마다 서로 다른 값을 가진다. 또한, 상기 기억 시간은 노멀 워드 라인(WL0~WLn) 또는 리던던시 워드 라인(RWL0~RWLk)으로 공급되는 전압에 의해서도 달라지게 된다. 즉, 데이터 "1"을 저장할 때, 워드 라인(WL0~WLn)으로 더 낮은 레벨의 전압이 공급되면 메모리 셀(MC)에 더 큰 값의 게이트 유도 드레인 누설(GIDL) 전류가 흐르게 되고, 따라서, 메모리 셀(MC)의 플로팅 바디에는 더 많은 수의 정공이 축적되게 되어 기억 시간은 증가하게 된다.
도2의 (a)는 종래의 반도체 메모리 장치에서 기억시간에 따른 노멀 메모리 셀 어레이(20)의 메모리 셀의 개수를, 도2의 (b)는 리던던시 메모리 셀 어레이(10)의 메모리 셀의 개수를 나타낸 도면이다. 도2에서, tm은 기준 시간을 나타내는 것으로서, 메모리 셀의 기억 시간이 소정의 기준 시간(예를 들면, 64ms) 미만인 경우에는 그 메모리 셀은 불량으로 판정된다. 노멀 메모리 셀 어레이의 메모리 셀 또는 리던던시 메모리 셀 어레이의 메모리 셀이 불량으로 판정될 확률은 각각의 그래프 에서 전체 면적에 대한 사선으로 표시한 부분의 면적으로 정의될 수 있다.
도2에 나타낸 바와 같이, 종래의 반도체 메모리 장치의 경우에는, 상술한 바와 같이 리던던시 메모리 셀 어레이의 메모리 셀과 연결된 리던던시 워드 라인(RWL0~RWLk)으로 인가되는 전압의 레벨은 노멀 워드 라인(WL0~WLn)으로 공급되는 전압과 동일한 값을 가지기 때문에, 기억 시간에 따른 노멀 메모리 셀 어레이의 메모리 셀의 개수와 리던던시 메모리 셀 어레이의 메모리 셀의 개수가 동일한 분포를 가진다. 따라서, 노멀 메모리 셀이 불량 셀로 판정될 확률과 리던던시 메모리 셀이 불량 셀로 판정될 확률은 동일하였다. 결과적으로 반도체 메모리 장치가 불량으로 판정될 확률이 높다는 문제점이 있었다.
본 발명의 목적은 불량률을 감소시킬 수 있는 커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리 장치를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리 장치의 제1 형태는 노멀 워드 라인에 연결된 게이트와 비트 라인에 연결된 제1전극과 소스 라인에 연결된 제2전극을 가진 플로팅 바디를 가지며 데이터를 저장하는 노멀 메모리 셀을 구비하는 노멀 메모리 셀 어레이, 리던던시 워드 라인에 연결된 게이트와 비트 라인에 연결된 제1전극과 소스 라인에 연결된 제2전극을 가진 플로팅 바디를 가지며 데이터를 저장하는 리던던시 메모리 셀을 구비하는 리던던시 메모리 셀 어레이, 및 상기 노멀 워드 라인으로 제1 제어 전압을 인가하고, 상기 리던던시 워드 라인으로 상기 제1 제어 전압과 다른 제2 제어 전압 을 인가하는 제어부를 구비하는 것을 특징으로 한다.
상기 반도체 메모리 장치의 제1형태는 상기 제2 제어 전압의 절대치가 상기 제1 제어 전압의 절대치보다 큰 것을 특징으로 한다.
상기 반도체 메모리 장치의 제1형태의 상기 제어부의 제1형태는 라이트 동작시 상기 비트 라인과 상기 노멀 워드 라인 사이의 전압차보다 상기 비트 라인과 상기 리던던시 워드 라인 사이의 전압차가 크도록 상기 제1 제어 전압 및 상기 제2 제어 전압을 인가하는 것을 특징으로 한다.
상기 반도체 메모리 장치의 제1형태의 상기 제어부의 제2형태는 데이터 유지 동작시 상기 반도체 메모리 장치가 "하이"레벨의 데이터를 저장할 때 불량률이 높으면 상기 제1 제어 전압과 상기 제1 제어 전압보다 낮은 상기 제2 제어 전압을 인가하고, "로우"레벨의 데이터를 저장할 때 불량률이 높으면 상기 제1 제어 전압과 상기 제1 제어 전압보다 높은 상기 제2 제어 전압을 인가하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리 장치의 제2형태는 제1 노멀 워드 라인에 연결된 게이트와 비트 라인에 연결된 제1전극과 소스 라인에 연결된 제2전극과 제2 노멀 워드 라인에 연결된 백 게이트를 가진 플로팅 바디를 가지며 데이터를 저장하는 노멀 메모리 셀을 구비하는 노멀 메모리 셀 어레이, 제1 리던던시 워드 라인에 연결된 게이트와 비트 라인에 연결된 제1전극과 소스 라인에 연결된 제2전극과 제2 리던던시 워드 라인에 연결된 백 게이트를 가진 플로팅 바디를 가지며 데이터를 저장하는 리던던시 메모리 셀을 구비하는 리던던시 메모리 셀 어레이, 및 상기 제1 노멀 워드 라인으로 제 1 제어 전압을 인가하고, 상기 제1 리던던시 워드 라인으로 상기 제1 제어 전압과 다른 제2 제어 전압을 인가하고, 상기 제2 노멀 워드 라인으로 제3 제어 전압을 인가하고, 상기 제2 리던던시 워드 라인으로 상기 제3 제어 전압과 다른 제4 제어 전압을 인가하는 제어부를 구비하는 것을 특징으로 한다.
상기 반도체 메모리 장치의 제2형태는 상기 제4 제어 전압의 절대치가 상기 제3 제어 전압의 절대치보다 큰 것을 특징으로 한다.
상기 반도체 메모리 장치의 제2형태의 상기 제어부의 제1형태는 라이트 동작시 상기 제1 제어 전압과 상기 제3 제어 전압 및 상기 제2 제어 전압과 상기 제4 제어 전압을 각각 동기시켜 인가하고, 상기 제2 제어 전압의 절대치가 상기 제1 제어 전압의 절대치보다 큰 것을 특징으로 한다.
상기 반도체 메모리 장치의 제2형태의 상기 제어부의 제2형태는 데이터 유지 동작시 상기 반도체 메모리 장치가 "하이"레벨의 데이터를 저장할 때 불량률이 높으면 상기 제1 제어 전압과 상기 제1 제어 전압보다 낮은 상기 제2 제어 전압을 인가하고, "로우"레벨의 데이터를 저장할 때 불량률이 높으면 상기 제1 제어 전압과 상기 제1 제어 전압보다 높은 상기 제2 제어 전압을 인가하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 커패시터가 없는 동적 메모리 셀을 구비하는 반도체 메모리 장치를 설명하면 다음과 같다.
도 3은 본 발명의 커패시터가 없는 동적 메모리 셀을 구비하는 반도체 메모리 장치의 메모리 셀 어레이의 등가회로를 나타낸 것으로서, 리던던시 메모리 셀 어레이(10), 노멀 메모리 셀 어레이(20), 및 제어부(31)로 구성되어 있으며, 리던던시 메모리 셀 어레이 블록(10)은 비트 라인들(BL0~BLm)과 리던던시 워드 라인들(RWL0~RWLk) 각각의 사이에 연결된 플로팅 바디를 가지는 메모리 셀들(MC)로 구성되며, 노멀 메모리 셀 어레이 블록(20)은 비트 라인들(BL0~BLm)과 노멀 워드 라인(WL0~WLn)들 각각의 사이에 연결된 플로팅 바디를 가지는 메모리 셀(MC)들로 구성되어 있고, 제어부(31)는 리던던시 메모리 셀 어레이(10)를 위한 리던던시 바이어스 회로(32)와 노멀 메모리 셀 어레이(20)를 위한 노멀 바이어스 회로(34)를 구비하고 있다.
도 3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
리던던시 메모리 셀 어레이(10) 및 노멀 메모리 셀 어레이(20)의 기능은 도 1에서 설명한 것과 동일하며, 제어부(31)의 기능은 도 1에서 설명한 제어부(30)의 기능과 동일하다. 다만, 제어부(31)는 노멀 메모리 셀 어레이(20)로 인가하는 전압과 다른 전압을 리던던시 메모리 셀 어레이(10)로 인가한다. 리던던시 바이어스 회로(32)와 노멀 바이어스 회로(34)는 각각 리던던시 메모리 셀 어레이(10)와 노멀 메모리 셀 어레이(20)에 연결된 리던던시 워드 라인(RWL0~RWLk)과 노멀 워드 라인(WL0~WLn) 등으로 전압을 인가한다. 특히, 리던던시 바이어스 회로(32)는 리던던시 메모리 셀 어레이(10)의 메모리 셀이 노멀 메모리 셀 어레이(20)의 메모리 셀보다 더 많은 정공을 축적하고, 더 잘 방출할 수 있도록 해당 리던던시 워드 라인(RWL0~RWLk) 등으로 전압을 공급한다.
도 3에 나타낸 본 발명의 반도체 메모리 장치의 리던던시 방법과 라이트 및 리드 동작은 도 1에서 설명한 것과 동일하다.
또한, 도 1에서 설명한 것과 같이 소스 라인(SL0~SLm)은 워드 라인(WL0~WLn)과 평행하게 배치될 수 있으며, 이 경우, 리던던시 바이어스 회로(32) 및 노멀 바이어스 회로(34)는 해당되는 소스 라인으로도 전압을 인가한다.
즉, 도 3에 나타낸 본 발명의 반도체 메모리 장치는 리던던시 메모리 셀 어레이(10)의 메모리 셀들의 기억 시간(retention time) 등의 특성이 노멀 메모리 셀 어레이(20)의 메모리 셀들보다 우수하도록 리던던시 메모리 셀 어레이(10)에 공급되는 바이어스를 노멀 메모리 셀 어레이(20)에 공급되는 바이어스와 다르게 구성함으로써 리던던시 메모리 셀 어레이(10)의 메모리 셀이 불량이 될 확률을 낮추어 결과적으로 반도체 메모리 장치의 불량률을 낮추도록 구성되어 있다.
아래의 표 1은 본 발명의 제1실시예의 바이어스 셋(bias set)을 나타내는 것으로서, 라이트 동작시 워드 라인으로 공급되는 전압을 다르게 함으로써 리던던시 메모리 셀 어레이(10)의 메모리 셀의 기억 시간이 노멀 메모리 셀 어레이(20)의 메모리 셀의 기억 시간보다 길어지도록 구성하는 경우를 나타낸 것이다.
Figure 112006078463558-pat00001
상술한 바와 같이, 데이터 "1"을 저장할 때, 소스 라인으로 접지전압을, 워드 라인으로 소정의 네거티브 전압을, 비트 라인으로 소정의 포지티브 전압을 인가하게 되면 게이트 유도 드레인 누설 전류가 발생되어 플로팅 바디에 정공이 축적되어 데이터 "1"이 저장된다. 이 때, 워드 라인으로 더 낮은 전압을 인가하게 되면 워드 라인과 비트 라인 사이의 전압차가 커지게 되고, 따라서, 게이트 유도 드레인 누설 전류의 크기가 더 커져서 플로팅 바디에 더 많은 정공이 축적되므로, 메모리 셀의 기억 시간은 증가하게 된다. 따라서, 데이터 "1"을 저장할 때, 리던던시 바이어스 회로(32)가 리던던시 워드 라인(RWL0~RWLk)으로는 인가하는 전압은 노멀 바이어스 회로(34)가 워드 라인(WL0~WLn)으로 인가하는 전압(예를 들면, -1V)보다 더 낮은 전압(예를 들면, -2V)이 되도록 구성함으로써 리던던시 메모리 셀 어레이(10)의 메모리 셀의 기억시간을 증가시킬 수 있으며, 결과적으로 리던던시 메모리 셀 어레이(10)의 메모리 셀의 불량률을 감소시킬 수 있다.
또한, 데이터 "0"을 저장할 때, 메모리 셀의 플로팅 바디에 저장되어 있던 정공이 충분히 배출되지 못한 경우에는, 이후 리드 동작시에 잘못된 데이터를 리드하게 되며, 이 경우에도 메모리 셀은 불량으로 판정된다. 이를 방지하기 위해, 데이터 "0"을 저장할 때 워드 라인으로 더 높은 전압을 인가하면 비트 라인과 플로팅 바디 사이의 순방향 바이어스가 커지기 때문에 축적된 정공을 더 잘 배출할 수 있게 되어 불량률을 감소시킬 수 있다.
표1에 나타낸 바와 같이, 본 발명의 반도체 메모리 장치의 제1실시예는 데이터 "0"을 저장할 때, 리던던시 메모리 셀 어레이(10)에 연결된 리던던시 워드 라인(RWL0~RWLk)으로는 노멀 메모리 셀 어레이(20)에 연결된 워드 라인(WL0~WLn)으로 인가되는 전압(예를 들면, 1V)보다 높은 전압(예를 들면, 2V)을 인가하도록 리던던시 바이어스 회로(34)를 구성함으로써 리던던시 메모리 셀 어레이(10)의 메모리 셀의 불량률을 감소시킬 수 있다. 결과적으로, 반도체 메모리 장치의 불량률도 낮아지게 된다.
도 4(a)는 본 발명의 반도체 메모리 장치의 경우에 기억 시간에 따른 노멀 메모리 셀 어레이(20)의 메모리 셀의 개수를, (b)는 리던던시 메모리 셀 어레이(10)의 메모리 셀의 개수를 나타낸 그래프이다.
도3 및 표2에서 설명한 바와 같이, 리던던시 바이어스 회로(32)를 통하여 리던던시 워드 라인(RWL0~RWLk)으로 공급되는 전압의 절대치를 워드 라인(WL0~WLn)으로 공급되는 전압의 절대치보다 크게 구성하게 되면, 리던던시 메모리 셀 어레이(10)의 메모리 셀의 기억 시간이 전반적으로 td만큼 증가하게 되므로, 기억 시간이 기준 시간(tm) 미만이 되어 불량으로 판정될 리던던시 메모리 셀 어레이(10)의 메모리 셀의 개수가 크게 감소하게 된다. 결과적으로 반도체 메모리 장치의 불량률을 감소시킬 수 있다.
아래의 표 2는 본 발명의 제2 실시예의 바이어스 셋을 나타내는 것으로서, 금지 바이어스 셋(inhibit bias set)을 조건에 따라 다르게 구성함으로써 리던던시 메모리 셀의 기억 시간이 노멀 메모리 셀의 기억 시간보다 길어지도록 구성하는 경우를 나타낸 것이다.
Figure 112006078463558-pat00002
도5는 본 발명의 커패시터가 없는 동적 메모리 셀을 구비하는 반도체 메모리 장치의 제3 실시예의 메모리 셀 어레이의 등가회로를 나타내는 것으로서, 리던던시 메모리 셀 어레이 블록(10), 노멀 메모리 셀 어레이 블록(20), 및 제어부(31)로 구성되어 있으며, 리던던시 메모리 셀 어레이 블록(10)은 비트 라인들(BL0~BLm)과 제1 리던던시 워드 라인들(RWL0~RWLk) 각각의 사이에 연결된 플로팅 바디를 가지는 메모리 셀들(MC)로 구성되며, 노멀 메모리 셀 어레이 블록(20)은 비트 라인들(BL0~BLm)과 제1 노멀 워드 라인(WL0~WLn)들 각각의 사이에 연결된 플로팅 바디를 가지는 메모리 셀(MC)들로 구성되어 있다. 메모리 셀(MC) 각각은 드레인이 해당 비트 라인(BL0~BLm)에 연결되고, 게이트가 해당 제1 노멀 워드 라인(WL0~WLn) 또는 해당 제1 리던던시 워드 라인(RWL0~RWLk)에 연결되고, 백 게이트가 해당 제2 노멀 워드 라인(BG0~BGn) 또는 제2 리던던시 워드 라인(RBG0~RBGk)에 연결되고, 소스가 해당 소스 라인(SL0~SLm)에 연결되어 있다.
도5에 나타낸 블록들 각각의 기능은 도 1 및 도 3에서 설명한 것과 동일하다. 다만, 제어부(31)는 로우 어드레스(RA), 리드 명령(RD) 및 라이트 명령(WR)에 응답하여 리던던시 바이어스 회로(32) 및 노멀 바이어스 회로(34)를 통하여 제2 리던던시 워드 라인(RBG0~RBGk) 및 제2 노멀 워드 라인(BG0~BGn)으로도 전압을 인가한다.
제2 노멀 워드 라인(BG0~BGn) 또는 제2 리던던시 워드 라인(RBG0~RBGk)으로 인가되는 전압은 각각 제1 노멀 워드 라인(WL1~WLn) 또는 제1 리던던시 워드 라인(RWL0~RWLk)으로 인가되는 전압과 동기된다. 즉, 도5에 나타낸 반도체 메모리 장치의 경우, 메모리 셀의 백 게이트에 게이트에 입력되는 전압과 동기된 전압을 입력시킴으로써 메모리 셀의 플로팅 바디에 정공을 더 잘 축적하고, 더 잘 배출할 수 있도록 한다.
이 경우, 제2 리던던시 워드 라인(RBG0~RBGk)으로는 제2 노멀 워드 라인(BG0~BGn)으로 인가되는 소정 레벨의 전압(예를 들면, -0.5V 또는 0.5V)보다 절대치가 큰 전압(예를 들면, -1V 또는 1V)을 인가한다. 즉, 노멀 바이어스 회로(34)는 제2 노멀 워드 라인(BG0~BGn)으로 데이터 "1"을 저장할 때에는 소정 레벨의 네거티브 전압(예를 들면, -0.5V)을, 데이터 "0"을 저장할 때에는 소정 레벨의 포지티브 전압(예를 들면, 0.5V)을 공급하고, 리던던시 바이어스 회로(34)는 제2 리던던시 워드 라인(RBG0~RBGk)으로 데이터 "1"을 저장할 때에는 상기 네거티브 전압보다 작은 전압(예를 들면, -1V)을, 데이터 "0"을 저장할 때에는 상기 포지티브 전압보다 큰 전압(예를 들면, 1V)을 공급하도록 구성한다. 다시 말하면, 리던던시 메모리 셀 어레이(10)의 메모리 셀에 데이터"1"을 저장할 경우에는 백 게이트에 더 낮은 전압을 인가하여 플로팅 바디에 더 많은 정공이 축적되도록 하여 리던던시 메모리 셀 어레이(10)의 메모리 셀의 기억 시간을 증가시켜 리던던시 메모리 셀 어레이(10)의 메모리 셀의 불량률을 감소시키고, 데이터 "0"을 저장할 경우에는 백 게이트로 더 높은 전압을 인가함으로써 플로팅 바디에 축적된 정공이 더 잘 빠져나가도록 함으로써 리던던시 메모리 셀 어레이(10)의 메모리 셀의 불량률을 감소시킨다.
또한, 도5에 나타낸 반도체 메모리 장치에 대해서도 표1 및 표2에서 설명한 바이어스 셋을 사용할 수도 있다. 이 경우, 표1 및 표2에서 설명한 것과 동일한 효과를 얻을 수 있다.
즉, 본 발명의 커패시터가 없는 동적 메모리 셀을 구비하는 반도체 메모리 장치는 리던던시 메모리 셀 어레이의 메모리 셀이 더 많은 정공을 축적하고, 축적된 정공을 더 잘 배출할 수 있도록 리던던시 메모리 셀 어레이에 공급되는 바이어스 전압을 노멀 메모리 셀 어레이에 공급되는 바이어스 전압과 다르게 구성함으로써, 리던던시 메모리 셀의 불량률을 감소시킬 수 있다. 결과적으로 반도체 메모리 장치의 불량률을 감소시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 커패시터가 없는 동적 메모리 셀을 구비하는 반도체 메모리 장치는 리던던시 메모리 셀 어레이의 메모리 셀이 더 많은 정공을 축적하고, 축적된 정공을 더 잘 배출할 수 있도록 노멀 메모리 셀 어레이에 이용되는 바이어스 셋과 다른 바이어스 셋을 이용함으로써 리던던시 메모리 셀의 불량률을 낮춰 결과적으로 반도체 메모리 장치의 불량률을 낮출 수 있다.

Claims (9)

  1. 노멀 워드 라인에 연결된 게이트와 비트 라인에 연결된 제1전극과 소스 라인에 연결된 제2전극을 가진 플로팅 바디를 가지며 데이터를 저장하는 노멀 메모리 셀을 구비하는 노멀 메모리 셀 어레이;
    리던던시 워드 라인에 연결된 게이트와 비트 라인에 연결된 제1전극과 소스 라인에 연결된 제2전극을 가진 플로팅 바디를 가지며 데이터를 저장하는 리던던시 메모리 셀을 구비하는 리던던시 메모리 셀 어레이; 및
    상기 노멀 워드 라인으로 제1 제어 전압을 인가하고, 상기 리던던시 워드 라인으로 상기 제1 제어 전압과 다른 제2 제어 전압을 인가하는 제어부를 구비하는 것을 특징으로 하는 커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 제2 제어 전압의 절대치가 상기 제1 제어 전압의 절대치보다 큰 것을 특징으로 하는 커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 제어부는
    라이트 동작시 상기 비트 라인과 상기 노멀 워드 라인 사이의 전압차보다 상기 비트 라인과 상기 리던던시 워드 라인 사이의 전압차가 크도록 상기 제1 제어 전압 및 상기 제2 제어 전압을 인가하는 것을 특징으로 하는 커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 제어부는
    데이터 유지 동작시 상기 반도체 메모리 장치가 "하이"레벨의 데이터를 저장할 때 불량률이 높으면 상기 제1 제어 전압과 상기 제1 제어 전압보다 낮은 상기 제2 제어 전압을 인가하고, "로우"레벨의 데이터를 저장할 때 불량률이 높으면 상기 제1 제어 전압과 상기 제1 제어 전압보다 높은 상기 제2 제어 전압을 인가하는 것을 특징으로 하는 커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리 장치.
  5. 제1 노멀 워드 라인에 연결된 게이트와 비트 라인에 연결된 제1전극과 소스 라인에 연결된 제2전극과 제2 노멀 워드 라인에 연결된 백 게이트를 가진 플로팅 바디를 가지며 데이터를 저장하는 노멀 메모리 셀을 구비하는 노멀 메모리 셀 어레이;
    제1 리던던시 워드 라인에 연결된 게이트와 비트 라인에 연결된 제1전극과 소스 라인에 연결된 제2전극과 제2 리던던시 워드 라인에 연결된 백 게이트를 가진 플로팅 바디를 가지며 데이터를 저장하는 리던던시 메모리 셀을 구비하는 리던던시 메모리 셀 어레이; 및
    상기 제1 노멀 워드 라인으로 제1 제어 전압을 인가하고, 상기 제1 리던던시 워드 라인으로 상기 제1 제어 전압과 다른 제2 제어 전압을 인가하고, 상기 제2 노멀 워드 라인으로 제3 제어 전압을 인가하고, 상기 제2 리던던시 워드 라인으로 상기 제3 제어 전압과 다른 제4 제어 전압을 인가하는 제어부를 구비하는 것을 특징으로 하는 커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 반도체 메모리 장치는
    상기 제4 제어 전압의 절대치가 상기 제3 제어 전압의 절대치보다 큰 것을 특징으로 하는 커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 제어부는
    라이트 동작시 상기 제1 제어 전압과 상기 제3 제어 전압 및 상기 제2 제어 전압과 상기 제4 제어 전압을 각각 동기시켜 인가하는 것을 특징으로 하는 커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 반도체 메모리 장치는
    상기 제2 제어 전압의 절대치가 상기 제1 제어 전압의 절대치보다 큰 것을 특징으로 하는 커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리 장치.
  9. 제6항에 있어서, 상기 제어부는
    데이터 유지 동작시 상기 반도체 메모리 장치가 "하이"레벨의 데이터를 저장 할 때 불량률이 높으면 상기 제1 제어 전압과 상기 제1 제어 전압보다 낮은 상기 제2 제어 전압을 인가하고, "로우"레벨의 데이터를 저장할 때 불량률이 높으면 상기 제1 제어 전압과 상기 제1 제어 전압보다 높은 상기 제2 제어 전압을 인가하는 것을 특징으로 하는 커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리 장치.
KR1020060105266A 2006-10-27 2006-10-27 커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리장치 KR100773349B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060105266A KR100773349B1 (ko) 2006-10-27 2006-10-27 커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060105266A KR100773349B1 (ko) 2006-10-27 2006-10-27 커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리장치

Publications (1)

Publication Number Publication Date
KR100773349B1 true KR100773349B1 (ko) 2007-11-05

Family

ID=39060818

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060105266A KR100773349B1 (ko) 2006-10-27 2006-10-27 커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리장치

Country Status (1)

Country Link
KR (1) KR100773349B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100892732B1 (ko) 2008-01-02 2009-04-10 주식회사 하이닉스반도체 1-트랜지스터형 디램 구동 방법
KR100919573B1 (ko) * 2007-07-04 2009-10-01 주식회사 하이닉스반도체 1-트랜지스터형 디램
KR100920844B1 (ko) 2008-05-09 2009-10-08 주식회사 하이닉스반도체 반도체 메모리 장치
US7733718B2 (en) 2007-07-04 2010-06-08 Hynix Semiconductor, Inc. One-transistor type DRAM

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040048029A (ko) * 2002-12-02 2004-06-07 주식회사 하이닉스반도체 확장 메모리 부를 구비한 강유전체 메모리 장치
KR20050090207A (ko) * 2004-03-08 2005-09-13 주식회사 하이닉스반도체 계층적 비트 라인 구조를 갖는 메모리 장치
KR20050108500A (ko) * 2004-05-12 2005-11-17 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 리던던시 회로

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040048029A (ko) * 2002-12-02 2004-06-07 주식회사 하이닉스반도체 확장 메모리 부를 구비한 강유전체 메모리 장치
KR20050090207A (ko) * 2004-03-08 2005-09-13 주식회사 하이닉스반도체 계층적 비트 라인 구조를 갖는 메모리 장치
KR20050108500A (ko) * 2004-05-12 2005-11-17 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 리던던시 회로

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100919573B1 (ko) * 2007-07-04 2009-10-01 주식회사 하이닉스반도체 1-트랜지스터형 디램
US7733718B2 (en) 2007-07-04 2010-06-08 Hynix Semiconductor, Inc. One-transistor type DRAM
KR100892732B1 (ko) 2008-01-02 2009-04-10 주식회사 하이닉스반도체 1-트랜지스터형 디램 구동 방법
US7724569B2 (en) 2008-01-02 2010-05-25 Hynix Semiconductor Inc. 1-transistor type DRAM driving method with an improved write operation margin
KR100920844B1 (ko) 2008-05-09 2009-10-08 주식회사 하이닉스반도체 반도체 메모리 장치

Similar Documents

Publication Publication Date Title
US7522464B2 (en) Dynamic memory refresh configurations and leakage control methods
US9412432B2 (en) Semiconductor storage device and system provided with same
US7304902B2 (en) Pre-charge voltage supply circuit of semiconductor device
US7085153B2 (en) Semiconductor memory cell, array, architecture and device, and method of operating same
US8593883B2 (en) Semiconductor memory device and driving method thereof
US20120106277A1 (en) Refresh operation control circuit, semiconductor memory device including the same, and refresh operation control method
US10157685B2 (en) Memory device and operating method thereof
US7773444B2 (en) Semiconductor memory device and data write and read methods thereof
JP2009070480A (ja) 半導体記憶装置
KR102280872B1 (ko) 기록 보조 전압 부스트를 이용하는 메모리 회로
EP2973569A1 (en) High speed and low power sense amplifier
US20180247686A1 (en) Semiconductor device capable of reducing power consumption
US7359271B2 (en) Gate induced drain leakage current reduction by voltage regulation of master wordline
US6385115B1 (en) Semiconductor memory device with sense amplifier power supply configuration capable of supplying stable power supply voltage to sense amplifiers
KR100773349B1 (ko) 커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리장치
US7379381B1 (en) State maintenance pulsing for a memory device
KR20090075063A (ko) 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 가지는메모리 셀 어레이를 구비하는 반도체 메모리 장치 및 이장치의 동작 방법
JP4348545B2 (ja) 低電圧用半導体メモリ装置
US20040141396A1 (en) Dram refresh scheme with flexible frequency for active and standby mode
US20070109905A1 (en) Semiconductor memory device for achieving high reliability without increasing process complexity and cost
JP2005243158A (ja) ダイナミック型半導体記憶装置
CN111951844B (zh) 半导体装置的数据感测电路
US7173873B2 (en) Device and method for breaking leakage current path
US6961275B2 (en) Device and method for breaking leakage current path of memory device and structure of memory device
KR20070078934A (ko) 분리소자 제어장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120925

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130930

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141001

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20151001

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160930

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180927

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190930

Year of fee payment: 13