JP2003045184A - Ｓｄｒａｍ半導体装置 - Google Patents

Ｓｄｒａｍ半導体装置

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JP2003045184A
JP2003045184A JP2002140263A JP2002140263A JP2003045184A JP 2003045184 A JP2003045184 A JP 2003045184A JP 2002140263 A JP2002140263 A JP 2002140263A JP 2002140263 A JP2002140263 A JP 2002140263A JP 2003045184 A JP2003045184 A JP 2003045184A
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flop
internal
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Kyu-Hyoun Kim
金圭現
Chung Dae-Hyun
鄭大鉉
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Abstract

(57)【要約】 【課題】複数個の制御信号に同期させて入力データを出
力するデータラッチ回路を有するＳＤＲＡＭ半導体装置
を提供する。 【解決手段】ＳＤＲＡＭ半導体装置において、外部制御
信号をバッファリングして第１内部制御信号を発生する
第１バッファと、前記外部制御信号をバッファリングし
て第２内部制御信号を発生する第２バッファと、外部ク
ロック信号をバッファリングして内部クロック信号を発
生する第３バッファと、外部からデータを受信し、前記
第１内部制御信号、前記第２内部制御信号、前記内部ク
ロック信号に順次的に同期させて前記受信したデータを
出力するデータラッチ回路とを具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリー装置
に係り、特に複数個の制御信号に同期させて入力データ
を出力するデータラッチ回路を有するＳＤＲＡＭ半導体
装置に関する。
【０００２】
【従来の技術】同期式ＤＲＡＭ(Synchronous DRAM ; SD
RAM)半導体装置の中で、ダブルデータレート(Double Da
ta Rate ; DDR)SDRAMは、データラッチ回路を具備す
る。このデータラッチ回路は、入力データを制御信号及
びクロック信号に同期させて出力する。
【０００３】従来のデータラッチ回路を具備するＳＤＲ
ＡＭ半導体装置が図１に示されている。図１を参照すれ
ば、従来のＳＤＲＡＭ半導体装置１０１は、データラッ
チ回路１１、第１乃至第５フリップフロップ６１〜６５
及び第１乃至第３バッファ２１、４１、５１を具備す
る。
【０００４】第１バッファ２１は、外部制御信号ＤＱ
Ｓ、例えばデータストローブ信号をバッファリングして
第１内部制御信号ＤＱＳ_internalを発生する。
【０００５】第２バッファ４１は、外部クロック信号Ｃ
ＬＫをバッファリングして内部クロック信号ＰＣＬＫを
発生する。
【０００６】第３バッファ５１は、外部データＤＱをバ
ッファリングしてデータラッチ回路１１に入力されるデ
ータを出力する。
【０００７】従来の技術によるデータラッチ回路１１の
第１フリップフロップ６１は、第３バッファ５１から受
信したデータを内部制御信号ＤＱＳ_internalの立上が
りエッジに同期させて第３フリップフロップ６３に出力
する。第２フリップフロップ６２は、第３バッファ５１
から受信したデータを内部制御信号ＤＱＳ_internalの
立下りエッジに同期させて第５フリップフロップ６５に
出力する。第３フリップフロップ６３は、第１フリップ
フロップ６１から受信したデータを内部制御信号ＤＱＳ
_internalの立下りエッジに同期させて第４フリップフ
ロップ６４に出力する。第３フリップフロップ６３から
第４フリップフロップ６４にデータが伝送されるタイミ
ングと第２フリップフロップ６２から第５フリップフロ
ップ６５にデータが伝送されるタイミングは同じであ
る。
【０００８】第４及び第５フリップフロップ６４、６５
は、内部クロック信号ＰＣＬＫの立上がりエッジに同期
させて第２及び第３フリップフロップ６２、６３から受
信したデータを出力する。第２及び第３フリップフロッ
プ６２、６３が第４及び第５フリップフロップ６４、６
５にデータを出力する時に、第１フリップフロップ６１
は新しいデータを第３バッファ５１から受信する。
【０００９】データラッチ回路１１は、外部制御信号Ｄ
ＱＳの立上がり及び立下りエッジに各々同期して入力デ
ータを第３バッファ５１から受信し、２経路に分けて内
部クロック信号ＰＣＬＫの立上がりエッジに同期させて
２つのデータを出力する。外部制御信号ＤＱＳと内部ク
ロック信号ＰＣＬＫの周波数は同じなので、データラッ
チ回路１１から出力されるデータ周波数は半分になり、
データ伝送量は同一である。
【００１０】図１に示されたデータラッチ回路１１に使
われる信号のタイミング図が図２に示されている。図２
を参照すれば、内部制御信号ＤＱＳ_internalは、外部
制御信号ＤＱＳが第１所定時間遅延されて発生された信
号であり、内部クロック信号ＰＣＬＫは、外部クロック
信号ＣＬＫが第２所定時間遅延されて発生された信号で
ある。ｔＣＣは内部クロック信号ＰＣＬＫの周期を表
し、ｔ１とｔ２は内部制御信号ＤＱＳ_internalが内部
クロック信号ＰＣＬＫに対して変動することを許容する
許容範囲(shift tolerance specification)を表す。ｔ
３は内部クロック信号ＰＣＬＫがデータＤ００〜Ｄ３３
をラッチするために半導体装置１０１の設計時に要求さ
れる設計マージンであり、ｔ４とｔ５は半導体装置１０
１の設計時に誤差範囲として考慮される設計要因であ
る。ｔ６は内部クロック信号ＰＣＬＫが実際にラッチ可
能なデータ範囲を表す有効データウィンドウである。
【００１１】図３は、従来技術による４つのデータラッ
チ回路を有するＳＤＲＡＭ半導体装置を示した図面であ
る。図３を参照すれば、ＳＤＲＡＭ半導体装置３０１の
データラッチ回路３１１〜３１４は、それぞれ一つの内
部制御信号を有するため、データラッチ回路の数に当た
る４つの内部制御信号が必要である。
【００１２】前記従来技術によるＳＤＲＡＭ半導体装置
１０１、３０１において、内部クロック信号ＰＣＬＫを
発生するクロックバッファ４１は、設計上のマージン確
保のために内部的にショートパルスを生成して使用し、
内部制御信号ＤＱＳ_internalを発生する制御バッファ
２１は、外部制御信号ＤＱＳと同じデューティのパルス
を発生する。また、内部クロック信号ＰＣＬＫは、４個
のデータラッチ回路３１１〜３１４に共通して入力され
るが、内部制御信号ＤＱＳ_internalは各データラッチ
回路にそれぞれ独立的に異なる経路を通して入力される
ため、ラインローディングが互いに異なる。従って、ク
ロックバッファ４１と制御バッファ２１とは、その構造
及びサイズが異なる。これによって外部制御信号ＤＱＳ
が制御バッファ２１に入力されて内部制御信号ＤＱＳ_i
nternalが発生される時間と、外部クロック信号ＣＬＫ
がクロックバッファ４１に入力されて内部クロック信号
ＰＣＬＫが発生される時間と、各信号がデータラッチ回
路１１に到達する時間とが異なる。また、工程、電圧、
温度などによって与えられる影響が互いに異なるのでそ
の差はもっと大きくなる。このように、内部制御信号Ｄ
ＱＳ_internalの発生時間と内部クロック信号ＰＣＬＫ
の発生時間とが異なるために、有効データウィンドウｔ
６は減少される。
【００１３】このような現象は高周波信号を使用する半
導体装置において顕著になる。従って、内部制御信号Ｄ
ＱＳ_internalと内部クロック信号ＰＣＬＫとのライン
ローディングが可能な限り一致するように設計しなけれ
ばならない。図３のようにデータラッチ回路３１１〜３
１４が４つであるＳＤＲＡＭ半導体装置の場合、全部で
３２個のデータを、４個の内部制御信号を使って、各内
部制御信号により８個の入力データをラッチするように
しなければならない。ここで、各内部制御信号のライン
ローディングを内部クロック信号ＰＣＬＫと同一にする
ためには、それぞれの内部制御信号に対して、３２個の
入力データをラッチするようなラインローディング効果
を与えなければならない。このようなラインローディン
グ効果を実現するには抵抗やキャパシターを各内部制御
信号の経路に追加しなければならないので、半導体装置
の全体的な面積が増加する。
【００１４】
【発明が解決しようとする課題】本発明は、前記問題点
を解決するためになされたものであって、本発明の目的
は、有効データウィンドウの減少とチップ面積の増加と
を最小化するためのＳＤＲＡＭ半導体装置を提供するこ
とである。
【００１５】
【課題を解決するための手段】前記技術的課題を達成す
るために本発明は、ＳＤＲＡＭ半導体装置において、外
部制御信号をバッファリングして第１内部制御信号を発
生する第１バッファと、前記外部制御信号をバッファリ
ングして第２内部制御信号を発生する第２バッファと、
外部クロック信号をバッファリングして内部クロック信
号を発生する第３バッファと、外部からデータを受信
し、前記第１内部制御信号、前記第２内部制御信号、前
記内部クロック信号に順次的に同期させて、前記受信し
たデータを出力するデータラッチ回路とを具備すること
を特徴とするＳＤＲＡＭ半導体装置を提供する。
【００１６】前記第２内部制御信号は、前記第１内部制
御信号より位相が遅れていることが望ましい。
【００１７】また、前記第２バッファ及び第３バッファ
は、同じ構造であることが望ましい。
【００１８】また、前記データラッチ回路は、外部から
データを受信し、受信したデータを前記内部制御信号に
同期させて出力する第１及び第２フリップフロップと、
前記第１フリップフロップから出力されるデータを受信
し、受信したデータを前記第２内部制御信号に同期させ
て出力する第３フリップフロップと、前記第２フリップ
フロップから出力されるデータを受信し、受信したデー
タを前記第２内部制御信号に同期させて出力する第４フ
リップフロップと、前記第３フリップフロップから出力
されるデータを受信し、受信したデータを前記内部クロ
ック信号に同期させて出力する第５フリップフロップ
と、前記第４フリップフロップから出力されるデータを
受信し、受信したデータを前記内部クロック信号に同期
させて出力する第６フリップフロップとを具備する。
【００１９】また、前記第３及び第４フリップフロップ
は、前記第２内部制御信号の立下りエッジに同期するこ
とが望ましい。
【００２０】また、前記第５及び第６フリップフロップ
は、前記内部クロック信号の立上がりエッジに同期する
ことが望ましい。
【００２１】また、前記データラッチ回路は、外部から
データを受信し、受信したデータを前記内部制御信号に
同期させて出力する第１及び第２フリップフロップと、
前記第１フリップフロップから出力されるデータを受信
し、受信したデータを前記第１内部制御信号に同期させ
て出力する第７フリップフロップと、前記第７フリップ
フロップから出力されるデータを受信し、受信したデー
タを前記第２内部制御信号に同期させて出力する第３フ
リップフロップと、前記第２フリップフロップから出力
されるデータを受信し、受信したデータを前記第２内部
制御信号に同期させて出力する第４フリップフロップ
と、前記第３フリップフロップから出力されるデータを
受信し、受信したデータを前記内部クロック信号に同期
させて出力する第５フリップフロップと、前記第４フリ
ップフロップから出力されるデータを受信し、受信した
データを前記内部クロック信号に同期させて出力する第
６フリップフロップとを具備することが望ましい。
【００２２】また、前記第３及び第４フリップフロップ
は、前記第２内部制御信号の立下りエッジに同期するこ
とが望ましい。
【００２３】また、前記第５及び第６フリップフロップ
は、前記内部クロック信号の立上がりエッジに同期する
ことが望ましい。
【００２４】また、前記第７フリップフロップは、前記
第１内部制御信号の立下りエッジに同期することが望ま
しい。
【００２５】また、前記第２バッファから前記データラ
ッチ回路までの前記第２内部制御信号ラインのラインロ
ーディングと、前記第３バッファから前記データラッチ
回路までの前記内部クロック信号ラインのラインローデ
ィングとが同じであることが望ましい。
【００２６】また、前記第２バッファから前記データラ
ッチ回路までの前記第２内部制御信号ラインの経路と、
前記第３バッファから前記データラッチ回路までの前記
内部クロック信号ラインの経路とが同じであることが望
ましい。
【００２７】本発明によれば、データラッチ回路から出
力されるデータのマージンウィンドウが減少することが
防止される。
【００２８】
【発明の実施の形態】本発明とその動作上の利点及び本
発明の実施によって達成される目的を充分に理解するた
めには本発明の望ましい実施形態を例示する添付図面及
び添付図面に記載された内容を参照することが有用であ
ろう。
【００２９】以下、添付図面に基づいて本発明を詳しく
説明する。図面に提示された同じ参照符号は同じ構成要
素を表す。
【００３０】図４は、本発明の第１実施形態によるＳＤ
ＲＡＭ半導体装置のブロック図である。図４を参照すれ
ば、ＳＤＲＡＭ半導体装置４０１は、データラッチ回路
４１１及び第１乃至第４バッファ４２１、４３１、４４
１、４５１を備える。
【００３１】第１バッファ４２１は、外部制御信号ＤＱ
Ｓ、例えばデータストローブ信号をバッファリングして
第１内部制御信号ＤＱＳ_internalを発生する。
【００３２】第２バッファ４３１は、外部制御信号ＤＱ
Ｓをバッファリングして第２内部制御信号ＤＳを発生す
る。第２内部制御信号ＤＳは、第１内部制御信号ＤＱＳ
_internalより所定時間遅延してデータラッチ回路４１
１に到達する。
【００３３】第３バッファ４４１は、外部クロック信号
ＣＬＫをバッファリングして内部クロック信号ＰＣＬＫ
を発生する。ここで、第３バッファ４４１は、第２バッ
ファ４３１と同じ構造を有することが望ましい。即ち、
第２内部制御信号ＤＳが内部クロック信号ＰＣＬＫと同
じ変化量を有するようにするために、第２バッファ４３
１と第３バッファ４４１は同じ構造で設計されることが
望ましい。従って、内部クロック信号ＰＣＬＫが工程、
電圧、温度等により変動する時、第２内部制御信号ＤＳ
も同様に変動する。
【００３４】また、第２バッファ４３１をデータラッチ
回路４１１に連結する線４６１の経路と、第３バッファ
４４１をデータラッチ回路４１１に連結する線４６３の
経路とを同一に設計することによって、第２内部制御信
号ＤＳのラインローディングと内部クロック信号ＰＣＬ
Ｋのラインローディングとが同一になる。従って、ライ
ンローディングに起因する有効データウィンドウの減少
が防止される。
【００３５】第４バッファ４５１は、データ入力バッフ
ァであって、外部データＤＱをバッファリングして内部
データＤＱ１を出力する。
【００３６】データラッチ回路４１１は、内部データＤ
Ｑ１を入力し、第１内部制御信号ＤＱＳ_internal、第
２内部制御信号ＤＳ、内部クロック信号ＰＣＬＫに順次
的に同期して内部データＤＱ１をラッチする。データラ
ッチ回路４１１は、第１乃至第６フリップフロップＦＦ
１〜ＦＦ６を具備する。
【００３７】第１及び第２フリップフロップＦＦ１、Ｆ
Ｆ２は、内部データＤＱ１を受信してラッチし、第１内
部制御信号ＤＱＳ_internalに同期させてデータＤＩＮ
Ｅ_Ａ、ＤＩＮＯ_Ａを第３及び第４フリップフロップＦ
Ｆ３、ＦＦ４を出力する。すなわち、第１フリップフロ
ップＦＦ１は、第１内部制御信号ＤＱＳ_internalの立
上がりエッジに同期させてデータＤＩＮＥ_Ａを第３フ
リップフロップＦＦ３に出力し、第２フリップフロップ
ＦＦ２は、第１内部制御信号ＤＱＳ_internalの立下り
エッジに同期させてデータＤＩＮＯ_Ａを第４フリップ
フロップＦＦ４に出力する。
【００３８】第３及び第４フリップフロップＦＦ３、Ｆ
Ｆ４は、第１及び第２フリップフロップＦＦ１、ＦＦ２
から出力されるデータＤＩＮＥ_Ａ、ＤＩＮＯ_Ａを受信
してラッチし、第２内部制御信号ＤＳの立下りエッジに
同期させてデータＤＩＮＥ_Ｂ、ＤＩＮＯ_Ｂを第５及び
第６フリップフロップＦＦ５、ＦＦ６に出力する。
【００３９】第５及び第６フリップフロップＦＦ５、Ｆ
Ｆ６は、第３及び第４フリップフロップＦＦ３、ＦＦ４
から出力されるデータＤＩＮＥ_Ｂ、ＤＩＮＯ_Ｂを受信
し、内部クロック信号ＰＣＬＫの立上がりエッジに同期
させてデータＤＩＮ_Ｂ、ＤＩＮ_Ｏを出力する。
【００４０】図５は、図４に示された信号のタイミング
図である。図５を参照すれば、第１内部制御信号ＤＱＳ
_internalの立上がりエッジに同期させてデータＤＩＮ
Ｅ_Ａが出力され、第１内部制御信号ＤＱＳ_internalの
立下りエッジに同期させてデータＤＩＮＯ_Ａが出力さ
れる。また、第２内部制御信号ＤＳの立下りエッジに同
期させてデータＤＩＮＥ_Ｂ、ＤＩＮＯ_Ｂが出力され、
内部クロック信号ＰＣＬＫの立上がりエッジに同期させ
てデータＤＩＮ_Ｅ、ＤＩＮ_Ｏが出力される。
【００４１】第２内部制御信号ＤＳの立下りエッジは、
第１内部制御信号ＤＱＳ_internalの立下りエッジとそ
の次の立下りエッジとの間に位置できるが、望ましく
は、第１内部制御信号ＤＱＳ_internalの立下りエッジ
より遅く、それに続く立上がりエッジよりは速い範囲に
位置することが良い。
【００４２】図５に示されたように、第２内部制御信号
ＤＳの位相と内部クロック信号の位相とが同一なので有
効データのウィンドウｗ１が小さくならない。従って、
データラッチ回路４１１にラッチされたデータ内部クロ
ック信号ＰＣＬＫに同期させることができるマージンが
広くなる。
【００４３】図６は、本発明の第２実施形態によるＳＤ
ＲＡＭ半導体装置のブロック図である。図６に示された
半導体装置６０１の構成と動作は、データラッチ回路６
１１が第７フリップフロップＦＦ７をさらに備える点以
外には図４に示された半導体装置４０１と類似してい
る。第７フリップフロップＦＦ７は、第１フリップフロ
ップＦＦ１からデータを受信してラッチし、第１内部制
御信号ＤＱＳ_internalの立下りエッジに同期させて第
３フリップフロップＦＦ３にデータＤＩＮＥ_Ａを出力
する。図６に示されたデータラッチ回路６１１は、図４
に示されたデータラッチ回路４１１と違って、第２内部
制御信号ＤＳの立下りエッジが、必ず第１内部信号ＤＱ
Ｓ_internalの立下りエッジとそれに続く立上がりエッ
ジとの間に位置しなければならない。
【００４４】図４及び図６に示されたデータラッチ回路
４１１、６１１に具備されるフリップフロップＦＦ１〜
ＦＦ７は、必要に応じて、第１及び第２内部制御信号Ｄ
ＱＳ_internal、ＤＳと内部クロック信号ＰＣＬＫの立
上がりエッジや立下りエッジに自由に同期させて動作さ
せることができる。
【００４５】図７は、図６に示されたデータラッチ回路
６１１の動作タイミング図である。図５との差異点は、
第２フリップフロップＦＦ２と第７フリップフロップＦ
Ｆ７が同時に第１内部制御信号ＤＱＳ_internalの立下
りエッジに同期してデータＤＩＮＥ_Ａ、ＤＩＮＯ_Ａを
出力するという点である。
【００４６】図８は、本発明の第３実施形態によるＳＤ
ＲＡＭ半導体装置のブロック図である。図８を参照すれ
ば、ＳＤＲＡＭ半導体装置８０１は、複数個の第１バッ
ファ４２１〜４２４、第２及び第３バッファ４３１、４
４１及び図４または図６に示された複数個のデータラッ
チ回路８１１〜８１４を具備する。複数個のデータラッ
チ回路８１１〜８１４は、複数個の第１バッファ４２１
〜４２４から発生される複数個の第１内部制御信号ＤＱ
Ｓ_internalに同期して動作する。第２バッファ４３１
は、図６と同様に、第３バッファ４４１と同じ構造を有
し、各バッファを通って各データラッチ回路に入力され
る内部制御信号のラインローディングも同様に構成され
る。
【００４７】前述のように、複数個の第１バッファ４２
１〜４２４を具備して複数個のデータラッチ回路８１１
〜８１４を制御する時も、第３バッファ４４１と同じ構
造の第２バッファ４３１を用いて複数個のデータラッチ
回路８１１〜８１４を同期させ、第２バッファ４３１の
ラインローディングと第３バッファ４４１のラインロー
ディングとも同じく構成することによって、ＳＤＲＡＭ
半導体装置８０１のサイズをほとんど増加させることな
く、有効データウィンドウの減少を抑えることができ
る。
【００４８】図４乃至図８に示された半導体装置４０
１、６０１、８０１は特にダブルデータレートＳＤＲＡ
Ｍ半導体装置に効果的に適用される。
【００４９】前述したように、本発明の望ましい実施形
態によれば、内部制御信号ＤＱＳ_internalを発生する
バッファとして内部クロック信号ＰＣＬＫを発生するバ
ッファ２４１と同じ構造のバッファ２３１を使用し、各
データラッチ回路に入力される経路を同じくすることに
よって、第２内部制御信号ＤＳと内部クロック信号ＰＣ
ＬＫの変化量は、工程、電圧、温度などの変化に関係な
く同一になる。したがって、データラッチ回路４１１、
６１１、８１１〜８１４の有効データウィンドウ(図３
のＷ１)が減少することが防止される。結局、内部クロ
ック信号ＰＣＬＫによってデータラッチ回路４１１、６
１１、８１１〜８１４の有効データを出力できるマージ
ンが広くなる。
【００５０】以上、図面と明細書において最適の実施形
態が開示された。ここで特定の用語が使われたが、これ
は単に本発明を具体的に説明するための目的から使われ
たものであって意味限定や特許請求の範囲に記載された
本発明の範囲を制限するために使われたものではない。
従って、当業者による多様な変形及び均等な他の実施形
態の採用が可能であることは当然である。従って、本発
明の真の技術的保護範囲は特許請求の範囲の技術的思想
により決まるべきである。
【００５１】
【発明の効果】本発明によれば、例えば、有効データウ
ィンドウの減少とチップ面積の増加とを共に抑えること
ができる。
【図面の簡単な説明】
【図１】従来のＳＤＲＡＭ半導体装置のブロック図であ
る。
【図２】図１に示された信号の動作タイミング図であ
る。
【図３】従来の他のＳＤＲＡＭ半導体装置のブロック図
である。
【図４】本発明の第１実施形態によるＳＤＲＡＭ半導体
装置のブロック図である。
【図５】図４に示された信号の動作タイミング図であ
る。
【図６】本発明の第２実施形態によるＳＤＲＡＭ半導体
装置のブロック図である。
【図７】図６に示された信号の動作タイミング図であ
る。
【図８】本発明の第３実施形態によるＳＤＲＡＭ半導体
装置のブロック図である。
【符号の説明】
４０１ ＳＤＲＡＭ半導体装置 ４１１ データラッチ回路 ４２１、４３１、４４１、４５１ 第１乃至第４バッフ
ァ ＦＦ１、ＦＦ２ 第１及び第２フリップフロップ ＦＦ３、ＦＦ４ 第３及び第４フリップフロップ ＦＦ５、ＦＦ６ 第５及び第６フリップフロップ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5M024 AA44 AA49 AA51 BB03 BB27 BB34 DD32 DD39 DD83 DD85 DD90 JJ02 JJ35 PP01 PP02 PP07

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 ＳＤＲＡＭ半導体装置において、 外部制御信号をバッファリングして第１内部制御信号を
    発生する第１バッファと、 前記外部制御信号をバッファリングして第２内部制御信
    号を発生する第２バッファと、 外部クロック信号をバッファリングして内部クロック信
    号を発生する第３バッファと、 外部からデータを受信し、前記第１内部制御信号、前記
    第２内部制御信号、前記内部クロック信号に順次的に同
    期させて、前記受信したデータを出力するデータラッチ
    回路とを具備することを特徴とするＳＤＲＡＭ半導体装
    置。
  2. 【請求項２】 前記第２内部制御信号は、前記第１内部
    制御信号より位相が遅れていることを特徴とする請求項
    １に記載のＳＤＲＡＭ半導体装置。
  3. 【請求項３】 前記第２バッファ及び第３バッファは、
    同じ構造であることを特徴とする請求項１に記載のＳＤ
    ＲＡＭ半導体装置。
  4. 【請求項４】 前記データラッチ回路は、 外部からデータを受信し、受信したデータを前記内部制
    御信号に同期させて出力する第１及び第２フリップフロ
    ップと、 前記第１フリップフロップから出力されるデータを受信
    し、受信したデータを前記第２内部制御信号に同期させ
    て出力する第３フリップフロップと、 前記第２フリップフロップから出力されるデータを受信
    し、受信したデータを前記第２内部制御信号に同期させ
    て出力する第４フリップフロップと、 前記第３フリップフロップから出力されるデータを受信
    し、受信したデータを前記内部クロック信号に同期させ
    て出力する第５フリップフロップと、 前記第４フリップフロップから出力されるデータを受信
    し、受信したデータを前記内部クロック信号に同期させ
    て出力する第６フリップフロップとを具備することを特
    徴とする請求項１に記載のＳＤＲＡＭ半導体装置。
  5. 【請求項５】 前記第３及び第４フリップフロップは、
    前記第２内部制御信号の立下りエッジに同期することを
    特徴とする請求項４に記載のＳＤＲＡＭ半導体装置。
  6. 【請求項６】 前記第５及び第６フリップフロップは、
    前記内部クロック信号の立上がりエッジに同期すること
    を特徴とする請求項４に記載のＳＤＲＡＭ半導体装置。
  7. 【請求項７】 前記データラッチ回路は、 外部からデータを受信し、受信したデータを前記内部制
    御信号に同期させて出力する第１及び第２フリップフロ
    ップと、 前記第１フリップフロップから出力されるデータを受信
    し、受信したデータを前記第１内部制御信号に同期させ
    て出力する第７フリップフロップと、 前記第７フリップフロップから出力されるデータを受信
    し、受信したデータを前記第２内部制御信号に同期させ
    て出力する第３フリップフロップと、 前記第２フリップフロップから出力されるデータを受信
    し、受信したデータを前記第２内部制御信号に同期させ
    て出力する第４フリップフロップと、 前記第３フリップフロップから出力されるデータを受信
    し、受信したデータを前記内部クロック信号に同期させ
    て出力する第５フリップフロップと、 前記第４フリップフロップから出力されるデータを受信
    し、受信したデータを前記内部クロック信号に同期させ
    て出力する第６フリップフロップとを具備することを特
    徴とする請求項１に記載のＳＤＲＡＭ半導体装置。
  8. 【請求項８】 前記第３及び第４フリップフロップは、
    前記第２内部制御信号の立下りエッジに同期することを
    特徴とする請求項７に記載のＳＤＲＡＭ半導体装置。
  9. 【請求項９】 前記第５及び第６フリップフロップは、
    前記内部クロック信号の立上がりエッジに同期すること
    を特徴とする請求項７に記載のＳＤＲＡＭ半導体装置。
  10. 【請求項１０】 前記第７フリップフロップは、前記第
    １内部制御信号の立下りエッジに同期することを特徴と
    する請求項７に記載のＳＤＲＡＭ半導体装置。
  11. 【請求項１１】 前記第２バッファから前記データラッ
    チ回路までの前記第２内部制御信号ラインのラインロー
    ディングと、前記第３バッファから前記データラッチ回
    路までの前記内部クロック信号ラインのラインローディ
    ングとが実質的に同じであることを特徴とする請求項１
    に記載のＳＤＲＡＭ半導体装置。
  12. 【請求項１２】 前記第２バッファから前記データラッ
    チ回路までの前記第２内部制御信号ラインの経路と、前
    記第３バッファから前記データラッチ回路までの前記内
    部クロック信号ラインの経路とが実質的に同じであるこ
    とを特徴とする請求項１に記載のＳＤＲＡＭ半導体装
    置。
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