KR20030080534A - 동기식 메모리 장치 - Google Patents

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KR20030080534A KR1020020019217A KR20020019217A KR20030080534A KR 20030080534 A KR20030080534 A KR 20030080534A KR 1020020019217 A KR1020020019217 A KR 1020020019217A KR 20020019217 A KR20020019217 A KR 20020019217A KR 20030080534 A KR20030080534 A KR 20030080534A
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Abstract

본 발명은 외부클럭의 주파수에 상관없이 안정적으로 동작할 수 있는 동기식 메모리 장치를 제공하기 위한 것으로, 이를 위한 본 발명은 외부클럭을 입력받아 내부클럭을 생성하는 입력버퍼; 외부클럭에 데이터가 위상동기되어 출력하도록 하기 위한 위상동기된 클럭을 생성하는 위상고정루프; 저장, 판독등의 명령어 신호에 따라 상기 내부클럭을 입력받아 기준클럭신호를 출력하는 기준클럭신호생성기; 상기 위상동기된 클럭과 상기 내부클럭의 타이밍을 비교하는 클럭타이밍 제어부; 및 상기 클럭타이밍 제어부의 비교결과에 따라, 상기 기준클럭신호를 패스시켜 내부신호로 출력하거나, 상기 기준클럭신호를 상기 위상동기된 클럭에 동기시켜 상기 내부신호로 출력하는 신호발생기를 구비하는 동기식 메모리 장치가 제공된다.

Description

동기식 메모리 장치{Synchronous Memory Device}
본 발명은 DDR(Double Data Rate) 동기식(Synchronous) 메모리 장치에 관한 것으로, 특히 입력신호의 주파수 영역에 제한 없는 DDR 동기식 메모리 장치에 관한 것이다.
잘 알려진 바와 같이, 반도체 메모리 장치는 동작 속도 향상을 위하여 외부의 시스템 클럭에 동기되어 동작하는 싱크로너스 메모리 장치(이하, 동기식 메모리 장치)가 널리 사용되고 있다. 통상의 동기식 메모리 장치은 클럭의 라이징(rising) 에지(edge)에 동기시켜 클럭의 한 주기에 걸쳐 하나의 데이터를 입출력하는 소자인데 반하여, 디디알 동기식 메모리 장치은 클럭 라이징 및 폴링(falling) 에지에 동기되어 연속적으로 두 개의 데이터가 입출력될 수 있다. 따라서, 클럭의 주파수를 증가시키지 않더라도 종래의 동기식 메모리 장치에 비해 최소한 두 배 이상의 동작속도를 구현할 수 있어 차세대 메모리 장치으로서 크게 각광받고 있다.
한편, DDR 동기식 메모리에서 데이터 읽기(Read)시 타이밍을 나타내는 것으로 읽기 명령이 들어간 클럭의 시점으로부터 데이터가 나올 때까지의 클럭수를 규정한 것을 카스 레이턴시(cas latency)라 하고, 카스레이턴시 이후 연속하여 처리하는 데이터 수를 규정한 것을 버스트 길이(burst length)라 한다.
동기식 디램에서는 카스 레이턴시(CL)와 버스트 길이(BL)에 따라 데이터를 출력하기 위해서, 외부의 입력클럭에 데이터 출력을 동기시키기 위한 위상고정루프와 위상고정루프의 출력에 따라 여러가지 타이밍의 클럭신호를 출력하는 다수개의 클럭발생기가 구비되어 있다.
도1은 종래기술에 의한 동기식 메모리의 클럭입력부를 나타내는 블럭 구성도.
도1을 참조하여 살펴보면, 동기식 메모리의 클럭입력부는 외부클럭(ext_clk)에 데이터를 동기시켜 출력하기 위한 위상동기된 클럭(rclk_dll,fclk_dll)을 생성하는 위상고정루프(10)와, 외부클럭(ext_clk)을 입력받아 내부에서 사용하는 내부클럭(clkp)을 출력하는 입력버퍼(20)와, 내부클럭(clkp)을 입력받아 제1 신호(OE00)를 생성하는 기준클럭신호발생기(30)와, 위상고정루프의 위상동기된 클럭(rclk_dll,fclk_dll) 및 기준신호(OE00)를 입력받아 제2 신호(OE10_dll)를 출력하는 제2 신호발생기(40)와, 제2 신호발생기(40))에 직렬 연결되어 각각 제3 신호 내지 제5 신호(OE15_dll, OE20_dll, OE25_dll)를 출력하는 제3 신호발생기(50), 제4 신호발생기(60), 제5 신호발생기(70)로 구성된다.
도2는 도1의 동기식 메모리의 클럭입력부의 동작을 나타내는 파형도이다. 도2를 참조하여 종래의 동기식 메모리에서 외부클럭이 입력될 때, 클럭입력부에서의 동작을 살펴본다.
도2를 참조하여 살펴보면, 먼저 외부클럭(ext_clk)이 입력버퍼(20) 및 위상고정루프(10)에 입력되면, 입력버퍼(20)에서는 내부클럭(clkp)를 발생시키고, 위상고정루프(10)에서는 위상동기된 클럭(rclk_dll,fclk_dll)을 출력한다. 위상동기된 클럭(rclk_dll,fclk_dll)은 동기식 메모리 장치에서 데이터를 외부클럭에 동기되어출력하도록 하기 위한 클럭신호이다.
이어서, 기준클럭신호발생기(30)은 리드명령어(READ)가 입력되면, 내부클럭(clkp)을 이용하여 기준클럭신호(OE00)를 발생시키고, 제2 신호발생기(40)는 위상고정루프(10)에서 출력되는 위상동기된 클럭(rclk_dll,fclk_dll) 및 기준신호(OE00)를 이용하여 제2 신호(OE10_dll)를 발생시키고, 이어서 제 3 신호발생기(50)는 제2 신호(OE10_dll) 및 위상동기된 클럭(rclk_dll,fclk_dll)를 이용하여 제3 신호(OE15_dll)를 발생시킨다. 같은 방법으로 제4 및 제5신호발생기(60,70)도 각각 제4 및 제5 신호(OE20_dll,OE25_dll)를 발생시킨다.
DDR 동기식 메모리에서는 리드(READ) 동작일 때에는 내부클럭(clkp)에 의해 기준신호(OE00)를 만들고, 기준신호를 이용해서 카스레이턴시(CL)에 따라 데이터가 출력될 수 있도록 내부회로에서 필요한 각종 신호(제2 내지 제5신호)가 생성된다.
도3은 입력되는 외부클럭(ext_clk)이 저주파일 때(예컨대 tCK=10ns), 도1의 동기식 메모리 클럭입력부의 동작을 나타내는 파형도이다. 도3에는 tCK=10ns(100MHz)일 경우에 외부클럭(ext_clk), 내부클럭(clkp)과 기준클럭신호(OE00) 및 위상동기된 클럭(rclk_dll)를 이용하여 제2 신호(OE10_dll)가 생성되는 것이 도시되어 있다.
도4는 입력되는 외부클럭(ext_clk)이 고주파일 때(예컨대 tCK=3.3ns), 도1의 동기식 메모리의 클럭입력부의 동작을 나타내는 파형도이다. 도4에는 tCK=3.3ns(300MHz)일 경우에 외부클럭(ext_clk), 내부클럭(clkp)과 기준클럭신호(Oe00) 및 위상동기된 클럭(rclk_dll)를 이용하여 제2 신호(OE10_dll)가 생성되는 것이 도시되어 있다.
도3 및 도4를 참조하여 살펴보면, 외부클럭(ext_clk), 내부클럭(clkp), 위상동기된 클럭(rclk_dll)은 고주파(예컨대 tCK=3.3ns,300MHz)일 때나 저주파(tCK=10ns,100MHz)일 때나 같은 펄스 폭을 가지고 있고 내부클럭(clkp)에 의해 기준클럭신호(OE00)가 발생하는 시점도 일정하다.
저주파에서는 내부클럭(clkp)에 의해 기준클럭신호(OE00)가 발생하는 시점보다 다음 EXT_CLK에 해당되는 위상동기된 클럭(rclk_dll)이 발생되는 시점이 더 뒤에 오게 되어 제2신호(OE10_dll)을 만들어내는데 충분한 타이밍이 존재한다. 그러나 고주파에서는 저주파보다 상대적으로 기준클럭신호(OE00)와 위상동기된 클럭(rclk_dll) 사이에 타이밍이 부족하게 된다. 따라서 제2신호(OE01_dll)을 생성하기 위한 위상동기된 클럭(rclk_dll)보다 기준클럭신호(OE00)의 발생시점이 늦어짐으로 인해 제2신호(OE10_dll)은 다음 위상동기된 클럭(rclk_dll)에 의해 발생하게 된다.
따라서 카스레이턴시(CL)에 따라 데이터를 내보는데 사용되는 제2 내지 제5신호(OE10,OE15,OE20,OE25)가 생성되어야 할 타이밍보다 늦게 생성되고, 이에 따라 카스레이턴시(CL)에 맞추어 정확하게 데이터를 출력시키기 못하게 되고, 이는 결국 리드 명령어에 대한 데이터 출력 에러가 유발되는 것이다.
도5는 저주파에서 고주파로 입력클럭이 변할 때, 도1의 동기식 메모리의 클럭입력부의 동작의 일부를 나타내는 파형도이다. 도5를 참조하면, 저주파에서 고주파로 갈수록 외부클럭을 입력받아 생성되는 내부클럭(clkp) 및 위상동기된클럭(rclk_dll)간의 타이밍 마진이 줄어들는 것을 알 수 있다.
따라서 동기식 메모리 장치에서 외부클럭을 입력받아 내부동작에 필요한 여러 클럭신호를 생성하는데 있어, 입력되는 외부클럭이 고주파와 저주파일 때 상관없이 안정적으로 동작할 수 있는 클럭입력부를 가진 동기식 메모리 장치가 필요하다.
본 발명은 외부클럭의 주파수에 상관없이 안정적으로 동작할 수 있는 동기식 메모리 장치를 제공하는 것을 목적으로 한다.
도1은 종래기술에 의한 동기식 메모리의 클럭입력부를 나타내는 블럭 구성도.
도2는 도1의 동기식 메모리의 클럭입력부의 동작을 나타내는 파형도.
도3은 입력클럭이 저주파일 때, 도1의 동기식 메모리의 클럭입력부의 동작을 나타내는 파형도.
도4는 입력클럭이 고주파일 때, 도1의 동기식 메모리의 클럭입력부의 동작을 나타내는 파형도.
도5는 저주파에서 고주파로 입력클럭이 변할 때, 도1의 동기식 메모리의 클럭입력부의 동작을 나타내는 파형도.
도6는 본 발명의 바람직한 실시예에 따른 동기식 메모리의 클럭입력부를 나타내는 블럭구성도.
도7은 도6의 클럭타이밍 제어부를 나타내는 회로도.
도8은 도7의 타이밍제어된 클럭 발생부를 나타내는 회로도.
도9는 도6의 동기식 메모리의 클럭입력부의 동작을 나타내는 파형도.
상기의 목적을 달성하기 위한 본 발명은 외부클럭을 입력받아 내부클럭을 생성하는 입력버퍼; 외부클럭에 데이터가 위상동기되어 출력하도록 하기 위한 위상동기된 클럭을 생성하는 위상고정루프; 저장, 판독등의 명령어 신호에 따라 상기 내부클럭을 입력받아 기준클럭신호를 출력하는 기준클럭신호생성기; 상기 위상동기된 클럭과 상기 내부클럭의 타이밍을 비교하는 클럭타이밍 제어부; 및 상기 클럭타이밍 제어부의 비교결과에 따라, 상기 기준클럭신호를 패스시켜 내부신호로 출력하거나, 상기 기준클럭신호를 상기 위상동기된 클럭에 동기시켜 상기 내부신호로 출력하는 신호발생기를 구비하는 동기식 메모리 장치가 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도6는 본 발명의 바람직한 실시예에 따른 동기식 메모리의 클럭입력부를 나타내는 블럭구성도이다.
도6을 참조하여 살펴보면, 본 실시예에 따른 내부동작을 위한 다수개의 클럭신호를 생성하기 위한 동기식 메모리의 클럭입력부는 외부클럭(ext_clk)을 입력받아 내부클럭(clkp)을 생성하는 입력버퍼(400)와, 외부클럭(ext_clk)에 데이터가 위상동기되어 출력하도록 하기 위한 위상동기된 클럭(rclk_dll/fclk_dll)을 생성하는 위상고정루프(300)와, 리드명령어 신호(READ)에 따라 내부클럭(clkp)을 입력받아 기준클럭신호(OE00)를 출력하는 기준클럭신호생성기(500)와, 위상동기된 클럭(rclk_dll/fclk_dll)과 내부클럭(clkp)의 타이밍을 비교하는 클럭타이밍 제어부(200)와, 클럭타이밍 제어부(200)의 비교결과(HF)에 따라 기준클럭신호(OE00)를 패스시켜 내부신호(OE10_dll)로 출력하거나, 기준클럭신호(OE00)를 위상동기된 클럭(rclk_dll/fclk_dll)에 동기시켜 상기 내부신호(OE10_dll)로 출력하는 신호발생기(100)로 구성된다.
또한 신호발생기(100)의 출력신호(OE10_dll)을 입력받아 카스레이턴시(CL)에 따라 내부동작시 사용되는 다수의 내부신호(OE15_dll,OE20_dll,OE25_dll)를 출력하는 제3 내지 제5 신호발생기(600,700,800)가 신호발생기(100)에 직렬연결되어 있다.
도7은 도6의 클럭타이밍 제어부를 나타내는 회로도이다.
도7을 참조하여 살펴보면, 클럭타이밍 제어부(200)는 위상동기된 클럭신호(rclk_dll/fclk_dll) 및 그 반전된 신호를 게이트로 각각 입력받는 제1 및 제2 앤모스트랜지스터(MN3,MN4)와, 제1 및 제2 앤모스트랜지스터(MN3,MN4)의 일측과 접지전원 공급부(VSS)를 연결하며 게이트로 내부클럭(clkp)을 입력받는 제3 앤모스트랜지스터(MN5)와, 제1 및 제2 앤모스트랜지스터(MN3,MN4)의 타측의 전압차를 감지 증폭하는 센스앰프부(210)와, 센스앰프부(210)의 출력을 반전하여 플래그신호(HF)를 출력하는 인버터(I3)로 구성된다.
센스앰프부(210)은 전원전압 공급부(VDD)와 제1 앤모스트랜지스터(MN3)의 타측에 직렬 연결된 제1 피모스트랜지스터(MP2)와 제3 앤모스트랜지스터(MN1)와, 전원전압 공급부(VDD)와 제2 앤모스트랜지스터(MN4)의 타측에 직렬 연결된 제2 피모스트랜지스터(MP3)와 제4 앤모스트랜지스터(MN1)로 구성된다. 제1 피모스트랜지스터(MP2)와 제3 앤모스트랜지스터(MN1)의 게이트는 제2 피모스트랜지스터(MP3)와 제4 앤모스트랜지스터(MN2)의 공통노드(N1)에 연결되고, 제2 피모스트랜지스터(MP3)와 제4 앤모스트랜지스터(MN2)의 게이트는 제1 피모스트랜지스터(MP2)와 제3 앤모스트랜지스터(MN1)의 공통노드(N2)에 연결된다.
한편, 센스앰프부(210)는 게이트로 내부클럭(clkp)를 입력받고 전원전압공급단(VDD)과 노드(N1)를 연결하는 제3 피모스트랜지스터(MP1)와, 게이트로 내부클럭(clkp)를 입력받고 전원전압공급단(VDD)과 노드(N2)를 연결하는 제4 피모스트랜지스터(MP4)를 더 구비한다
도8은 도7의 타이밍제어된 클럭 신호발생기(100)를 나타내는 회로도이다.
신호발생기(100)는 기준클럭신호(OE00)를 위상동기된 클럭(rclk_dll/fclk_dll)에 동기시켜 출력하는 내부신호 발생기(110)와, 위상동기된 클럭(rclk_dll/fclk_dll)이 내부클럭(clkp)보다 타이밍이 빠를 때 턴온되어 기준클럭신호(OE00)를 내부신호(OE10_dll)로 출력하는 제1 전송게이트(TG1)와, 위상동기된 클럭(rclk_dll/fclk_dll)이 내부클럭(clkp)보다 타이밍이 늦을 때 턴온되어 상기 내부신호 발생기(110)의 출력을 상기 내부신호(OE10_dll)로 출력하는 제1 전송게이트(TG1)로 구성된다.
도9는 도6의 동기식 메모리의 클럭입력부의 동작을 나타내는 파형도이다. 이하 도6 내지 도9를 참조하여 본실시예에 따른 동기식 메모리 장치의 클럭입력부의 동작을 설명한다.
먼저 외부클럭(ext_clk)이 위상고정루프(300)에 입력되면 데이터를 외부클럭(ext_clk)에 동기시켜 메모리 장치 외부로 출력시기키위한 내부처리를 위한 위상동기된 클럭(rclk_dll/fclk_dll)을 출력하고, 입력버퍼(400)는 외부클럭(ext_clk)을 입력받아 내부클럭(clkp)를 출력한다. 내부클럭(clkp)은 외부클럭(ext_clk)로 부터 일정한 딜레이를 가지고 발생되는 신호이다.
이 때, 클럭타이밍 제어부(200)에서 위상동기된 클럭(rclk_dll/fclk_dll) 및 내부클럭(clkp)의 클럭 타이밍을 비교하여 동작 주파수를 판단하는 플래그 신호(HF)를 출력한다. 저주파일 때는 플래그신호(HF)가 로우로 출력되어 타이밍제어된 신호발생기(100)의 제1 전송게이트(TG1)가 턴온되어 내부신호발생기(OE10_gen,110)에서 출력되는 신호가 내부신호(OE10_dll)로 출력된다. 내부신호발생기(OE10_gen,110)는 위상동기된 클럭(rclk_dll)에 동기시켜 기준클럭신호(OE00)를 출력하게 되고, 고주파일 때에는 플래그신호(HF)가 하이로 출력되어 타이밍제어된 신호발생기(100)에서의 제2 전송게이트(TG2)가 턴온되어 기준클럭신호(OE00)를 내부신호(OE10_dll)로 바로 출력하게 된다.
지금까지는 외부에서 주어지거나 미리 동작주파수 영역을 결정하여 하이나 로우로 플래그신호(HF)가 고정되어 있는 것이 일반적이었다. 본 발명에서는 이러한 플래그 신호(HF)를 DDR 동기식 디램이 매 클럭마다 주파수 영역을 판단하여 이를 출력하는 신호로 만들었다.
저주파 동작에서는 tCK가 크기 때문에 외부클럭(ext_clk)으로부터 만들어지는 내부클럭(clkp)과, 다음 클럭보다 일정한 타이밍 전에 만들어지는 위상동기된 클럭(rclk_dll) 사이에 어느 정도의 시간이 존재한다. 그러나 점점 고주파로 변하게 되면 tCK가 작아지면서 위상동기된 클럭(rclk_dll)과 내부클럭(clkp) 사이에 타이밍 마진이 없어지게 되다가 어느 순간 내부클럭보다(clkp)보다 위상동기된 클럭(rclk_dll)이 먼저 발생하게 된다.
이 때에 플래그신호(HF)를 로우에서 하이로 변하게 하여 고주파 동작임을 알려준다. 플래그신호(HF)가 하이로 되면 신호발생기(100)에서는 기준클럭신호(OE00)를 바로 패스시켜 내부신호(OE10_dll)를 만들어 주어 한클럭 뒤에 내부신호(OE10_dll)가 생성되는 일을 막도록 한다.
플래그신호(HF)를 만드는 클럭타이밍 제어부(200)는 내부클럭(clkp)의 라이징 타임(rising time)에서 위상동기된 클럭(rclk_dll)의 로직상태가 하이인지 로우인지 보고, 하이이면 플래그신호(HF)를 하이로 만들고, 다음 내부클럭(clkp4)의 라이징타임까지 래치하게 된다. 따라서 저주파에서는 클럭신호보다 위상동기된 클럭(rclk_dll)이 늦기 때문에 내부클럭의 라이징 타임에서 위상동기된 클럭(rclk_dll)이 로우이고 이에 따라 플래그 신호(HF)도 로우이다.
동작주파수가 점점 빨라지게 되면 tCK가 작아져 내부클럭(clkp)의 라이징 타임에서 위상동기된 클럭(rclk_dll)이 하이가 되고, 이것에 의해 플래그신호(HF)도 하이로 변하게 된다. 플래그신호(HF)가 하이가 되면 타이밍제어된 신호발생기(100)에서 기준클럭신호(OE00)를 바로 내부신호(OE00)로 패스시키게 된다.
따라서 외부에서 특별한 입력을 가하지 않아도 내부에서 고주파 동작임을 알게 되고 이것에 의해 내부신호(OE10_dll)는 카스래이턴시(CL)에 맞게 생성될 수 있는 것이다.
지금까지 고주파에서는 내부신호(OE10_dll)의 타이밍을 맞추기 위해서 별도로 설계하였기 때문에 주파수에 대한 제한이 있었지만 전술한 실시예에서는 주파수에 대한 제한이 없게 되는 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해 주파수의 범위에 상관없이 안정적으로 동작할 수 있는 동기식 메모리 장치를 제조할 수 있다.

Claims (3)

  1. 외부클럭을 입력받아 내부클럭을 생성하는 입력버퍼;
    외부클럭에 데이터가 위상동기되어 출력하도록 하기 위한 위상동기된 클럭을 생성하는 위상고정루프;
    저장, 판독등의 명령어 신호에 따라 상기 내부클럭을 입력받아 기준클럭신호를 출력하는 기준클럭신호생성기;
    상기 위상동기된 클럭과 상기 내부클럭의 타이밍을 비교하는 클럭타이밍 제어부; 및
    상기 클럭타이밍 제어부의 비교결과에 따라, 상기 기준클럭신호를 패스시켜 내부신호로 출력하거나, 상기 기준클럭신호를 상기 위상동기된 클럭에 동기시켜 상기 내부신호로 출력하는 신호발생기
    를 구비하는 동기식 메모리 장치.
  2. 제 1 항에 있어서,
    상기 신호발생기는
    상기 기준클럭신호를 상기 위상동기된 클럭에 동기시켜 출력하는 내부신호 발생기;
    상기 위상동기된 클럭이 상기 내부클럭보다 타이밍이 늦을 때 턴온되어 상기내부신호 발생기의 출력을 상기 내부신호로 출력하는 제1 전송게이트; 및
    상기 위상동기된 클럭이 상기 내부클럭보다 타이밍이 빠를 때 턴온되어 상기 기준클럭신호를 상기 내부신호로 출력하는 제2 전송게이트를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
  3. 제 1 항에 있어서,
    상기 클럭타이밍 제어부는
    상기 위상동기된 클럭신호 및 그 반전된 신호를 게이트로 각각 입력받는 제1 및 제2 앤모스트랜지스터;
    상기 제1 및 제2 앤모스트랜지스터의 일측과 접지전원 공급부를 연결하며 게이트로 상기 내부클럭을 입력받는 제3 앤모스트랜지스터;
    상기 제1 및 제2 앤모스트랜지스터의 타측의 전압차를 감지 증폭하는 센스앰프부; 및
    상기 센스앰프부의 출력을 반전하여 출력하는 인버터를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
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