KR100880547B1

KR100880547B1 - 메모리 셀 프로그래밍 방법 및 프로그램 검증 방법

Info

Publication number: KR100880547B1
Application number: KR1020010079717A
Authority: KR
Inventors: 오구라세이키; 오구라토모코; 오구라노리
Original assignee: 헤이로 엘에스아이 디자인 앤드 디바이스 테크놀로지 인크
Priority date: 2000-12-15
Filing date: 2001-12-15
Publication date: 2009-01-30
Also published as: US20030123291A1; EP1215680A3; US20030185053A1; DE60133259D1; US6628547B2; US20030123308A1; US6807105B2; US6611461B2; US20030123292A1; KR20020071442A; US20030123293A1; EP1215680A2; ATE389937T1; US6549463B2; JP2002230988A; US20030123290A1; US6636439B1; US7046553B2; US20020075725A1; US6628546B2

Abstract

본 발명에 있어서, 프로그램 및 프로그램 검증을 위한 새로운 방법이 기술된다. 메모리 셀의 문턱 전압은 상승되고, 이어서, 비트 라인들 및 제어 게이트 라인들의 최소 충전 및 방전으로 측정된다. 제어 게이트 라인 캐패시턴스에 대한 비트 라인은 또한, 필요한 전압 기준들의 수를 줄이는데 사용된다. 프로그램 전류는 소스 확산에 연결된 부하 장치의 사용에 의해 감소된다. 결과는 더 낮은 고전압 전하 펌프 전류 소비를 갖는 증가된 프로그램 대역폭이다.

MONOS 메모리 셀, 순방향 판독, 역방향 판독, 플로팅, 비트 확산 전압, 바이어싱

Description

메모리 셀 프로그래밍 방법 및 프로그램 검증 방법{Fast program to program verify method}

도 1은 비휘발성 메모리 셀을 프로그래밍하고 프로그램 검증하기 위해 사용된 종래 기술의 방법을 도시하는 도면.

도 2a는 프로그램을 위한 전압들을 나타내는 종래 기술의 MONOS 셀을 도시하는 도면.

도 2b는 프로그램 검증을 위한 전압들을 나타내는 종래 기술의 MONOS 셀을 도시하는 도면.

도 3은 종래 기술의 2중 저장 MONOS 셀을 도시하는 도면.

도 4a는 2중 제어 게이트들을 갖는 종래 기술의 2중 저장 MONOS 셀을 도시하는 도면.

도 4b는 2중 제어 게이트들을 갖는 종래 기술의 2중 저장 MONOS 셀의 문턱 전압과 드레인-소스 전압간의 관계를 도시하는 그래프.

도 4c는 2중 제어 게이트들을 갖는 종래 기술의 2중 저장 MONOS 셀들의 어레이를 도시하는 개략도.

도 5a는 제 1 실시예의 프로그램 동작을 위한 전압들을 나타내는 본 발명의 2중 저장 MONOS 셀을 도시하는 도면.

도 5b 내지 도 5d는 제 1 실시예의 프로그램 검증 동작을 위한 전압들을 나타내는 본 발명의 2중 저장 MONOS 셀을 도시하는 도면.

도 6은 제 1 실시예의 프로그램 및 프로그램 검증 방법에 대한 시뮬레이션 결과를 도시하는 도면.

도 7은 제 2 실시예의 프로그램 검증 동작을 위한 전압들을 나타내는 본 발명의 2중 저장 MONOS 셀을 도시하는 도면.

도 8a 및 도 8b는 제 3 실시예의 프로그램 동작을 위한 전압들을 나타내는 본 발명의 2중 저장 MONOS 셀을 도시하는 도면.

도 8c 및 도 8d는 제 3 실시예의 프로그램 검증 동작을 위한 전압들을 나타내는 본 발명의 2중 저장 MONOS 셀을 도시하는 도면.

도 9는 제 3 실시예의 프로그램 및 프로그램 검증 방법에 대한 시뮬레이션 결과를 도시하는 도면.

도 10은 본 발명의 2개의 인접한 2중 저장 MONOS 셀들을 도시하는 도면.

* 도면의 주요 부분에 대한 부호의 설명

101 : 프로그램 셋업 102 : 프로그램 펄스

103 : 프로그램 검증 204 : 질화물 영역

본 발명은 반도체 비휘발성 메모리에 관한 것으로, 특히, 트윈 MONOS 플래시 메모리의 프로그램 및 프로그램 검증에 관한 것이다.

MONOS 플래시 메모리 장치에서는, 제어 게이트 아래의 산화물-질화물-산화물(ONO) 복합 층의 질화물 영역 내에 전자들로서 데이터가 저장된다. 질화물 영역 내의 전자들의 존재는 장치의 문턱값을 증가시킨다. 논리 "1"이 저장된, 소거된 셀은 질화물 영역 내에 거의 또는 전혀 저장된 전자를 가지고 있지 않으며, 논리 "0"이 저장된, 프로그래밍된 셀은 질화물 영역 내에 고정된 범위의 전자들을 가지고 있다. 일반적인 MONOS 메모리에서는, 질화물 영역 내의 전자들의 개수를 제어하기 위해 프로그램 검증 사이클들에 의해 인터럽트된다. 프로그램 검증을 포함하는 프로그램 동작에 대한 종래 기술의 상태도가 도 1에 도시되어 있다. 먼저, 프로그램 셋업(101)은 전하 펌프(charge pump)를 개시시키는데 필요하며, 프로그램 동작에 필요한 전압을 설정한다. 선택된 메모리 셀은 프로그램 펄스 단계(102) 동안에 전압 상태들이 프로그래밍된다. 고정된 시간 후에, 메모리 셀의 문턱값은 프로그램 검증 단계(103)에서 테스트된다. 메모리 셀의 문턱값이 기준 문턱값보다 크면, 메모리 셀은 프로그래밍된 것으로 간주되고 프로그램은 종료된다(104). 그렇지 않고 선택된 메모리 셀의 문턱값이 충분히 높지 않으면, 메모리 셀은 프로그램 상태로 다시 놓이게 된다(102).

도 2a는 도 2b에서의 종래의 프로그램 및 프로그램 검증을 위한 종래 기술의 MONOS 메모리 셀의 전압 상태의 일 예를 제공한다. 메모리 셀은 제어 게이트(202), 소스(201) 및 드레인(203)으로 구성되어 있다. 전자들은 제어 게이트(202) 아래의 질화물 영역(204)에 저장된다. 도시된 전압들은 예에 불과함을 주의해야 한다. 실 제 전압들은 프로그램 속도, 산화막 두께 및 메모리 셀 치수들과 같은 다수의 사양들에 좌우된다. CHE(channel hot electron) 주입 프로그램의 경우에, 대략 10 V의 전압이 제어 게이트(202)에 인가되며, 대략 5V의 다른 고전압이 드레인(203)에 인가되고, 소스(201)는 그라운드된다.

도 2b를 참조하면, 프로그램 검증은 메모리 상태를 결정하기 위해 한번의 확산이 기준에 대해 측정되게 된다는 점에서 판독 동작과 매우 유사하다. 제어 게이트(202)는 대략 2V로 바이어싱되고, 드레인(201)은 대략 1V로 바이어싱되며, 소스(203)는 0V로 바이어싱된다.

프로그램 상태와 프로그램 검증 상태간에 천이가 존재할 때마다, 소스와 드레인을 교환하고 드레인(203)의 전압을 5V에서 0V로 낮추는 것이 필요하다. 다른 프로그램 사이클이 필요하다면, 드레인(203)은 5V로 다시 상승된다. 이는 프로그램 사이클과 프로그램 검증 사이클 사이에서 드레인 전압을 증가 또는 감소시키는데 여분의 전류가 필요하기 때문에 전하의 비효율적인 사용이다. 다수의 메모리 셀들의 드레인들이 단일의 높은 캐패시턴스 비트 라인에 연결될 때, 프로그램과 프로그램 검증간의 천이 시간이 증가된다. 이 증가된 천이 시간은 전체 프로그램 동작 시간을 증가시킨다.

도 3에는, "역방향 판독"이라고 하는 설명된 판독 방법에 관한 것인 미국 특허 제 6,011,725호(Eitan)에 설명된, 하나의 메모리 셀 내에 두 메모리 저장 사이트(304,305)가 존재하는 종래의 2중 저장 MONOS 메모리 장치(NROM이라고 함)가 도시되어 있다. 선택된 메모리 저장 영역(305)에 가장 가까운 확산 영역(303)은 보다 낮은 전압 또는 소스가 되며, 선택된 메모리 저장 영역(305)에 반대측인 확산 영역(301)은 보다 높은 전압 또는 드레인이 된다. 드레인 전압은, 기판 내에 공핍 영역(depletion region)을 생성하고 하이 문턱값 "0" 메모리 상태일 때 선택 안된 메모리 저장 영역 내에 저장될 수 있는 전하를 "오버라이드(override)"하기 위해, 소스 전압보다 높다. 이 형태의 NROM 메모리 셀은 역방향 판독 모드에서만 동작할 수 있으며, 이는 선택 안된 메모리 채널을 오버라이드하기 위해서는 선택 안된 메모리 저장측 상에 고전압이 필요하기 때문이다. 장치가 순방향으로 판독되는 경우, 보다 높은 드레인 전압은 선택된 메모리 저장 측을 오버라이드하게 되며, 셀은 항상 낮은 Vt "1" 메모리 상태인 것으로 감지되게 된다.

종래의 다른 2중 저장 MONOS 장치는, 트윈 MONOS 셀이라고 하며 도 4a에 도시된 미국 특허 출원 제 09/426,692 호(1999.10.25)에 설명되어 있다. 이 형태의 메모리 셀에는, 워드 게이트(402)와 두 확산 영역(401,403) 이외에, 2 개의 여분의 측벽 폴리실리콘 제어 게이트 구조(406,407)가 존재한다. 도 3의 제어 게이트(302)와는 달리, 도 4a의 워드 게이트(402)는 그 아래에 메모리 질화물 저장 영역들을 가지고 있지 않다. 대신에, 메모리 저장 영역들은 측벽 폴리실리콘 제어 게이트(406,407)의 아래에 놓여있다. 도 4a에 도시된 바와 같이, 두 인접 메모리 셀들 사이의 2 개의 측벽 폴리실리콘 게이트들은 하나의 동등한 제어 게이트를 정의하기 위해 함께 전기적으로 접속되어 있다. 추가적인 제어 게이트(406,407)가 다른 수준의 융통성을 제공하기 때문에, 트윈 MONOS 셀은 역방향 및 순방향으로 쉽게 판독될 수 있다. 선택 안된 질화물 저장 사이트의 아래의 채널은 가장 높은 가능한 문턱 전압 이상의 임의의 델타인 전압까지 연관된 제어 게이트의 전압을 증가시킴으로써 오버라이드될 수 있다(Vcg 오버라이드). 트윈 MONOS 셀은 두 방향으로 판독 가능하지만, 보다 낮은 셀 전류, 보다 작은 문턱값 마진들, 및 제한된 전압 범위로 인해 순방향 판독은 보다 느린 판독 성능을 가진다. 도 4b에는 50 nm 이상의 메모리 질화물 채널 길이 및 50 nm 이하의 메모리 질화물 채널 길이의 선택된 질화물 영역의 문턱값 대 드레인 전압의 관계가 도시되어 있다. 순방향 판독 동안에, 높은 Vt 셀("0")에서는 보다 높은 드레인-소스 전압에서 문턱값이 저하됨을 알 수 있다. 이 효과는 채널 길이가 보다 짧은 경우에 더욱 심각하다. 따라서, "1"과 "0" 셀 사이에 바람직한 문턱값 마진을 유지하기 위해, 감지 동안에 대략 0.3~0.5V보다 작게 드레인 전압을 유지하는 것이 바람직하다.

도 4c는 확산 비트 구조의 트윈 MONOS 셀 어레이의 개략적인 표현이다. 각각의 메모리 셀은 하나의 워드 게이트, 아래의 각각의 제어 게이트 하프(half)가 하나의 질화물 저장 영역이 되는 두 제어 게이트 하프, 및 두 확산 하프로 구성되어 있다. 이 어레이에서, 메모리 셀들은 행과 열로 배열되어 있고, 워드 게이트들은 워드 라인 WL[0-1]에 의해 수평적으로 함께 접속되어 있으며, 비트 확산들은 비트 라인 BL[0-3]에 의해 수직적으로 함께 접속되어 있고, 제어 게이트들은 제어 라인 CG[0-3]에 의해 수직적으로 함께 접속되어 있다. 제어 라인 CG[0-3]과 비트 라인 BL[0-3]은 서로의 위에 있으며, 대략 30 %의 결합 캐패시턴스를 가지고 있다.

넓은 대역폭의 프로그램 응용을 위해, 다수의 메모리 셀들을 병렬로 프로그래밍하는 것이 바람직하다. 다수의 비트 라인들 및 제어 라인들이 프로그램 사이클과 프로그램 검증 사이클 사이에서 충전 및 방전되어야 하는 경우에는, 전하 펌프들 및 전압 레귤레이터들의 전압 및 전류 요건이 매우 높아 전원 및 전체적인 프로그램 시간에 영향을 주게 된다. 특히, 멀티레벨 저장 메모리에서는, 문턱값 상태들간을 보다 엄격하게 제어하기 위해 프로그램 사이클 및 프로그램 검증 사이클의 개수가 보다 많다. 따라서, 프로그램과 프로그램 검증간의 전압 천이들을 최소화하는 것이 바람직하다.

본 발명의 목적은 2중 저장 사이트 MONOS 메모리 셀을 프로그래밍하는 저전력 방법을 제공하는데 있다.

또한, 본 발명의 목적은 2중 저장 사이트 MONOS 메모리 셀에 대한 프로그램 검증 방법을 제공하는데 있다.

또한, 본 발명의 목적은 프로그래밍 동작과 프로그램 검증 동작간을 효율적으로 전환하는데 있다.

또한, 본 발명의 목적은 확산 비트 라인의 충전 및 방전을 최소화함으로써 프로그램과 프로그램 검증간의 천이를 최소화하는데 있다.

또한, 본 발명의 목적은 제어 게이트 전압의 충전 및 방전을 최소화함으로써 프로그램과 프로그램 검증간의 천이를 최소화하는데 있다.

본 발명의 또 다른 목적은 프로그램 및 프로그램 검증에 필요한 기준 전압들의 수를 최소화하는 것이다.

본 발명의 또 다른 목적은 프로그램 검증을 위해 순방향 판독을 사용하는 것이다.

본 발명의 또 다른 목적은 프로그램 검증을 위해 역방향 판독을 사용하는 것이다.

본 발명의 또 다른 목적은 제어 라인들과 비트 라인들에 최소 전압을 인가하여 타깃 문턱 전압을 얻기 위해 제어 게이트 라인과 비트 라인 사이에 캐패시턴스 결합을 사용하는 것이다.

본 발명의 또 다른 목적은 인접 셀을 프로그램 교란으로부터 보호하는 것이다.

본 발명의 또 다른 목적은 부하 트랜지스터를 소스 확산에 접속하여 프로그램 셀 전류를 제어하는 것이다.

본 발명의 또 다른 목적은 프로그램 및 프로그램 검증을 위한 제어 게이트 전압들을 동일하게 유지하는 것이다.

본 발명에 있어서, 프로그램과 프로그램 검증간에 신속한 전환을 발생시키기 위한 방법이 MONOS 메모리 장치에 대해 기술된다. 프로그래밍될 셀의 워드 게이트는 메모리 셀 전류를 수 마이크로암페어(a few microamperes)로 제한하도록 저전압으로 바이어싱된다. 드레인 확산은 고전압으로 바이어싱되고, 소스 확산은 그라운드된다. 드레인 확산은 2개의 저장 사이트 장치에서 프로그래밍될 저장 사이트 근접한 확산이다. 저장 사이트는 제어 게이트 아래에 위치된 질화물 영역이다. 2개의 저장 사이트 장치에는 2개의 제어 게이트들과 2개의 분리 질화물 영역들이 존재한다. 선택 안된 제어 게이트는 선택 안된 제어 게이트 아래의 메모리 저장 영역의 최고의 가능 문턱 전압을 오버라이드하도록 고전압으로 바이어싱된다. 선택된 제어 게이트는 프로그래밍될 저장 사이트 위의 제어 게이트이며, 질화물 저장 사이트에 전자를 주입하기 위해 고전압으로 바이어싱된다. 소스 확산은 셀 전류를 제한하고 제어하기 위해 부하 장치에 접속될 수 있으며, 셀 전류는 낮은 워드 게이트 전압으로 제어될 수 있다. 인접 셀의 프로그램 교란을 제어하기 위해서, 인접 셀의 선택 안된 확산의 전압이 약간 증가된다. 선택 안된 인접 확산의 전압 증가는 인접 저장 영역의 문턱 전압을 증가시키고 프로그램 교란으로부터 셀을 보호할 뿐만 아니라 게이트 대 소스 전압을 감소시킨다.

본 발명의 메모리 셀을 프로그래밍하기 위해서, 프로그램 검증 동작은 프로그래밍되고 있는 셀이 충분한 프로그램 전압에 도달하는지를 결정할 필요가 있다. 이를 위해서, 프로그램 동작으로부터 프로그램 검증 동작으로 및 그 반대로의 전환 중 최소한 하나의 동작이 존재한다. 셀의 프로그래밍 동안의 동작들 간에는 여러 개의 전환들이 존재할 수 있다. 두 동작들에 수반되는 전압들은 실질적으로 비슷하지 않으며, 다양한 접속 라인들의 충전 및 방전을 고려해야 하며, 이는 시간 지연을 발생시킨다. 두 동작들 간의 시간 지연을 최소화하기 위해서, 비트 라인 전압들과 제어 게이트 전압들은 프로그램 및 프로그램 검증 동안 가능한 한 동일하게 된다. 또한, 프로그램 검증의 한 변형은 선택된 질화물 저장 사이트의 반대편 확산에 저전압이 되도록 하는 "순방향 판독"을 사용한다. "순방향 판독" 동작은 비트 라인들과 제어 게이트들의 최소 충전 및 방전을 허용한다. 이 순방향 판독 방법은, 질화물 영역 밑의 채널 길이가 길 때 매우 효과적이며, 도 4b에 도시된 드레인-소스 전압의 함수와 같이 문턱 전압 감소는 작아진다.

트윈 MONOS 메모리 셀에서 선택된 질화물 영역을 프로그램 검증하기 위해서, 소스 및 드레인 비트 라인들은 프로그램동안 높은 드레인 전압의 절반의 전압과 같게된다. 동시에, 선택된 제어 게이트 전압은 약간 낮아지며, 이어서 워드 라인은 워드 게이트 채널을 도통시키기 위해 더 높은 전압으로 상승된다. 마지막으로, 두 비트 라인들 중 하나의 비트 라인은 낮은 전압으로 낮아진다. 비트 라인에 접속된 센스 증폭기는 기준 전압과 관련하여 다른 비트 라인을 모니터하며, 타깃 질화물 영역이 충분히 프로그래밍되면 전압은 유지될 것이며, 그렇지 않으면 전압은 떨어질 것이다. 두 비트 라인들 중 어떤 비트 라인을 끌어내리거나 센스 증폭기에 접속할 것인가를 선택함으로써 순방향 및 역방향 모두에서 검증이 수행될 수 있다.

또 다른 프로그램 방법은 어떤 프로그램이 BL의 캐패시턴스를 이용하여 수행되는지가 설명된다. 트윈 MONOS 메모리에 대한 채널 핫 전자(CHE, channel hot electron) 프로그램의 높은 주입 효율로 인해, 고전압 드레인 측 비트 라인의 캐패시턴스로 저장된 전하를 이용하여, 프로그램은 짧은 시간 내에 충분히 완료될 수 있다. 프로그램 검증은 문턱 전압 범위를 증가시키기 위해서 비트 라인들과 제어 게이트 라인들간의 결합 캐패시턴스와 BL의 캐패시턴스를 이용하여 수행된다. 먼저, 적절한 전압들이 프로그램을 위해 제어 게이트 라인들과 비트 라인들에 인가된다. 그후, 제어 게이트 라인들과 비트 라인들이 플로팅되고, 워드 라인은 프로그램 전류를 제한하기 위해 저전압이 된다. 워드 라인이 턴 온될 때, 소스와 드레인간의 모든 채널들이 온되어, 2개의 비트 라인들 사이에서 전하가 흐를 것이다. 그러나, 워드 라인의 저전압은 또한 소스 비트 라인 전압을 제한한다. 드레인측 비트 라인 전압이 특정 점을 지나 떨어질 때, 주입이 중단될 것이다. 프로그램 검증을 위해서, 워드 라인은 두 비트 라인들에 대해서 중간 전압으로 등화하기 위해 고 전압이 된다. 그후, 선택된 질화물 영역에 가장 가까운 비트 라인은 저전압으로 낮아질 것이다. 검증 동작의 문턱값은 선택된 측의 제어 게이트 전압에서 낮은 비트 라인 전압을 감산함으로써 결정된다. 반대 비트 라인의 전압은, 선택된 질화물 영역이 충분히 프로그래밍되어 비트 라인 전압이 유지되는지 및 떨어지지 않는지의 여부를 결정하기 위해 모니터될 수도 있다.

본 발명에 설명된 프로그램 대 프로그램 검증 시퀀스들은 또한 단일 질화물 영역에서 다수의 문턱값 레벨들을 저장하기 위해 높은 프로그램 대역폭 어플리케이션들에 적용될 수도 있다.

본 발명은 첨부 도면을 참조하여 설명될 것이다.

도 4a의 메모리 셀 구조에 기초하여, 1999년 10월 25일에 출원된 특허 출원서 제 09/426,692 호의 트윈 MONOS 메모리 셀에 대한 프로그램 및 검증 조건들(verify conditions)이 도 5a 내지 도 5d에 주어진다. 메모리 셀(410)은 하나의 워드 게이트(word gate; 402), 좌측 확산 영역(left diffusion region; 401), 우측 확산 영역(right diffusion region; 403), 2개의 제어 게이트들(406, 407), 2개의 질화물 저장 사이트들(nitride storage sites; 404, 405)을 포함한다. 좌측 질화물 저장 사이트(404)는 좌측 확산 영역(401) 위, 좌측 제어 게이트(406) 아래, 및 워드 게이트(402) 근처에 위치한다. 우측 질화물 저장 사이트(405)는 우측 제어 게이트(407) 아래, 우측 확산 영역(403) 위, 및 워드 게이트(402) 근처에 위치한다.

도시된 프로그램 조건이 종래의 MONOS 디바이스를 위한 프로그램 전압들보다 상당히 낮다는 것을 주목해야 한다. 전압차는 트윈 MONOS 디바이스(twin MONOS device)를 위한 향상된 전자 주입 메커니즘에 기인한다. 그러나, 도시된 전압들은 단지 근사값들인 것을 또한 주목해야 한다. 실제 전압들은 문턱값 시프트(threshold shift), 산화물 및 ONO 두께, 도핑 프로파일들(doping profiles), 및 프로그램 및 소거 시간 명세들(erase time specifications)과 같은 제품 명세 인자들(product specification factors) 및 프로세스에 기초하여 결정될 필요가 있다. "0" 상태에 대한 문턱값이 Vth > 2.0V이고, "1" 상태에 대한 문턱값이 약 0.5V이고, 워드 게이트(503) 문턱값이 0.5V인 것으로 가정된다.

도 4a의 메모리 단면도에 기초하여, 도 5a는 우측 질화물 저장 사이트가 선택될 때에 본 발명의 전압 조건들을 도시한다. 우측 질화물 저장 사이트(405)를 프로그래밍하기 위해, 소스에 대한 대략 5V의 드레인 전압이 메모리 셀을 통해 인가된다. CHE 주입을 위해, 선택된 저장 사이트에 가장 근접한 우측 확산 영역(403)은 드레인이 된다. 2개의 확산 영역들(401 및 403) 중 우측 확산 영역(403)은 약 5V의 고 드레인 전압을 가는 것으로 결정되고, 좌측 확산 영역(401)은 약 0V인 소스가 된다. 대략 1V의 저 워드 게이트 전압은 프로그램 셀 전류를 제한한다. 그 좌측 제어 게이트(406)는 선택 안된 메모리 저장 영역(404) 내의 가능한 높은 문턱값 상태를 오버라이드하기 위해 약 5V의 고 전압으로 바이어싱된다. 타깃 프로그램 문턱값이 약 2.0V일 경우 프로그램 동작은 약 3V의 더 낮은 좌측 제어 게이트 전압에 대해 여전히 가능하지만, 프로그램과 프로그램 검증 모드들 간의 천이 시간을 감소시키기 위해, 프로그램 검증 동안 사용되었던 것과 동일한 오버라이드 전압이 되도록, 더 높은 전압인 5V가 선택된다. 우측 제어 게이트(407)는 5V로 바이어싱된다.

도 5b는 프로그램과 프로그램 검증 모드 간의 천이 동안 전압 조건들이 주어진다. 프로그램과 프로그램 검증 모드 간의 스위칭 시, 높은 제어 게이트 전압들은 충전 펌프 전류(charge pump current) 및 모드 스위칭 시간을 절약하는 표준 판독 동작을 위한 저 전압들로 방전될 필요가 없다. 대신에, 제어 게이트(406)는 거의 5V로 유지된다. 소스 확산 영역(401) 및 드레인 확산 영역(403)은 프로그램에 사용된 고 드레인 전압의 약 반인, 약 2.5V와 같게 된다. 동시에, 우측 제어 게이트(407)의 전압은 기판 효과(body effect)가 고려될 때, 2.0V의 타깃 문턱값에 대해 약 4V인 Vcg_pv로 변화된다. 좌·우측 확산 영역(401 및 402) 모두의 전압이 2.5V로 설정된 후에 두 확산 영역들은 도 5c에 도시된 것처럼 플로팅한다. 그 후에, 2.5V의 확산 전압들이 쉽게 통과하게 하기 위해, 워드 게이트(402)는 약 4V의 고 전압으로 상승된다. 워드 라인이 상승되는 동시에 비트 라인들과 같게 되는 것이 또한 가능하다. 프로그램 검증 시퀀스의 최종 단계는 도 5d에 도시된다. 우측 확산 영역(403)의 전압은 약 1.8V일 수 있는 Vbl_pv로 떨어지고, 좌측 확산 영역(401)의 전압이 모니터링된다. 우측 질화물 영역(405)의 문턱값이 타깃 2.0V보다 더 크다면, 좌측 확산 영역(401)의 전압은 약 2.5V로 유지될 것이다. 그렇지 않고, 문턱값은 2.0V보다 더 낮아지는 경우, 좌측 확산 영역(401) 전압이 강하될 것이다. 더 낮은 2개의 확산 전압들이 선택된 질화물 영역과 동일한 측(side) 상에 있기 때문에, 판독 방향은 반대로 판독된다. 0이 아닌 소스-기판 전압이 기판 효과 구성성분(body effect component)을 Vtarget_threshold에 도입하는 것으로 고려하여, 타깃 프로그램 문턱 전압이 Vcg_pv 및 Vbl_pv의 전압에 의해 결정되며, 여기서, Vtarget_threshold

Vcg_pv - Vbl_pv이다.

도 6은 제 1 실시예에 대해 도 5a 내지 도 5d에 의해 기술된, 프로그램 검증 시퀀스에 대한 시뮬레이션 결과를 도시한다. 좌측 제어 게이트(CGL; 406), 우측 제어 게이트(CGR; 407), 워드 게이트(WL; 402), 좌측 비트 라인(BLL; 401), 및 우측 비트 라인(BLR; 403)에 대한 전압 곡선 대 시간이 도시된다. 문턱 전압 효과는 좌측 비트 라인(BLL; 401)에 대해 도시된다.

본 발명의 제 2 실시예에서, 프로그램 검증은 순방향 판독 방향으로 행해질 수 있다. 도 5a 내지 도 5c에 도시된 프로그램 및 검증 시퀀스들은 동일하다. 그러나, 최종 단계에서, 도 7의 전압 조건들은 도 5d의 조건들로 대체된다. 순방향 판독에서, 역방향 판독동안과 비교하여 소스 및 드레인 확산들이 바뀌게 된다. 선택된 질화물 영역(405)으로부터 더 멀리 있는 좌측 확산 영역(401)의 전압은 Vbl-pv의 전압으로 떨어진다. 선택된 질화물 영역(405)에 더 가까운 우측 확산 영역(403)의 전압은 문턱값을 결정하도록 모니터링된다. 상기 선택된 질화물 영역(405) 문턱값이 2.0V보다 크다면, 우측 확산 전압(403)이 유지될 것이다.

순방향 판독에 대해서, 문턱 전압은 드레인-소스 전압의 함수로서 낮아지고, 그래서 드레인-소스 전압을 0.3 내지 0.5 V사이에서 유지하는 것이 중요하다. 2.0 V의 목표 문턱값을 확인하기 위해, Vcg_pv는 Vbl_pv보다 더 큰 2.0 V(기판 효과(body effect)를 설명하기 위해서는 몇몇 부가적 전압을 더함)가 되어야 한다.

본 발명의 제 3 실시예에서, 프로그램에 대한 시퀀스는 도 8a 내지 8b에 주어지고, 프로그램 검증 시퀀스는 도 8c 내지 도 8d에 도시된다.

도 8a는 도 4a의 트윈 MONOS 메모리 셀(twin MONOS memory cell)의 오른쪽 질화물 영역(405)을 프로그래밍하기 위해 전압 조건들을 준다. 왼쪽 제어 게이트(406)는 약 5V의 오버라이드 전압으로 바이어싱된다. 오른쪽 제어 게이트(407)는 대략 5V의 선택된 프로그램 전압으로 바이어싱된다. 왼쪽 확산(401)은 그라운드되고 오른쪽 확산(403)은 대략 5V의 높은 드레인 전압으로 상승된다. 각각의 확산들(401과 403)에 접속된 제어 게이트 라인들 및 비트 라인들과, 선택된 메모리 셀의 제어 게이트들(406과 407)이 그들의 적당한 전압들로 안정된 후에, 그것들은 그들의 전원들로부터 접속이 끊어지고 플로팅된다(floated). 그 다음에, 워드 게이트(402)에 접속된 워드 라인이 상승되고, 전자들이 소스 비트 라인으로부터 드레인 비트 라인으로 흐르기 시작할 때 프로그램이 시작된다. 본 발명의 트윈 MONOS 셀의 높은 CHE 주입 효율은, 실제로 소스와 드레인의 DC 바이어싱 없이, 높은 드레인 전압 비트 라인에 저장된 에너지를 이용하여 충분한 프로그래밍을 허용한다. 워드 라인 전압은 또한 비트 라인 등화(bit line equalization)의 정도를 제한하는데, 소스 비트 라인은, 대략 0.5 V인, 워드 라인의 전압에서 워드 게이트의 문턱 전압을 감산한 값의 범위를 넘어 상승하지는 않기 때문이다. 그래서, 소스 비트 라인이 0.5 V로 상승하고 드레인 비트 라인이 4.5 V로 하강한 후에, 전하는 2개의 비트 라인들 사이에서 더 이상 흐르지 않을 것이며 그래서 CHE 주입은 중단될 것이다. 비트 라인 전압들에서의 변화들은 또한 2개의 부동 제어 게이트 라인들(floating control gate lines)의 전압들에 영향을 준다. 비트 라인 대 제어 게이트 라인 결합 비율이 약 30 %라고 가정하면, 그때 0.5 V 비트 라인 전압 변화는 0.5*0.3=0.15 V 제어 게이트 라인 전압 변화를 발생시킬 것이다. 프로그램이 정지된 후의 비트 라인 및 제어 게이트 전압들은 도 8b에 주어진다.

도 8c에서, 워드 게이트(402) 전압은 왼쪽과 오른쪽 비트 라인들을, 프로그램을 위해 사용된 높은 드레인 전압의 대략 반인, 대략 2.5 V의 중간 전압으로 등화시키기 위해, 약 4 V의 더 높은 전압으로 상승되고, 그 다음에 플로팅된다. 비트 라인들이 2.5 V로 수렴하는 것과 동시에, 캐패시턴스 결합된(capacitive coupled) 제어 게이트 전압들에서는 왼쪽 제어 게이트(406)가 5.75 V로 상승하고 오른쪽 제어 게이트(407)는 4.25 V로 하강한다. 오른쪽 제어 게이트(407)의 이러한 전압은 본 발명의 제 1 실시예에서 Vcg_pv와 동등하다.

도 8d에 도시된 바와 같이, 오른쪽 측면 확산(403)의 전압이 Vbl_pv로 끌어내려질 때, 왼쪽 확산(401)에 접속된 비트 라인을 모니터링하여, 선택된 질화물 영역의 문턱값이 타겟 문턱 전압 Vtarget_threshold(여기서 Vtarget_threshold

Vcg_pv - Vbl_pv)보다 큰지를 결정하는 것이 가능하다. 전압이 유지되거나, 주어진 전압에 대해 더 높게 유지된다면, 그때 프로그래밍은 충분하고, 그렇지 않으면 왼쪽 확산(401)의 전압은 하강할 것이다.

제 1 실시예에 대한 제 3 실시예의 장점은 Vcg_pv가 메모리 셀에 외부로 인가될 필요가 없다는 것이다. 그 대신에, 이것은 독특한 타이밍 시퀀스에 의해서 및 비트 라인과 제어 게이트 라인 사이의 캐패시턴스 결합을 이용하여 유도될 수 있다.

도 9는 제 3 실시예에 대한 도 8a 내지 8d에 의해 서술된 프로그램 검증 시퀀스에 대한 시뮬레이션 결과들을 도시한다. 왼쪽 제어 게이트(CGL) (406), 오른쪽 제어 게이트(CGR)(407), 워드 게이트(WL)(402), 왼쪽 비트 라인(BLL)(401) 및, 오른쪽 비트 라인(BLR)(403)에 대한 전압 곡선 대 시간이 도시된다. 문턱 전압의 효과들은 왼쪽 비트 라인(BLL)(401)과 왼쪽 제어 게이트(406)에 대해 도시된다.

본 발명의 제 1 및 제 3 실시예들은 단일 질화물 영역에서 다중 문턱값 레벨들의 저장을 위한 높은 프로그램 대역폭 응용들에 적용될 수 있다. 공식 Vtarget_threshold

Vcg_pv - Vbl_pv를 적용하여, 원하는 문턱값이 엄격하게 제어될 수 있다(유의: 소스-기판 바이어스 요구들로 인한 기판 효과가 또한 고려될 필요가 있다). 도 6과 도 9의 시뮬레이션 데이터에 기초하여, 0.1이하인 문턱 전압 증가들은 Vcg_pv 또는 Vbl_pv 또는 양쪽의 값들을 설정하여 해결될 수 있다.

제 1, 제 2 및, 제 3 실시예들에서, 프로그램 검증 시퀀스 동안, 왼쪽과 오른쪽 비트 라인들 사이에서 접속될 수 있는, 다른 트랜지스터를 이용하여 비트 라인들을 등화하는 것이 또한 가능하다. 이러한 트랜지스터의 게이트는 등화 단계동안 활성화될 수 있고 다른 모든 시간들에서는 비활성화될 수 있다.

제 1, 제 2 및, 제 3 실시예들에서, 프로그램 검증 시간은 Vcg_pv - Vbl_pv > Vtarget_threshold를 설정함으로써 줄어들 수 있다. 불충분하게 프로그래밍된 비트 라인 및 충분하게 프로그래밍된 비트 라인 전압들 모두가 하강하고, 그러나 비트 라인 전압을 기준 전압 또는 기준 셀과 비교하여 두 경우들 사이에서 구별하는 것이 가능하다. 비트 라인 하강이 주어진 시간 간격내의 기준 전압 위에서 유지된다면, 셀은 충분히 프로그래밍되었다.

본 발명의 다른 실시예에서, 프로그램 동안, 인접한 셀은 반대쪽 확산의 전압을 약간 상승시킴으로써 프로그램 교란으로부터 보호된다. 도 10은 2개의 인접한 메모리 셀들(601과 602)의 단면을 도시한다. 왼쪽 셀(601)의 오른쪽 선택된 메모리 저장 영역(608)이 프로그래밍되려 할 때, 동일한 높은 전압 제어 게이트와 높은 전압 확산(605)을 공유하는, 인접한 셀(602)내의 인접한 메모리 저장 영역(609)은 프로그램 교란의 위험이 있다. 오른쪽 셀(602)내의 반대쪽 오른쪽 측면 메모리 저장 영역(610)이 네거티브 문턱값을 갖는다면, 인접한 오른쪽 셀(602)이 전류를 도전할 수 있고, 그에 의해 선택 안된 인접한 셀의 메모리 저장 영역(609)을 프로그래밍하는 것이 가능하다. 프로그램 교란으로부터 선택 안된 인접한 메모리 셀 저장 영역(609)을 보호하기 위해, 선택 안된 인접한 확산(606)은, 대략 1 V인, 약간 높은 전압으로 바이어싱된다. 선택 안된 인접한 확산(606)의 전압을 증가시키는 것은 셀의 소스 전압을 상승시킬 뿐만 아니라 메모리 저장 영역(610)의 문턱값을 효과적으로 증가시킨다. 확산 전압은 너무 높지 않고, 또는 프로그램 교란이 (601)의 인접한 셀의 인접한 셀로 전파할 수 있다는 것이 중요하다. 본 발명의 다른 실시예에서, 프로그램동안, 메모리 셀의 전류는 전류 부하 트랜지스터(current load transistor)를 왼쪽 소스 확산(401)에 접속하여 제어된다.

본 발명은 특히 그 양호한 실시예들을 참조하여 도시되고 서술되었지만, 형 식과 상세 부분들에서의 다양한 변화들이 본 발명의 정신 및 범위를 벗어나지 않고 이루어질 수 있다는 것이 당업자에게는 이해될 것이다.

본 발명에 의하면, 2중 저장 사이트 MONOS 메모리 셀을 프로그래밍하는 저전력 방법 및 2중 저장 사이트 MONOS 메모리 셀에 대한 프로그램 검증 방법이 제공되며, 프로그래밍 동작과 프로그램 검증 동작 사이에 효율적인 전환 및 확산 비트 라인의 충전 및 방전을 최소화함으로써 프로그램과 프로그램 검증간의 천이를 최소화한다.

Claims

2중 저장 사이트 MONOS 메모리 셀을 프로그래밍하는 방법에 있어서,

a) 드레인 확산을 제 1 고전압으로 바이어싱하는 단계;

b) 소스 확산을 그라운드로 바이어싱하는 단계;

c) 선택 안된 제어 게이트를 제 2 고전압으로 바이어싱하는 단계;

d) 선택된 제어 게이트를 제 3 고전압으로 바이어싱하는 단계;

e) 워드 게이트를 제 1 저전압으로 바이어싱하는 단계;

f) 인접 셀의 선택 안된 확산에서 프로그램 교란을 억제하기 위해 상기 선택 안된 확산을 0 볼트 보다 큰 제2 저전압으로 바이어싱하는 단계를 포함하는, 2중 저장 사이트 MONOS 메모리 셀 프로그래밍 방법.
제 1 항에 있어서,

상기 소스 확산은 전류를 제한하도록 부하 장치(load device)에 접속되는, 2중 저장 사이트 MONOS 메모리 셀 프로그래밍 방법.
제 1 항에 있어서,

상기 워드 게이트를 저전압으로 바이어싱하는 단계는 메모리 셀 전류를 제한하는, 2중 저장 사이트 MONOS 메모리 셀 프로그래밍 방법.
삭제
제 1 항에 있어서,

상기 선택 안된 제어 게이트를 제 2 고전압으로 바이어싱하는 단계는 상기 선택 안된 제어 게이트 바로 밑의 메모리 저장 영역의 가능한 최고의 문턱값을 오버라이드(override)하는, 2중 저장 사이트 MONOS 메모리 셀 프로그래밍 방법.
제 1 항에 있어서,

상기 선택된 제어 게이트를 상기 제 3 고전압으로 바이어싱하는 단계는, 상기 선택된 제어 게이트 바로 밑의 메모리 저장 영역으로 전자를 주입할 수 있도록 하는, 2중 저장 사이트 MONOS 메모리 셀 프로그래밍 방법.
제 1 항에 있어서,

상기 드레인 확산을 상기 제 1 고전압으로 바이어싱하는 단계 및 상기 선택된 제어 게이트를 상기 제 3 고전압으로 바이어싱하는 단계는, 상기 인접 셀의 상기 선택 안된 확산을 상기 제2 저전압으로 바이어싱함으로써 억제되는 상기 인접 셀의 상기 프로그램 교란을 위한 조건을 생성하는, 2중 저장 사이트 MONOS 메모리 셀 프로그래밍 방법.
역방향 판독 동작을 사용하여 2중 저장 사이트 MONOS 메모리 셀을 프로그램 검증하는 방법에 있어서,

a) MONOS 메모리 셀의 선택 안된 저장 사이트 위에 위치된 제 1 제어 게이트에 연결된 제 1 전압을 이전의 프로그램 동작을 위해 사용된 것과 같도록 유지하는 단계;

b) 상기 MONOS 메모리 셀의 선택된 저장 사이트 위의 제 2 제어 게이트에 연결된 제 2 전압을 상기 프로그램 동작을 위해 사용된 것보다 작은 값으로 낮추는 단계;

c) 전압 바이어스의 접속을 차단하고 제1 비트 라인에 접속된 상기 MONOS 메모리 셀의 드레인 확산을 플로팅(floating)하며, 전압 바이어스의 접속을 차단하고 제2 비트 라인에 접속된 상기 MONOS 메모리 셀의 소스 확산을 플로팅(floating)하는 단계로서, 상기 드레인 확산은 상기 선택된 저장 사이트에 가장 가깝게 위치하고 상기 소스 확산은 상기 선택 안된 저장 사이트에 가장 가깝게 위치하는, 상기 플로팅하는 단계;

d) 상기 MONOS 메모리 셀의 드레인 확산 전압 및 소스 확산 전압을 등화(equalizing)하는 단계;

e) 상기 MONOS 메모리 셀의 워드 게이트 전압을 상기 이전의 프로그램 동작을 위해 사용된 것보다 더 높은 제 3 전압으로 바이어싱하는 단계;

f) 상기 드레인 확산 전압을 드레인 및 소스 등화 전압 아래의 값으로 낮추는 단계; 및

g) 상기 소스 확산 전압을 기준 전압에 비교하는 단계를 포함하는, 2중 저장 사이트 MONOS 메모리 셀 프로그램 검증 방법.
제 8 항에 있어서,

상기 드레인 확산 전압을 낮추는 단계는, 상기 선택된 저장 사이트의 문턱 전압이 미리 결정된 제 2 값 위일 때 상기 소스 확산 전압이 변하지 않고 유지되도록 하는 미리 결정된 제 1 값으로 이루어지는, 2중 저장 사이트 MONOS 메모리 셀 프로그램 검증 방법.
제 8 항에 있어서,

상기 드레인 확산 전압을 낮추는 단계는 상기 선택된 저장 사이트의 문턱 전압이 미리 결정된 제 2 값 아래 일 때 상기 소스 확산 전압이 천천히 떨어지게 하는 미리 결정된 제 1 값으로 이루어지는, 2중 저장 사이트 MONOS 메모리 셀 프로그램 검증 방법.
제 8 항에 있어서,

상기 드레인 및 소스 확산들을 플로팅하는 단계는 평형에 도달할 때까지 상기 드레인 및 소스 확산들 사이의 전하의 이동을 허용하는, 2중 저장 사이트 MONOS 메모리 셀 프로그램 검증 방법.
제 8 항에 있어서,

소스 및 드레인 확산 전압들의 등화는 상기 제1 및 제2 비트 라인들 사이에 접속된 트랜지스터로 이루어지는, 2중 저장 사이트 MONOS 메모리 셀 프로그램 검증 방법.
제 8 항에 있어서,

상기 소스 확산 전압 및 상기 드레인 확산 전압의 등화는 워드 라인이 상기 제 3 고전압으로 증가할 때 발생하는, 제 2 저장 사이트 MONOS 메모리 셀 프로그램 검증 방법.
삭제
제 8 항에 있어서,

상기 소스 전압을 상기 기준 전압에 비교하는 단계는, 감지 증폭기를 이용하여 수행되며, 상기 소스 전압이 고정된 시간 간격 내에서 상기 기준 전압 아래로 떨어지지 않을 때 상기 선택된 저장 사이트가 프로그래밍되는 것을 결정하는, 2중 저장 사이트 MONOS 메모리 셀 프로그램 검증 방법.
제 8 항에 있어서,

상기 소스 확산 전압을 상기 기준 전압에 비교하는 단계는 감지 증폭기를 사용하여 역방향 판독 동작인, 2중 저장 사이트 MONOS 메모리 셀 프로그램 검증 방법.
순방향 판독 동작을 사용하여 2중 저장 사이트 MONOS 메모리 셀을 프로그램 검증하는 방법에 있어서,

a) MONOS 메모리 셀의 선택 안된 저장 사이트 위에 위치된 제 1 제어 게이트에 연결된 제 1 전압을 이전의 프로그램 동작을 위해 사용된 것과 같도록 유지하는 단계;

b) 상기 MONOS 메모리 셀의 선택된 저장 사이트 위의 제 2 제어 게이트에 연결된 제 2 전압을 상기 프로그램 동작을 위해 사용된 것 보다 작은 값으로 낮추는 단계;

c) 전압 바이어스의 접속을 차단하고 제1 비트 라인에 접속된 상기 MONOS 메모리 셀의 드레인 확산을 플로팅(floating)하며, 전압 바이어스의 접속을 차단하고 제2 비트 라인에 접속된 상기 MONOS 메모리 셀의 소스 확산을 플로팅하는 단계로서, 상기 드레인 확산은 상기 선택된 저장 사이트에 가장 가깝게 위치하고 상기 소스 확산은 상기 선택 안된 저장 사이트에 가장 가깝게 위치하는, 상기 플로팅하는 단계;

d) 상기 MONOS 메모리 셀의 드레인 확산 전압 및 소스 확산 전압을 등화하는 단계;

e) 상기 MONOS 메모리 셀의 워드 게이트 전압을 상기 이전의 프로그램 동작을 위해 사용된 것보다 더 높은 제 3 전압으로 바이어싱하는 단계;

f) 상기 소스 확산 전압을 드레인 및 소스 등화 전압 아래의 값으로 낮추는 단계; 및

g) 상기 드레인 확산 전압을 기준 전압에 비교하는 단계를 포함하는, 2중 저장 사이트 MONOS 메모리 셀 프로그램 검증 방법.
제 17 항에 있어서,

상기 소스 확산 전압을 낮추는 단계는, 상기 선택된 저장 사이트의 문턱 전압이 미리 결정된 제 2 값 위일 때 상기 드레인 확산 전압이 변하지 않고 유지되도록 하는 미리 결정된 제 1 값으로 수행되는, 2중 저장 사이트 MONOS 메모리 셀 프로그램 검증 방법.
제 17 항에 있어서,

상기 드레인 및 소스 확산들을 플로팅하는 단계는 평형에 도달할 때까지 상기 드레인과 상기 소스 사이의 전하의 이동을 허용하는, 2중 저장 사이트 MONOS 메모리 셀 프로그램 검증 방법.
제 17 항에 있어서,

소스 및 드레인 확산 전압들의 등화는 제1 및 제2 비트 라인들 사이에 접속된 트랜지스터를 이용하여 수행되는, 2중 저장 사이트 MONOS 메모리 셀 프로그램 검증 방법.
제 17 항에 있어서,

소스 및 드레인 확산 전압들의 등화는 워드 라인이 상기 제 3 고전압으로 증가될 때 발생하는, 2중 저장 사이트 MONOS 메모리 셀 프로그램 검증 방법.
삭제
제 17 항에 있어서,

상기 드레인 전압을 상기 기준 전압에 비교하는 단계는, 감지 증폭기를 이용하여 수행되며, 상기 드레인 전압이 고정된 시간 간격 내에서 상기 기준 전압 아래로 떨어지지 않을 때 상기 선택된 저장 사이트가 프로그래밍되는 것을 결정하는, 2중 저장 사이트 MONOS 메모리 셀 프로그램 검증 방법.
제 17 항에 있어서,

상기 드레인 확산 전압을 상기 기준 전압에 비교하는 단계는 감지 증폭기를 사용하여 순방향 판독 동작인, 2중 저장 사이트 MONOS 메모리 셀 프로그램 검증 방법.
CHE 프로그래밍 동안 전하를 제공하는 비트 라인 캐패시턴스를 사용하여 2중 저장 사이트 MONOS 메모리 셀을 프로그래밍하는 방법에 있어서,

a) MONOS 메모리 셀의 선택 안된 저장 사이트 위에 위치된 제 1 제어 게이트를 제 1 고전압으로 바이어싱하는 단계;

b) 상기 메모리 셀의 선택된 저장 사이트 위에 위치된 제 2 제어 게이트를 제 2 고전압으로 바이어싱하는 단계;

c) 상기 제 1 제어 게이트 아래의 제 1 확산을 0 볼트로 바이어싱하는 단계;

d) 상기 제 2 제어 게이트 아래의 제 2 확산을 제 3 고전압으로 바이어싱하는 단계;

e) 상기 메모리 셀의 워드 게이트를 0 볼트로 바이어싱하는 단계;

f) 상기 제 1 및 제 2 제어 게이트들과 상기 제 1 및 제 2 확산들을 플로팅하는 단계;

g) 상기 워드 게이트 전압을 미리 결정된 값으로 증가시키는 단계;

h) 상기 선택된 저장 사이트를 상기 제 1 및 제 2 확산들 사이의 전자들의 흐름으로 프로그래밍하는 단계를 포함하는, 2중 저장 사이트 MONOS 메모리 셀 프로그래밍 방법.
제 25 항에 있어서,

상기 제 2 확산을 바이어싱하는 단계는, 상기 워드 게이트 전압이 증가될 때 상기 제 1 및 제 2 확산들 사이의 상기 전자들의 흐름을 생성하는 상기 제 2 확산에 연결된 비트 라인 상에 전하를 제공하는, 2중 저장 사이트 MONOS 메모리 셀 프로그래밍 방법.
제 26 항에 있어서,

상기 제 1 및 제 2 확산들 사이의 상기 전자들의 흐름은 상기 선택된 저장 사이트를 CHE 주입으로 프로그래밍하는, 2중 저장 사이트 MONOS 메모리 셀 프로그래밍 방법.
제 27 항에 있어서,

상기 워드 게이트 전압은, 제 1 및 제 2 확산들 사이의 등화의 범위를 제한 하며, 상기 제 1 확산이 상기 워드 게이트 전압에서 상기 워드 게이트의 문턱 전압을 뺀 것과 같은 전압에 도달 할 때, 상기 전자들의 흐름을 방지하는, 2중 저장 사이트 MONOS 메모리 셀 프로그래밍 방법.
제 25 항에 있어서,

상기 제 1 확산은 소스이며, 상기 제 2 확산은 드레인인, 2중 저장 사이트 MONOS 메모리 셀 프로그래밍 방법.
제어 게이트 라인들의 캐패시턴스 커플링을 사용하여 2중 저장 사이트 MONOS 메모리 셀의 프로그램 검증 방법에 있어서,

a) CHE 프로그램 동작 동안 전하를 제공하도록 비트 라인 캐패시턴스를 사용하여 2중 저장 사이트 MONOS 메모리 셀의 선택된 저장 사이트를 프로그래밍하는 단계로서, 그 후에, 제 1 제어 게이트는 제 1 충전된 전압으로 플로팅하도록 두고, 제 2 제어 게이트는 제 2 충전된 전압으로 플로팅하도록 두고, 제 1 확산은 제 3 충전된 전압으로 플로팅하도록 두며, 제 2 확산은 제 4 충전된 전압으로 플로팅하도록 두는, 상기 프로그래밍 단계;

b) 상기 메모리 셀의 워드 게이트 전압을 프로그램 전압 레벨로부터 고전압으로 증가시키는 단계;

c) 상기 제 3 및 제 4 충전된 전압들을 등화하는 단계;

d) 상기 제 2 확산을 상기 등화된 제 3 및 제 4 충전된 전압들 아래의 전압으로 바이어싱하는 단계;

e) 상기 선택된 저장 사이트가 프로그래밍되는지를 결정하도록 상기 제 1 확산 전압을 감지 증폭기로 측정하는 단계를 포함하는, 2중 저장 사이트 MONOS 메모리 셀의 프로그램 검증 방법.
제 30 항에 있어서,

상기 제 2 확산을 상기 등화된 제 3 및 제 4 충전된 전압들 아래의 전압으로 바이어싱하는 단계는, 상기 저장 사이트가 프로그래밍될 때 상기 제 1 확산 전압의 변화를 최소로 하는 값으로 되는, 2중 저장 사이트 MONOS 메모리 셀의 프로그램 검증 방법.
제 30 항에 있어서,

상기 제 1 및 제 2 제어 게이트들의 상기 제어 라인들은 캐패시턴스 커플링되고, 그에 의해 상기 워드 게이트 전압이 상기 고전압으로 증가될 때 상기 제 1 충전된 전압은 증가하고 상기 제 2 충전된 전압은 감소하는, 2중 저장 사이트 MONOS 메모리 셀의 프로그램 검증 방법.
제 32 항에 있어서,

상기 감소된 제 2 충전된 전압으로부터 감산된 상기 바이어싱된 제 2 확산 전압은 타깃 문턱 전압과 같은, 2중 저장 사이트 MONOS 메모리 셀의 프로그램 검증 방법.
제 32 항에 있어서,

타깃 문턱 전압은 프로그램 검증 시간을 줄이기 위해 상기 제 2 충전된 전압으로부터 감산된 상기 제 2 확산 전압보다 작은, 2중 저장 사이트 MONOS 메모리 셀의 프로그램 검증 방법.
제 30 항에 있어서,

상기 제 1 확산은 소스이며, 상기 제 2 확산은 상기 메모리 셀의 드레인인, 2중 저장 사이트 MONOS 메모리 셀의 프로그램 검증 방법.
2중 저장 사이트 MONOS 메모리 셀을 위한 프로그래밍 수단에 있어서,

a) 두개의 저장 영역들을 포함하는 선택된 MONOS 메모리 셀에서 메모리 셀 전류를 제한하기 위해 워드 게이트를 바이어싱하기 위한 수단;

b) 상기 선택된 MONOS 메모리 셀의 제 1 제어 게이트 바로 밑의 선택 안된 저장 영역의 문턱 전압을 오버라이드하도록 상기 제 1 제어 게이트를 바이어싱하기 위한 수단;

c) 소스 확산을 부하 장치에 연결하기 위한 수단;

d) 상기 선택된 MONOS 메모리 셀의 제 2 제어 게이트 바로 밑의 선택된 저장 영역에 전자들을 주입하기 위해 상기 제 2 제어 게이트를 바이어싱하기 위한 수단;

e) 상기 선택된 저장 영역에 인접하여 있는, 인접하는 MONOS 메모리 셀의 제1 저장 영역에서 프로그램 교란을 억제하기 위한 수단으로서, 상기 인접하는 셀의 선택 안된 확산을 포지티브 전압으로 바이어스하는 것은, 상기 선택된 영역에서 가장 먼 상기 인접하는 셀의 제2 저장 영역의 문턱 전압을 올려서, 전류가 상기 선택된 저장 영역에 인접하여 있는 인접하는 MONOS 메모리 셀의 제1 저장 영역을 프로그래밍하는 것을 방지하는, 상기 프로그램 교란을 억제하기 위한 수단을 포함하는, 2중 저장 사이트 MONOS 메모리 셀 프로그래밍 수단.
제 36 항에 있어서,

메모리 전류를 제한하기 위해 상기 워드 게이트를 바이어싱하기 위한 수단은 셀 전류를 제어하기 위해 저전압을 사용하는, 2중 저장 사이트 MONOS 메모리 셀 프로그래밍 수단.
제 36 항에 있어서,

상기 소스 확산을 부하 장치에 연결하기 위한 상기 수단은 전류 흐름을 제한하는, 2중 저장 사이트 MONOS 메모리 셀 프로그래밍 수단.
삭제
2중 저장 사이트 MONOS 메모리 셀을 위한 프로그램 검증 수단에 있어서,

a) 프로그램 동작으로부터 프로그램 검증 동작으로 스위칭하기 위한 수단;

b) 바이어스의 접속을 차단하고 프로그래밍되는 셀의 드레인 및 소스 확산을 플로팅하기 위한 수단;

c) 워드 게이트를 고전압으로 바이어싱하기 위한 수단;

d) 기준 전압에 비교되는 소스 전압을 측정하기 위한 수단을 포함하는, 2중 저장 사이트 MONOS 메모리 셀 프로그램 검증 수단.
제 40 항에 있어서,

상기 프로그램 검증 동작으로 스위칭하기 위한 수단은 비트 라인들 및 제어 라인들의 충전 및 방전을 최소화하는 전압들을 선택하는 것을 수반하는, 2중 저장 사이트 MONOS 메모리 셀 프로그램 검증 수단.
제 40 항에 있어서,

상기 바이어스의 접속을 차단하고 상기 드레인 및 소스 확산들을 플로팅하기 위한 수단은, 평형이 존재할 때까지 상기 드레인과 상기 소스 사이의 전하의 이동을 허용하는, 2중 저장 사이트 MONOS 메모리 셀 프로그램 검증 수단.
제 40 항에 있어서,

상기 측정을 위한 수단은 드레인 전압을 사용하여 이루어지는, 2중 저장 사이트 MONOS 메모리 셀 프로그램 검증 수단.
프로그램 및 프로그램 검증 동작들 사이의 최소 변환 시간 수단에 있어서,

a) 프로그램 및 프로그램 검증 동작들 동안과 프로그램 및 프로그램 검증 동작들 사이에 선택된 트윈 MONOS 메모리 셀에 대한 접속들의 배선 캐패시턴스의 충전 및 방전을 최소화하기 위한 수단;

b) 상기 프로그램 동작들을 위한 수단으로서,

ⅰ) 제1 고전압에 연결된 제1 제어 게이트 및 제2 고전압에 연결된 제2 제어 게이트;

ⅱ) 회로 그라운드 전압에 가까운 제1 저전압에 연결된 제1 비트 확산; 및

ⅲ) 제3 고전압에 연결된 제2 비트 확산 및 제2 저전압으로 증가된 워드 게이트 전압을 포함하는, 상기 프로그램 동작들을 위한 수단;

c) 상기 프로그램 검증 동작들을 위한 수단으로서,

ⅰ) 상기 제1 고전압으로 유지되는 상기 제1 제어 게이트의 전압;

ⅱ) 제1 낮은 차이의 양으로 상기 제2 고전압에서 제2 고전압 보다 더 낮은 제4 고전압으로 감소된 제2 제어 게이트의 전압;

ⅲ) 상기 워드 게이트 상에 유지되는 상기 제2 저전압으로서, 상기 제1 저전압과 상기 제3 고전압은 등화 전압으로 등화된 상기 제1 및 제2 비트 확산들에 연결되고 이어서 상기 제1 및 제2 비트 확산들 상의 상기 등화 전압은 플로팅되는(floated), 상기 제2 저전압;

ⅳ) 상기 제2 비트 확산 상의 플로팅된 전압은 제2 낮은 차이의 양으로 감소되고, 상기 워드 게이트의 전압은 상기 제1 확산의 등화된 전압이 상기 제2 제어 게이트 아래의 비휘발성 저장 사이트의 문턱 전압에 따라 강하하도록 허용하는 상기 제1 및 제2 비트 확산들 사이의 전류 흐름을 허용하도록 제5 고전압으로 증가되고 역방향 판독 동작을 제공하는 것을 포함하는, 상기 프로그램 검증 동작들을 위한 수단; 및

d) 상기 프로그램 검증 동작 동안 순방향 판독 동작을 사용하기 위한 수단으로서,

ⅰ) 제3 낮은 차이의 전압 양으로 감소된 상기 제1 비트 확산 상의 플로팅된 전압;

ⅱ) 상기 제2 확산의 등화된 전압이 상기 제2 제어 게이트 아래의 상기 비휘발성 저장 사이트의 문턱 전압에 따라 강하하도록 허용하는 상기 제1 및 제2 비트 확산들 사이에 전류 흐름을 허용하도록 상기 제5 고전압으로 증가되고 상기 순방향 판독 동작을 제공하는 것을 포함하는, 상기 프로그램 검증 동작 동안 순방향 판독 동작을 사용하기 위한 수단;을 포함하는, 최소 변환 시간 수단.
제 44 항에 있어서,

프로그램 및 프로그램 검증 동작들 동안 및 프로그램 프로그램 검증 동작들 사이에 선택된 트윈 MONOS 메모리 셀에 대한 접속들의 배선 캐패시턴스의 충전 및 방전을 최소화하는 것은, 상기 제1 및 제2 비트 확산 전압들 및 상기 제1 및 제2 제어 게이트 전압들을 더 포함하는 바이어스 전압들에 대한 진폭 변화를 최소화하는 것을 포함하는, 최소 변환 시간 수단.
제 44 항에 있어서,

상기 순방향 판독 동작을 사용하기 위한 수단은, 상기 비휘발성 저장 사이트의 문턱 전압에 따라 프로그래밍된 상기 비휘발성 저장 사이트에 대향하는 제1 비트 확산의 등화된 전압을 줄이는, 최소 변환 시간 수단.
제 44 항에 있어서,

역방향 판독 동작은 상기 비휘발성 저장 사이트의 문턱 전압에 따라 프로그래밍된 상기 비휘발성 저장 사이트 옆에 있는 상기 제2 확산의 등화된 전압을 줄이는, 최소 변환 시간 수단.