KR19990060471A - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 프로그램/읽기 동작시의 장애 발생을 막고 셀 면적을 효율적으로 줄일 수 있도록 한 반도체 메모리 장치에 관한 것으로, 단위 블록내에 복수개 구성되는 셀트랜지스터들과, 상기 셀 트랜지스터들의 데이터를 외부로 전달하거나 프로그램 바이어스를 인가하는 메탈 비트 라인(MBL)들과, 셀들의 소오스, 드레인들을 병렬로 연결하는 로컬 비트 라인(LBL)들과, 상기 메탈 비트 라인 또는 로컬 비트 라인들을 다른 로컬 비트 라인에 연결하는 패스 트랜지스터들 그리고 그들을 온/오프시키기 위한 BANK, BANKP 라인들과, 상기 셀 트랜지스터들의 게이트에 연결되고 프로그램 모드 동작시에 Vpp가 인가되고 리드 동작시에 원하는 셀의 데이터를 리드해주는 워드 라인들과, 프로그램시에 선택된 로컬 비트 라인의 바이어스를 이웃한 로컬 비트 라인들에 넘겨주는 패스 트랜지스터들 그리고 그들을 온/오프시키기 위한 TRB 라인들과, 프로그램시에 프로그램 장애의 발생을 막기 위한 바이어스를 전달하고 리드시에는 셀 외부 영역에서 직접 접지 전압을 공급하는 글로벌 소오스 라인을 포함하여 구성된다.

Description

반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 프로그램/읽기 동작시의 장애 발생을 막고 셀 면적을 효율적으로 줄일 수 있도록 한 반도체 메모리 장치에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 메모리 장치에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 SONOS/MONOS 셀의 구성도이고, 도 2는 종래 기술의 SONOS/MONOS 셀 어레이의 구성도이다. 그리고 도 3은 종래 기술의 SONOS/MONOS 셀의 레이 아웃도이다.
도 1은 EEPROM 디바이스의 구현에 사용되는 SONOS/MONOS 셀의 단면도를 나타낸 것이다.
게이트(1)는 데이터 저장 영역을 나타낸 것으로, SONOS는 Silicon-Oxide-Nitride-Oxide, MONOS는 Metal-Oxide-Nitride-Oxide로 이루어져 있다.
프로그램 방식은 도 1의 소오스, 드레인, 기판에 각각 Vpp가 인가되고 게이트(1)에는 Vcc가 인가되어 일정 조건이 되면 기판에 유기된 전자(Electron)가 하부 산화막을 통과해 나이트라이드층에 F-N 터널링에 의해 포획된다.
이는 셀의 문턱전압을 높여 데이터를 프로그램하게 된다.
도 2는 셀의 게이트, 소오스, 드레인에 각각 프로그램/소거/리드시에 필요한 바이어스를 인가하기 위한 가상 접지 셀 어레이(Virtual Ground Cell Array)를 나타낸 것이다.
소오스(2)와 드레인(3)에 각각 연결되는 비트 라인(5)(8)과 접지 라인(4)(9)들과, 셀들이 병렬로 연결된 워드 라인(6)(7)들로 구성된다.
이와 같은 셀 어레이의 레이 아웃 구성을 나타낸 것이 도 3이다.
소오스, 드레인(12)(13)(15)(17)과, 각각의 셀 트랜지스터의 게이트에 연결되는 워드 라인(10)과, 게이트 하측의 채널 영역(11)(16)들을 나타낸 것이다.
여기서, 도면부호(14)는 셀과 셀을 격리시키기 위한 영역을 나타낸 것으로 필드 산화에 의한 격리층 또는 트렌치에 의한 격리층등이 사용된다.
이와 같은 종래 기술의 반도체 메모리 장치의 프로그래밍, 리드, 소거시의 동작을 설명하면 다음과 같다.
먼저, 셀 트랜지스터에 프로그래밍 모드시에는 게이트에 Vcc에 인가되고 소오스, 드레인, 기판에는 프로그래밍 전압(Programming Voltage ; Vpp ≒ -7V)이 인가된다.
기판의 전자들은 하부 산화막 근처에서 유기되어 채널을 형성하고 얇은 하부 산화막을 터널링해 나이트라이드 계면에 트랩되게 된다.
즉, 나이트라이드 계면에 전자가 트랩되어 Vt가 달라져 프로그램이 이루어지게 되는 것이다.
그리고 소거 모드시에는 반대로 게이트에 Vpp가 인가되고 소오스, 드레인, 기판에는 Vcc가 인가되어 나이트라이드에 트랩되어 있던 전자들을 기판쪽으로 밀어내어(반대로 정공은 나이트라이드쪽으로 밀려난다.)셀의 Vt를 낮추어 셀 트랜지스터의 데이터를 소거하게 된다.
그리고 리드 모드시에는 드레인과 소오스 사이의 전압차로써 셀의 상태를 읽어내는데 게이트에는 Vr(read voltage ≒ 1.0 ~ 3.0V)이 걸리게 된다.
리드 바이어스가 인가된 조건에서 셀에 흐르는 전류를 측정하는 센싱 회로를 이용하면 특정 셀을 리드할 수 있게 된다.
이와 같이 SONOS와 MONOS 셀을 이용해 EEPROM 디바이스를 구현하기 위해서는 도 2에서와 같은 셀 어레이가 필요한데, 이 셀 어레이에 프로그램/소거/리드 모드시에 맞게 각각의 바이어스를 인가하기 위해서는 셀 크기가 커지는 것을 감수해야 한다.
이와 같은 종래 기술의 반도체 메모리 장치에 있어서는 프로그램/소거/리드 모드시에 각각의 바이어스를 인가해 주기 위한 어레이 구조를 필요로하는데, 각각의 모드 구현시에 장애를 유발하지 않기 위해서는 셀크기 증가가 필연적이다. 이는 디코더의 면적 또한 커지게하는 문제를 유발한다.
본 발명은 이와 같은 종래 기술의 반도체 메모리 장치의 문제점을 해결하기 위하여 안출한 것으로, 각각의 동작 모드 실행시에 장애 유발을 막고 셀 면적을 효율적으로 줄일 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
도 1은 종래 기술의 SONOS/MONOS 셀의 구성도.
도 2는 종래 기술의 SONOS/MONOS 셀 어레이의 구성도.
도 3은 종래 기술의 SONOS/MONOS 셀의 레이 아웃도.
도 4는 본 발명에 따른 SBG 메모리 어레이의 구성도.
도 5는 본 발명에 따른 SBG 메모리 어레이의 레이 아웃도.
도 6은 본 발명에 따른 SBG 메모리 어레이의 프로그램 동작시의 구성도.
도 7은 본 발명에 따른 SBG 메모리 어레이의 읽기/소거 동작시의 구성도.
* 도면의 주요부분에 대한 부호의 설명
41 : 메탈 비트 라인42 : 로컬 비트 라인
43 : BANK, BANKP 라인44 : 워드 라인
45 : TRB 라인46 : 글로벌 소오스 라인
각각의 동작 모드 실행시에 장애 유발을 막고 셀 면적을 효율적으로 줄일 수 있는 본 발명의 반도체 메모리 장치는 단위 블록내에 복수개 구성되는 셀트랜지스터들과, 상기 셀 트랜지스터들의 데이터를 외부로 전달하거나 프로그램 바이어스를 인가하는 메탈 비트 라인(MBL)들과, 셀들이 소오스, 드레인들을 병렬로 연결하는 로컬 비트 라인(LBL)들과, 상기 메탈 비트 라인 또는 로컬 비트 라인들을 다른 로컬 비트 라인에 연결하는 패스 트랜지스터들 그리고 그들을 온/오프시키기 위한 BANK, BANKP 라인들과, 상기 셀 트랜지스터들의 게이트에 연결되고 프로그램 모드 동작시에 Vpp가 인가되고 리드 동작시에 원하는 셀의 데이터를 리드해주는 워드 라인들과, 프로그래시에 선택된 로컬 비트 라인의 바이어스를 이웃한 로컬 비트 라인들에 넘겨주는 패스 트랜지스터들 그리고 그들을 온/오프시키기 위한 TRB 라인들과, 프로그램시에 프로그램 장애의 발생을 막기 위한 바이어스를 전달하고 리드시에는 셀 외부 영역에서 직접 접지 전압을 공급하는 글로벌 소오스 라인을 포함하여 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 반도체 메모리 장치에 관하여 상세히 설명하면 다음과 같다.
도 4는 본 발명에 따른 SBG 메모리 어레이의 구성도이고, 도 5는 본 발명에 따른 SBG 메모리 어레이의 레이 아웃도이다.
본 발명의 반도체 메모리 장치는 SONOS/MONOS 셀을 이용하여 고밀도의 EEPROM 디바이스를 구현하는데 필요한 메모리 셀 어레이에 관한 것이다.
즉, 소오스/드레인에 동일 바이어스를 인가하므로써 프로그램/소거를 수행할 수 있고, 각 동작 모드에 따른 장애가 유발되는 것을 막을 수 있도록한 SBG(Symmetric Bias Virtual Ground)메모리 어레이에 관한 것이다.
그 메모리 어레이의 구성은 먼저, 셀 트랜지스터들의 데이터를 외부로 전달하거나 프로그램 바이어스를 인가하는 메탈 비트 라인(Metal Bit Line : MBL)(41)들과, 셀들의 소오스, 드레인들을 병렬로 연결하여 주는 로컬 비트 라인(Local Bit Line : LBL)(42)들과, 상기 메탈 비트 라인(41) 또는 로컬 비트 라인(42)들을 다른 로컬 비트 라인(42)에 연결하는 패스 트랜지스터들을 온/오프시키기 위한 BANK, BANKP 라인(43)들과, 프로그램 모드 동작시에 Vpp가 인가되고 리드 동작시에 원하는 셀의 데이터를 리드해주는 워드 라인(44)들과, 프로그램시에 선택된 로컬 비트 라인(42)의 바이어스를 이웃한 로컬 비트 라인(42)에 넘겨주는 패스 트랜지스터들을 온/오프시키기 위한 TRB 라인(45)들과, 프로그램시에 프로그램 장애의 발생을 막기 위한 바이어스를 전달하고 리드시에는 셀 외부 영역에서 직접 접지 전압을 공급하는 글로벌 소오스 라인(46)으로 구성된다.
이때, 각 4개의 로컬 비트 라인(42)들은 패스 트랜지스터를 거쳐 1개의 콘택을 지나 1개의 메탈 비트 라인(41)으로 연결된다.
그리고 각각의 메탈 비트 라인(41)들은 n개의 워드 라인으로 구성된 블록들을 연결시켜 주고, 클로벌 소오스 라인(46)은 n개의 워드 라인(44)으로 구성된 2개의 블록(WL 1_n, WL 2_n)사이에 위치해 최종적으로 한라인으로 연결된다.
BANK, BANKP 라인(43) 그리고 TRB 라인(45)에 연결된 게이트를 지닌 모든 패스 트랜지스터들은 일반적인 MOS 트랜지스터이고, 각 라인의 바이어스(접지전압, Vcc)에 따라 on/off 동작을 하게 된다.
그리고 워드 라인(44)에 연결된 게이트를 갖는 셀 트랜지스터들은 모두 SONOS/MONOS 트랜지스터로 구성되며 각 셀들이 형성된 기판은 동일 전위를 갖고 있다.
도 5는 본 발명에 따른 SBG 메모리 어레이의 레이 아웃 구성을 나타낸 것으로 그 구성은 다음과 같다.
각각의 로컬 비트 라인(42)과 메탈 비트 라인(41) 콘택을 연결하는 디퓨전 영역(Buried N+)(47)과, 폴리 실리콘으로 형성된 워드 라인(44) 그리고 BANK, BANKP 라인(43)과, 필드 산화 격리 또는 트렌치 격리로 형성되는 격리 영역(48)과, 폴리 게이트와 BN 디퓨전 영역(47)에 의해 발생하는 트랜지스터들을 항상 off 트랜지스터로 만들어주기 위한 고농도 도핑 영역(49)으로 구성된다.
BANK와 BANKP 라인들은 1 블록내에 각각 2라인으로 구성되는데, 각각 2n개의 BANK와 BANKP 라인들을 선택하기 위해서는 n개의 어드레스가 필요하다.
전체 블록에 걸쳐 TRB 라인(45)에 연결된 패스 트랜지스터들은 프로그램 모드시에만 on 상태이고 다른 동작 모드에서는 off 상태이다.
이와 같은 본 발명에 따른 SBG 반도체 메모리 장치 각 동작 모드에 관하여 설명하면 다음과 같다.
도 6은 본 발명에 따른 SBG 메모리 어레이의 프로그램 동작시의 구성도이고, 도 7은 본 발명에 따른 SBG 메모리 어레이의 읽기/소거 동작시의 구성도이다.
먼저, 도 6에서의 A 셀에 프로그램을 할 때는 A 셀에 연결된 메탈 비트 라인 n에는 접지 바이어스가 인가되고 나머지 메탈 비트 라인에는 Vcc가 인가된다.
BANK 라인은 선택된 블록의 n번째 BANK 라인에만 Vcc가 인가되고 나머지 n+1번 BANK 라인 그리고 다른 블록의 모든 BANK 라인들에는 접지 바이어스가 인가된다.
BANKP 라이들은 반대로 선택된 블록의 n번째 BANKP 라인에만 접지 바이어스가 인가되고 나머지 n+1번째 BANKP 라인 그리고 다른 블록의 모든 BANKP 라인들에는 Vcc가 인가된다.
즉, T1, T2, T13, T14 그리고 다른 블록의 T13, T14, 패스 트랜지스터들은 on되어 인가된 바이어스를 넘겨주게 된다.
그리고 TRB 라인(45)에는 프로그램 모드시에 모두 Vcc가 인가되므로 TRB 라인(45)에 연결된 패스 트랜지스터들은 모두 on 되어 역시 바이어스 전달 역할을 하게 된다.
그리고 선택된 워드 라인(44)에는 Vpp가 인가되고 나머지 워드 라인(44)들은 접지 전압으로 고정된다. 여기서, 각 블록의 동일 워드 라인(44)들은 동일한 바이어스로 묶여 있다.
프로그램 모드시에는 글로벌 소오스 라인(46)에는 Vcc, 기판은 접지 전압으로 고정되어 있다.
이와 같이 각 라인들에 선택적으로 바이어스를 인가하면 A셀에 프로그램을 할 수 있게된다.
즉, MBLn의 접지 바이어스가 T1을 통해 LBLO에 전달되고 이 접지 바이어스가 T5를 통해 LBL1에 전달되므로 A셀의 소오스, 드레인은 접지 전압 즉, OV로 바이어스가 잡힌다.
이때, WO(n_O)가 Voo상태이므로 A셀의 게이트에는 Vpp가 인가된다.
이렇게되면 도 6의 ⓐ상태가 되어 기판의 전자는 하부 산화막을 터널링해서 나이트라이드에 포획되어 프로그램되는 것이다.
A셀을 프로그램할 때 B,C,D 그리고 비선택된 블록들의 셀들이 받은 장애(Disturbance)는 거의 없다. 즉, 프로그램할 셀과 동일 워드 라인에 있는 셀들이 받는 프로그램 방해가 SBG 메모리 어레이에서는 거의 없다.
그리고 이와 같은 본 발명의 반도체 메모리 장치의 리드 동작에 관해서 설명하면 다음과 같다.
도 7에서 굵은선으로 나타낸 것이 A셀을 읽을 때 전류가 흐르는 경로이다.
먼저, 선택된 MBL(n)은 Vr(read voltage)가 인가되고 BANK 라인은 프로그램과 동일하게 BANK(n)만 Vcc이고 BANK(n+1)과 선택 안된 BANK 라인들은 접지 바이어스가 걸려 BANK 라인에 연결된 트랜지스터중 T20, T21만 on 상태가 된다.
리드 모드에서는 TRB 라인은 접지가되어 그 라인에 연결된 모드 패스 트랜지스터들은 off된다.
BANKP 라인은 프로그램시와는 달리 선택된 BANKP(n)만 Vcc이고 나머지는 접지 바이어스로 잡혀 T28, T29만 on 상태이다.
이와 같이 바이어스가 각 라인들에 인가되면 도 7에서와 같이 전류가 흐르게 되어 MBL에 연결된 외부 센싱 회로에 의해 A 셀의 상태를 리드하게 된다.
이때, 동일 워드 라인에 있는 모든 셀들은 격리되어 있어 전류 누설은 발생하지 않는다. 또한, A셀에 HIGH가 프로그램되어 있을때에 다른 셀들이 LOW일지라도 선택된 LBL에 의해 생기는 전류 패스는 전혀 없다.
그리고 소거 모드시에는 셀 트랜지스터의 소오스/드레인을 플로우팅 상태로 놓고 게이트를 접지 상태, 기판에는 Vpp가 인가된 상태로 하면 나이트라이드에 포획된 전자가 게이트 바이어스의 영향으로 기판쪽으로 빠져나오게 된다.
이와 같은 바이어스 인가 조건으로 모든 MBL과 GSL은 플로우팅시키고, 모든 BANK, BANKP, TRB, 워드 라인은 접지 바이어스가 인가되도록 한다.
이와 같은 본 발명의 반도체 메모리 장치는 소오스, 드레인에 동일 바이어스를 인가할 수 있도록하여 모든 셀의 프로그램 방해를 없애고, 리드시에 발생하는 기생 전류 패스를 막아 소자의 on/off 특성을 향상시키고, 소자의 집적도를 향상시키는 효과가 있다.

Claims (11)

  1. 단위 블록내에 복수개 구성되는 셀트랜지스터들과,
    상기 셀 트랜지스터들의 데이터를 외부로 전달하거나 프로그램 바이어스를 인가하는 메탈 비트 라인들과,
    셀들의 소오스, 드레인들을 병렬로 연결하는 로컬 비트 라인들과,
    상기 메탈 비트 라인 또는 로컬 비트 라인들을 다른 로컬 비트 라인에 연결하는 패스 트랜지스터들 그리고 그들을 온/오프시키기 위한 BANK, BANKP 라인들과, 상기 셀 트랜지스터들의 게이트에 연결되고 프로그램 모드 동작시에 Vpp가 인가되고 리드 동작시에 원하는 셀의 데이터를 리드해주는 워드 라인들과,
    프로그램시에 선택된 로컬 비트 라인의 바이어스를 이웃한 로컬 비트 라인들에 넘겨주는 패스 트랜지스터들 그리고 그들을 온/오프시키기 위한 TRB 라인들과, 프로그램시에 프로그램 장애의 발생을 막기 위한 바이어스를 전달하고 리드시에는 셀 외부 영역에서 직접 접지 전압을 공급하는 글로벌 소오스 라인을 포함하여 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 단위 블록내에는 각 4개의 로컬 비트 라인이 구성되고 그 라인들은 패스 트랜지스터를 거쳐 1개의 콘택을 지나 1개의 메탈 비트 라인으로 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서, 각각의 메탈 비트 라인들은 n개의 워드 라인으로 구성된 블록들을 연결시켜 주고, 클로벌 소오스 라인은 n개의 워드 라인으로 구성된 2개의 블록(WL1_n, WL2_n)사이에 위치해 최종적으로 한라인으로 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서, 워드 라인들에 연결된 게이트를 갖는 셀 트랜지스터들은 모두 SONOS/MONOS 트랜지스터로 구성되며 각 셀들이 형성된 기판은 동일 전위를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서, 전체 블록에 걸쳐 TRB 라인에 연결된 패스 트랜지스터들은 프로그램 모드시에만 on 상태이고 다른 동작 모드에서는 off 상태인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서, 프로그램 동작시에 선택된 셀에 연결된 메탈 비트 라인에는 접지 바이어스가 인가되고 나머니 메탈 비트 라인에는 Vcc가 인가되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서, 프로그램 동작시에 BANK 라인은 선택된 블록의 n번째 BANK 라인에만 Vcc가 인가되고 나머지 n+1번째 BANK 라인 그리고 다른 블록의 모든 BANK 라인들에는 접지 바이어스가 인가되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 6 항에 있어서, 프로그램 동작시에 BANKP 라인들은 선택된 블록의 n번째 BANKP 라인에만 접지 바이어스가 인가되고 나머지 n+1번째 BANKP 라인 그리고 다른 블록의 모든 BANKP 라인들에는 Vcc가 인가되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 1 항에 있어서, 리드 동작시에 선택된 MBL(n)은 Vr(read voltage)가 인가되고 BANK 라인은 프로그램과 동일하게 BANK(n)만 Vcc이고 BANK(n+1)과 선택 안된 BANK 라인들은 접지 바이어스가 인가되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 1 항에 있어서, 소거 모드시에 셀 트랜지스터의 소오스/드레인을 플로우팅 상태로 놓고 게이트를 접지 상태, 기판에는 Vpp가 인가된 상태로 하여 전자가 기판쪽으로 빠져 나오도록 하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서, 소거 모드시에 모든 MBL과 GSL은 플로우팅시키고, 모든 BANK, BANKP, TRB, 워드 라인은 접지 바이어스가 인가되도록 하는 것을 특징으로 하는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
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KR100725093B1 (ko) * 2001-03-15 2007-06-04 삼성전자주식회사 노아 타입 플랫 셀을 가지는 반도체 메모리 장치 및 그의구동방법
KR100880547B1 (ko) * 2000-12-15 2009-01-30 헤이로 엘에스아이 디자인 앤드 디바이스 테크놀로지 인크 메모리 셀 프로그래밍 방법 및 프로그램 검증 방법

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