KR100876485B1 - 주석 함량이 많은 땜납 범프의 이용을 가능하게 하는ｕｂｍ층 - Google Patents

주석 함량이 많은 땜납 범프의 이용을 가능하게 하는ｕｂｍ층 Download PDF

Info

Publication number
KR100876485B1
KR100876485B1 KR1020067020142A KR20067020142A KR100876485B1 KR 100876485 B1 KR100876485 B1 KR 100876485B1 KR 1020067020142 A KR1020067020142 A KR 1020067020142A KR 20067020142 A KR20067020142 A KR 20067020142A KR 100876485 B1 KR100876485 B1 KR 100876485B1
Authority
KR
South Korea
Prior art keywords
layer
tin
solder
delete delete
molybdenum
Prior art date
Application number
KR1020067020142A
Other languages
English (en)
Other versions
KR20060130688A (ko
Inventor
존 피. 바르낙
제랄드 비. 펠데워스
밍 팡
케빈 제이. 리
추엔-루 후앙
해리 와이. 리앙
세슈 브이. 사티라주
마게리타 창
앤드류 더블유. 에이치. 여
Original Assignee
인텔 코오퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코오퍼레이션 filed Critical 인텔 코오퍼레이션
Publication of KR20060130688A publication Critical patent/KR20060130688A/ko
Application granted granted Critical
Publication of KR100876485B1 publication Critical patent/KR100876485B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H01L2224/05027—Disposition the internal layer being disposed in a recess of the surface the internal layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

도전성 패드에 인접하는 접착층, 상기 접착층에 인접하는 몰리브덴 함유 장벽층, 상기 몰리브덴 함유 장벽층에 인접하는 습윤층, 및 상기 습윤층에 인접하는 주석 함량이 많은 땜납 재료를 포함하는 UBM(under bump metallization) 구조를 제작하는 장치 및 방법이다. 상기 습윤층은 금속간 화합물층을 형성하는 상기 주석 함량이 많은 땜납에 사실상 포함될 수 있다. 몰리브덴 함유 장벽층은 주석 함량이 많은 땜납 재료에서 주석이 움직여 도전성 패드에 인접하는 절연층으로 이동하는 것을 막음으로써, 발생할 가능성이 있는 박리 및/또는 존재할 수도 있는, 임의의 하위 구조, 구체적으로는 구리 구조를 침범하는 것을 막는다.
도전성 패드, 접착층, 몰리브덴 함유 장벽층, 습윤층, 주석 함량이 많은 땜납 재료, UBM(under bump metallization) 구조

Description

주석 함량이 많은 땜납 범프의 이용을 가능하게 하는 ＵＢＭ층{UNDER BUMP METALLIZATION LAYER TO ENABLE USE OF HIGH TIN CONTENT SOLDER BUMPS}
본 발명은 마이크로전자 디바이스 제작에 관한 것이다. 특히, 본 발명은 순수한 주석 혹은 주석 함량이 많은 플립-칩 범프의 사용을 가능케 하는 UBM층(under bump metallization layer)에 관한 것이다.
마이크로전자 디바이스 산업은, 회로 밀도와 복잡성의 증대와 동시에, 전력 소모 및 패키지 사이즈에 있어서의 극적인 감소를 허용하는 등, 기술에 있어서 놀랄만한 발전을 계속해서 보여주고 있다. 이제, 현재의 반도체 기술은 단일-칩 마이크로프로세서가 수백만 개의 트랜지스터를 갖고, 수십(혹은 수백) MIPS(millions of instructions per second)의 속도로 동작하고, 비교적 작은, 공냉 마이크로전자 디바이스 패키지(air-cooled microelectronic device packages)에 패키징되는 것을 허용한다. 이와 같은 마이크로전자 디바이스에 있어서의 고밀도 및 고성능의 결과, 마이크로전자 다이(microelectronic die)를 그 외의 구성 요소들에 접속하기 위해 마이크로전자 다이의 외부에 존재하는 이를테면 인터포저(interposer)와 같은 외부 전자 접속들의 수적 증가에 대한 요구가 생기게 되었다.
그러한 고밀도 접속을 위한 접속 메커니즘은 일반적으로 BGA들(ball grid arrays)인데, 그 이유는 어레이의 볼 혹은 범프의 사이즈가 더욱더 작게 만들어 질 수 있어 더욱더 높은 밀도를 제공할 수 있고, 이로써 마이크로전자 다이로부터의 접속의 수를 더욱 많이 만들어낼 수 있기 때문이다. BGA들은 마이크로전자 다이 패드 상에 상당한 땜납을 배치하고 그 땜납을 용융점까지 가열함으로써 형성된다. 액체 땜납과 관련된 표면 장력은 땜납으로 하여금 땜납 볼을 형성하도록 한다. 땜납 볼은, 고체 땜납 볼 혹은 범프를 형성하기 위해 그것을 냉각할 때의 형상을 유지한다.
도 8에 도시된 바와 같이, 전형적인 마이크로전자 패키지는 인터포져, 마더보드 등과 같이, 기판(404) 상에 장착되어 있는 마이크로전자 다이(402)를 포함하고, 전기적인 도전성 경로 계층(도시되지 않음)을 통해 마이크로전자 다이(402)를 그 외의 전자 구성 요소(도시되지 않음)에 기능적으로 접속한다. 마이크로전자 다이(402)를 기판(404)에 전기적으로 장착하기 위해 설명된 방법은 플립 칩 본딩이라 불린다. 이러한 장착 방법에 있어서, 마이크로전자 다이(402)의 활성 표면(408) 상의 전기적인 도전성 단말 혹은 패드(406)는 땜납 범프 혹은 볼(416)을 사용하여 기판(404)의 표면(414) 상의 대응 랜드에 직접 부착되고, 리플로우되어 그들 사이에 접착을 형성한다.
땜납 범프를 형성하는데 가장 일반적으로 사용하는 재료는 납/주석 합금이다. 그러나, 납이 당연히 사람에게 유독한 것으로 알려짐에 따라, 정부는 범프를 형성하는데 사용되는 땜납에 납이 포함되지 않기를 요구하고 있다. 따라서, 범프 제작에 있어서 납을 제거하는 움직임이 일고 있다. 현재, 무납(lead-free) 땜납 범프용으로는, 사실상 순수한 주석 또는 주석/비스무트, 공융 주석/은, 3원 주석/은/구리, 공융 주석/구리 등과 같은, 주석 함량이 많은 합금(90% 혹은 그 이상의 주석)이 가장 적합한 재료이다. 사실상 순수한 주석 혹은 주석 함량이 많은 합금은 마이크로전자 다이 패드(406) 위에 퇴적되어 있는 UBM(under bump metallization)(도시되지 않음) 상에 형성된다. UBM은 마이크로전자 다이 패드(406)와 땜납 범프(416) 사이에 신뢰할만한 전기적 및 기계적 인터페이스를 제공한다. 구리 함유 마이크로전자 다이 패드 및 납/주석 땜납 볼을 위한 대표적인 UBM은 세 개의 층; 마이크로전자 패드로의 부착을 위한 접착층, 땜납 볼과 마이크로전자 다이 사이의 오염을 막기 위한 것으로 접착층 위에 있는 장벽층, 및 땜납 범프 재료를 축축하게 하거나("wet") 그에 부착하기 위한 것으로 장벽층과 땜납 범프 사이에 있는 습윤층(wetting layer)을 포함한다. 접착층은 티타늄, 니켈 바나듐 합금 등을 포함할 수 있다. 장벽층은 크롬, 질화 티타늄 등을 포함할 수 있다. 습윤층은 보통 니켈, 구리, 코발트, 금, 혹은 그들의 합금이다.
그러나, 순수한 주석 혹은 주석 함량이 많은 합금을 사용할 경우, 당업자가 이해할 수 있듯이, 주석은 납/주석 범프 프로세스에서 흔히 사용되는 UBM 스택과 쉽게 반응하고, 과도한 반응은 리플로우 동안 하위 구리 구조(underlying copper structures)(패드들 및 트레이스들)를 침범하고 및/또는 범프와 기판의 박리를 야기하므로 문제가 된다.
주석과 UBM 반응 문제를 해결하기 위한 현재의 방법은 습윤층을 매우 두껍게(예컨대, > 5㎛ 두께의 니켈 습윤층) 만드는 것으로, 그 결과 제조하는 동안과 서비스 도중에 마이크로전자 패키지가 견뎌야 하는 수반되는 열 응력에 대해 습윤층이 모두 소실되지는 않는다. 그러나, 패키지 유도 응력은 범프의 베이스에서 단단하고 두꺼운 니켈 재료로 전달되고 이어서 마이크로전자 다이로 전해지기 때문에, 상기 방법은 기계적으로 약한 유전 상수가 작은(로우-k) 층간 유전체(ILD) 재료(즉, 이산화 규소 아래의 유전 상수를 갖는 유전체 재료)와 양립할 수 없다. 그때, 응력은 로우-k ILD 응집 파괴(cohesive failure) 및/또는 로우-k ILD-에칭중지(etchstop) 접착 파괴를 야기한다.
집적 회로가 점점 작아짐에 따라, 상호접속들 사이에서 저 용량을 얻기 위해 그 제조에 로우-k ILD 재료를 사용할 필요가 있게 되었으므로, 로우-k ILD 재료와 양립할 수 없다는 것은 심각한 문제이다. 상호접속들 사이에서의 이러한 용량 감소 결과, RC 지연의 감소, 전력 소모의 감소, 및 상호접속들 간의 누화(cross-talk) 감소를 포함하는 여러 이점을 얻게 된다.
따라서, UBM에 인접하는 구조에 응력을 심하게 가하지 않고 주석 오염을 방지하는 UBM 구조를 형성하기 위한 장치 및 기술을 발전시키는 것이 유리하다.
본 명세서는 본 발명으로서 간주되는 것을 명백히 청구하고 구체적으로 지적하는 청구 범위들로 완결되는 한편, 본 발명의 장점들은 본 발명의 다음 설명을 첨부 도면과 관련하여 읽을 때 더욱 쉽게 확인될 수 있다.
도 1은 본 발명에 따른, 금속층(metallization layer)의 측단면도이다.
도 2는 본 발명에 따른, 금속층의 단면 주사식 전자 현미경 사진(scanning electron micrograph)이다.
도 3은 본 발명에 따른, 땜납 리플로우 이후의 도 1의 금속층의 측단면도이다.
도 4는 본 발명에 따른, 마이크로전자 다이 상에 UBM 및 땜납을 제작하기 위한 프로세스의 순서도이다.
도 5는 본 발명에 따른, 기판에 부착된 마이크로전자 다이의 측면도이다.
도 6은 본 발명에 따른, 본원의 마이크로전자 어셈블리가 통합된 휴대용 디바이스(hand-held deivce)의 사면도(oblique view)이다.
도 7은 본 발명에 따른, 본원의 마이크로전자 어셈블리가 통합된 컴퓨터 시스템의 사면도이다.
도 8은 공지된 것으로서, 기판에 부착된 마이크로전자 다이의 측면도이다.
다음의 상세한 설명에 있어서, 본원이 실행될 수 있는 특정한 실시예들을 도시하는 첨부 도면들을 참조하여 설명된다. 이러한 실시예들은 당업자가 본원을 실행할 수 있도록 충분히 상세하게 설명된다. 본원의 다양한 실시예들은 비록 서로 다르긴 하지만 반드시 상호 배타적이라야 하는 것은 아니다. 예를 들어, 일 실시예와 관련하여, 여기 설명된 특정한 특징, 구조, 또는 특성은 본원의 의도 및 범주로부터 벗어나지 않는 그 외의 실시예들로도 구현될 수도 있다. 또한, 개시된 각각의 실시예에서 개개의 엘리먼트들의 위치 혹은 배치는 본원의 의도 및 범주로부터 벗어나지 않고 수정될 수도 있다. 따라서, 다음의 상세한 설명은 의미를 한정 하고자 하는 것이 아니며, 본 발명의 범주는 청구 범위가 권리를 부여하는 등가물의 전체 범위와 함께, 첨부된 청구 범위에 의해서만 정의되고 적절히 해석된다. 도면에 있어서, 여러 도면에 걸쳐 비슷한 참조 번호들은 동일하거나 유사한 기능성을 나타낸다.
도 1은 도전성 패드(102) 위에 형성된 UBM 구조(120)를 포함하는 플립-칩 어셈블리(100)를 도시한다. 도전성 패드(102)는 상호접속 구조(104) 내에 혹은 그 위에 제작된다. 도전성 패드(102)는, 이에 한정되지는 않지만, 구리, 알루미늄, 및 그들의 합금을 포함하는 임의의 적절한 도전성 재료로 구성될 수 있다. 상호접속 구조(104)는 마이크로전자 다이(도시되지 않음) 상에 제작된, 엘리먼트 106a, 106b, 및 106c로 도시된 복수의 층간 절연층일 수 있다. 층간 절연층(106a, 106b, 106c)은, 이에 한정되지는 않지만, 산화 규소, 질화 규소 등을 포함하는 임의의 적절한 유전성 재료는 물론, CDO(carbon doped oxides)와 같은 로우-k 유전체로부터 제작될 수 있다.
도전성 패드(102)는 도전성 비어(conductive via; 112)를 통해 도전성 트레이스(108)에 접속된다. 도전성 트레이스(108)는, 당업자에 의해 이해될 수 있는 바와 같이, 마이크로전자 다이(도시되지 않음)로 라우트된다. 질화 규소와 같은, 보호층(passivation layer; 114)은 상호접속 구조(104) 상에 퇴적되고 도전성 패드(102)의 적어도 일부를 노출하도록 패터닝될 수도 있다.
UBM 구조(120)는 접착층(122), 장벽층(124), 및 습윤층(126)을 형성함으로써, 도전성 패드(102)에 접촉하기 위해 제작된다. 접착층(122)은 보호층(114) 및 도전성 패드(102)의 일부 위에 형성될 수도 있다. 접착층(122)은 도전성 패드(102) 및 보호층(114)에 잘 부착하기 위해 선택된 것으로, 이에 한정되지는 않지만, 티타늄 및 그의 합금을 포함할 수 있다. 장벽층(124)은 UBM 구조(120) 위에 형성될 땜납 범프가 접착층(122), 도전성 패드(102), 및 상호접속 구조(104)로 확산하는 것을 제한하기 위해 접착층(122) 위에 형성되는 것으로, 몰리브덴 및 그의 합금을 포함한다. 일 실시예에서, 장벽층(124)은 적어도 약 90% (atomic) 몰리브덴을 포함한다. 습윤층(126)은 장벽층(124) 상에 형성되어 장벽층(124)에 땜납을 양호하게 부착하기 위한 어셈블리동안 용융된 땜납 범프에 젖기 쉬운 표면을 제공하는 것으로, 이에 한정되지는 않지만, 니켈, 금, 구리, 코발트, 및 그들의 합금을 포함할 수 있다. 접착층(122), 장벽층(124), 및 습윤층(126)은, 이에 한정되지는 않지만, 마그네트론 스퍼터링, 증발, 및 이온빔 증착에 의한 퇴적을 포함하는, 임의의 공지된 방법에 의해 형성될 수 있다.
땜납 플러그(128)는 습윤층(126) 위에 형성되고, 사실상 순수한 주석 혹은 주석 함량이 많은 합금, 이를테면, 주석/비스무트, 공융 주석/은, 3원 주석/은/구리, 공융 주석/구리 등을 포함할 수 있다. 이후에, 사실상 순수한 주석 혹은 주석 함량이 많은 합금을 포함하는 땜납은 간단히 "주석 함량이 많은 땜납(high tin content solder)"으로 칭할 것이다. 주석 함량이 많은 땜납은 무게에 있어서 적어도 약 75%가 주석인 재료일 수 있다. 일 실시예에서, 땜납 플러그(128)는 무게에 있어서 적어도 약 90%가 주석이다. 땜납 플러그(128)는, 이에 한정되지는 않지만, 땜납 페이스트의 전기 도금 및 화면 인쇄를 포함하는 공지된 방법에 의해 제작될 수 있다.
이어서, 땜납 플러그(128)가 리플로우될 때, 주석 함량이 많은 땜납 플러그(128)는 습윤층(126)(특히, 니켈, 구리, 코발트, 또는 금 함유 습윤층)과 쉽게 반응하고, 사실상 포함되어(subsumed) 금속간 화합물층(132)을 형성할 수도 있다. 그러나, 주석 함량이 많은 땜납 플러그(128)로부터의 주석이 몰리브덴-함유 장벽층(124)에 접촉할 때, UBM 구조(120)와의 반응은 거의 0으로 느려진다. 도 2에 도시된 바와 같이, 습윤층(126)이 포함되면 주석/몰리브덴 인터페이스(134)에서 심한 틈(significant voiding)은 발생하지 않고, 몰리브덴 함유 장벽층(124)의 소실은 경미하다. 당업자가 이해할 수 있듯이, 본 발명은 리플로우동안 몰리브덴 함유 장벽층과 땜납 플러그의 용해된 주석 사이에 점착력이 있는 금속간 화합물을 한정적으로 형성할 수 있게 한다. 금속간 화합물은 몰리브덴 함유 장벽층과 금속간 화합물 성장으로 주석이 추가 확산하는 것을 늦춘다. 따라서, 본 발명은, 주석 함량이 많은 땜납 재료에서 주석이 움직여 도전성 패드에 인접하는 절연층으로 이동하는 것을 막음으로써, 발생할 가능성이 있는 박리 및/또는 존재할 수도 있는 임의의 하부 구조, 특히 구리 구조를 침범하는 것을 사실상 막을 것이다. 이 고유 조합의 결과 주석 함량이 많은 땜납과 친화적이고 구조적으로 약한 유전체, 이를테면 로우-k ILD들과 친화적인 금속 구조(metallization structure; 120)를 얻는다.
도 3은 땜납 범프(136)를 형성하기 위한 땜납 재료의 리플로우 이후의, 도 1의 플립-칩 어셈블리(100)를 도시한다.
도 4는 금속층 및 땜납 범프를 제작하는 방법을 개략적으로 도시한다. 단계 150은 적어도 하나의 인접하는 도전성 패드를 갖는 적어도 하나의 층간 절연막을 설치하는 단계를 포함한다. 단계 152는 적어도 하나의 도전성 패드의 적어도 일부 위에 접착층을 형성하는 단계를 포함한다. 단계 154는 접착층의 적어도 일부 위에 몰리브덴-함유 장벽층을 형성하는 단계를 포함한다. 단계 156은 몰리브덴-함유 장벽층의 적어도 일부 위에 습윤층을 형성하는 단계를 포함한다. 접착층, 장벽층, 및 습윤층은, 이에 한정되지는 않지만, 마그네트론 스퍼터링(우선(preferred)), 증발, (이온빔 증착과 같은) 퇴적 등을 포함하는 임의의 공지된 기술에 의해 형성될 수 있다. 단계 158은 습윤층의 적어도 일부 위에 주석 함량이 많은 땜납 플러그를 형성하는 단계를 포함한다. 땜납 플러그는 이에 한정되지는 않지만 전기 도금 혹은 화면 인쇄를 포함하는 임의의 공지된 방식으로 형성될 수 있다. 단계 160은 땜납 범프를 형성하기 위해 땜납 플러그를 리플로우하는 단계를 포함한다.
도 5는 본 발명에 따른 전형적인 마이크로전자 패키지(170)를 도시하는 것으로, 이는, 인터포저, 마더보드 등과 같이, 기판(174) 상에 탑재되는 마이크로전자 다이(172)를 포함하고, 전기적 도전성 경로(도시되지 않음)의 계층을 통해 마이크로전자 다이(172)를 그 외의 전자 구성 요소(도시되지 않음)에 기능적으로 접속한다. 마이크로전자 다이(172)의 활성 표면(176) 상의 도전성 패드(102)는 이전에 논의된 바와 같이, 그 위에 배치된 UBM 층(under bump metallization layers; 120)을 갖는다. UBM 층(120)은 땜납 범프(136)를 사용하여 기판(174)의 표면(184) 상의 대응 랜드(lands; 182)에 직접 부착되고, 리플로우되어 그들 사이의 접착을 형성한다.
본 발명에 의해 형성된 패키지는, 도 6에 도시된 바와 같이, 휴대 전화 혹은 PDA(personal data assistant)과 같은 휴대용 디바이스(hand-held device; 210)에 사용될 수 있다. 휴대용 디바이스(210)는 하우징(240) 내에, 상술한 바와 같은 적어도 하나의 UBM 층(120)을 갖는, CPU(central processing units), 칩셋, 메모리 디바이스, ASIC 등(이에 한정되지 않음)을 포함하는 적어도 하나의 마이크로전자 디바이스 어셈블리(230)를 갖는 외부 기판(220)을 포함할 수 있다. 외부 기판(220)은 키패드(250)와 같은 입력 디바이스, LCD 디스플레이(260)와 같은 표시 디바이스를 포함하는 다양한 주변 디바이스들에 부착될 수 있다.
본 발명에 의해 형성된 마이크로전자 디바이스 어셈블리들은 도 7에 도시된 바와 같이, 컴퓨터 시스템(310)에서 사용될 수도 있다. 컴퓨터 시스템(310)은, 하우징 혹은 섀시(340) 내에, 상술한 바와 같은 적어도 하나의 UBM 층(120)을 갖는, CPU, 칩셋, 메모리 디바이스, ASIC 등(이에 한정되지 않음)을 포함하는 적어도 하나의 마이크로전자 디바이스 어셈블리(330)를 갖는 외부 기판 혹은 마더보드(320)를 포함할 수 있다. 외부 기판 혹은 마더보드(320)는 키보드(350)와 같은 입력 디바이스 및/또는 CRT 모니터(370)와 같은 표시 디바이스를 포함하는 다양한 주변 디바이스에 부착될 수 있다.
본 발명의 상세한 실시예에서 설명되었지만, 첨부한 청구 범위에 의해 정의된 본원은 상기 기재에서 설명된 특정한 상세에 의해 한정되지 않고, 그들의 의도 혹은 범주에서 벗어나지 않는 많은 명백한 변형들이 가능하다는 것이 이해된다.

Claims (20)

  1. 도전성 패드에 인접하는 접착층;
    상기 접착층에 인접하는 몰리브덴 함유 장벽층;
    상기 몰리브덴 함유 장벽층에 인접하는 습윤층(wetting layer); 및
    상기 습윤층에 인접하는 주석 기재의 땜납 재료(tin based solder material) - 상기 주석 기재의 땜납 재료는 적어도 75%(중량) 주석을 가짐 -
    를 포함하는 장치.
  2. 제1항에 있어서, 상기 몰리브덴 함유 장벽층은 적어도 90%(원자) 몰리브덴을 함유하는 재료를 포함하는 장치.
  3. 제1항에 있어서, 상기 주석 기재의 땜납 재료는 적어도 90%(중량) 주석을 함유하는 재료를 포함하는 장치.
  4. 제1항에 있어서, 로우-k(low-k) 유전체 재료로 이루어진 적어도 하나의 층에 인접하는 상기 도전성 패드를 더 포함하는 장치.
  5. 제4항에 있어서, 로우-k 유전체 재료로 이루어진 상기 적어도 하나의 층은 탄소가 도핑된 산화물로 이루어진 적어도 하나의 층을 포함하는 장치.
  6. 제1항에 있어서, 상기 습윤층은 금속간(intermetallic) 화합물층을 형성하는 상기 주석 기재의 땜납 재료에 사실상 포함되는(subsumed) 장치.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020067020142A 2004-03-29 2005-03-24 주석 함량이 많은 땜납 범프의 이용을 가능하게 하는ｕｂｍ층 KR100876485B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/812,464 2004-03-29
US10/812,464 US7064446B2 (en) 2004-03-29 2004-03-29 Under bump metallization layer to enable use of high tin content solder bumps
PCT/US2005/009660 WO2005098933A1 (en) 2004-03-29 2005-03-24 Under bump metallization layer to enable use of high tin content solder bumps

Publications (2)

Publication Number Publication Date
KR20060130688A KR20060130688A (ko) 2006-12-19
KR100876485B1 true KR100876485B1 (ko) 2008-12-31

Family

ID=34963527

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067020142A KR100876485B1 (ko) 2004-03-29 2005-03-24 주석 함량이 많은 땜납 범프의 이용을 가능하게 하는ｕｂｍ층

Country Status (5)

Country Link
US (2) US7064446B2 (ko)
KR (1) KR100876485B1 (ko)
CN (1) CN100578746C (ko)
TW (1) TWI287264B (ko)
WO (1) WO2005098933A1 (ko)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7410833B2 (en) * 2004-03-31 2008-08-12 International Business Machines Corporation Interconnections for flip-chip using lead-free solders and having reaction barrier layers
JP4327656B2 (ja) * 2004-05-20 2009-09-09 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP4327657B2 (ja) * 2004-05-20 2009-09-09 Ｎｅｃエレクトロニクス株式会社 半導体装置
US7325716B2 (en) * 2004-08-24 2008-02-05 Intel Corporation Dense intermetallic compound layer
JP4322189B2 (ja) * 2004-09-02 2009-08-26 株式会社ルネサステクノロジ 半導体装置
US7087521B2 (en) * 2004-11-19 2006-08-08 Intel Corporation Forming an intermediate layer in interconnect joints and structures formed thereby
US7541681B2 (en) * 2006-05-04 2009-06-02 Infineon Technologies Ag Interconnection structure, electronic component and method of manufacturing the same
JP2008042077A (ja) * 2006-08-09 2008-02-21 Renesas Technology Corp 半導体装置及びその製造方法
US7727876B2 (en) * 2006-12-21 2010-06-01 Stats Chippac, Ltd. Semiconductor device and method of protecting passivation layer in a solder bump process
US8314500B2 (en) * 2006-12-28 2012-11-20 Ultratech, Inc. Interconnections for flip-chip using lead-free solders and having improved reaction barrier layers
TW200847882A (en) 2007-05-25 2008-12-01 Princo Corp A surface finish structure of multi-layer substrate and manufacturing method thereof.
US20090140401A1 (en) * 2007-11-30 2009-06-04 Stanley Craig Beddingfield System and Method for Improving Reliability of Integrated Circuit Packages
US10074553B2 (en) * 2007-12-03 2018-09-11 STATS ChipPAC Pte. Ltd. Wafer level package integration and method
US9460951B2 (en) * 2007-12-03 2016-10-04 STATS ChipPAC Pte. Ltd. Semiconductor device and method of wafer level package integration
US7964965B2 (en) * 2008-03-31 2011-06-21 Intel Corporation Forming thick metal interconnect structures for integrated circuits
US20100029074A1 (en) * 2008-05-28 2010-02-04 Mackay John Maskless Process for Solder Bump Production
WO2009146373A1 (en) * 2008-05-28 2009-12-03 Mvm Technoloiges, Inc. Maskless process for solder bumps production
WO2010031845A1 (en) * 2008-09-18 2010-03-25 Imec Methods and systems for material bonding
US7928534B2 (en) * 2008-10-09 2011-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad connection to redistribution lines having tapered profiles
US8736050B2 (en) 2009-09-03 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Front side copper post joint structure for temporary bond in TSV application
US7915741B2 (en) * 2009-02-24 2011-03-29 Unisem Advanced Technologies Sdn. Bhd. Solder bump UBM structure
US8759949B2 (en) * 2009-04-30 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer backside structures having copper pillars
US8492892B2 (en) 2010-12-08 2013-07-23 International Business Machines Corporation Solder bump connections
TWI461252B (zh) * 2010-12-24 2014-11-21 Murata Manufacturing Co A bonding method, a bonding structure, an electronic device, an electronic device manufacturing method, and an electronic component
TWI423410B (zh) * 2010-12-31 2014-01-11 Au Optronics Corp 金屬導電結構及其製作方法
US8994174B2 (en) 2011-09-30 2015-03-31 Intel Corporation Structure having a planar bonding surface
RU2494492C1 (ru) * 2012-06-07 2013-09-27 Общество с ограниченной ответственностью "Компания РМТ" Способ создания токопроводящих дорожек
KR102233334B1 (ko) 2014-04-28 2021-03-29 삼성전자주식회사 주석 도금액, 주석 도금 장치 및 상기 주석 도금액을 이용한 반도체 장치 제조 방법
US9653381B2 (en) 2014-06-17 2017-05-16 Micron Technology, Inc. Semiconductor structures and die assemblies including conductive vias and thermally conductive elements and methods of forming such structures
WO2016137452A1 (en) * 2015-02-25 2016-09-01 Intel Corporation Surface finishes for interconnection pads in microelectronic structures
US9960135B2 (en) * 2015-03-23 2018-05-01 Texas Instruments Incorporated Metal bond pad with cobalt interconnect layer and solder thereon
US10937735B2 (en) * 2018-09-20 2021-03-02 International Business Machines Corporation Hybrid under-bump metallization component
US11610861B2 (en) * 2020-09-14 2023-03-21 Infineon Technologies Austria Ag Diffusion soldering with contaminant protection
US12021013B2 (en) * 2021-01-29 2024-06-25 Mediatek Inc. Ball pad design for semiconductor packages

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5234153A (en) 1992-08-28 1993-08-10 At&T Bell Laboratories Permanent metallic bonding method

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0165883B1 (ko) * 1988-09-16 1999-02-01 존 엠. 클락 테이프 자동화 본딩 프로세스용의 금/주석 공정 본딩
JP3682758B2 (ja) * 1998-12-24 2005-08-10 富士通株式会社 半導体装置及びその製造方法
TW449813B (en) * 2000-10-13 2001-08-11 Advanced Semiconductor Eng Semiconductor device with bump electrode
US6783589B2 (en) * 2001-01-19 2004-08-31 Chevron U.S.A. Inc. Diamondoid-containing materials in microelectronics
KR100384135B1 (ko) * 2001-07-06 2003-05-14 한국과학기술원 선형 열절단 시스템을 이용한 단속적 재료 공급식가변적층 쾌속조형 공정 및 장치
US6689680B2 (en) * 2001-07-14 2004-02-10 Motorola, Inc. Semiconductor device and method of formation
US20030060041A1 (en) * 2001-09-21 2003-03-27 Intel Corporation Dual-stack, ball-limiting metallurgy and method of making same
TW536766B (en) * 2002-02-19 2003-06-11 Advanced Semiconductor Eng Bump process
TW556293B (en) * 2002-02-21 2003-10-01 Advanced Semiconductor Eng Bump process
US7095121B2 (en) * 2002-05-17 2006-08-22 Texas Instrument Incorporated Metallic strain-absorbing layer for improved fatigue resistance of solder-attached devices
US6750133B2 (en) * 2002-10-24 2004-06-15 Intel Corporation Selective ball-limiting metallurgy etching processes for fabrication of electroplated tin bumps
JP2005011838A (ja) * 2003-06-16 2005-01-13 Toshiba Corp 半導体装置及びその組立方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5234153A (en) 1992-08-28 1993-08-10 At&T Bell Laboratories Permanent metallic bonding method

Also Published As

Publication number Publication date
US20050212133A1 (en) 2005-09-29
TWI287264B (en) 2007-09-21
KR20060130688A (ko) 2006-12-19
CN100578746C (zh) 2010-01-06
CN1930672A (zh) 2007-03-14
WO2005098933A1 (en) 2005-10-20
US20050250323A1 (en) 2005-11-10
TW200534404A (en) 2005-10-16
US7064446B2 (en) 2006-06-20

Similar Documents

Publication Publication Date Title
KR100876485B1 (ko) 주석 함량이 많은 땜납 범프의 이용을 가능하게 하는ｕｂｍ층
US7314819B2 (en) Ball-limiting metallurgies, solder bump compositions used therewith, packages assembled thereby, and methods of assembling same
US7391112B2 (en) Capping copper bumps
US6787903B2 (en) Semiconductor device with under bump metallurgy and method for fabricating the same
JP4698125B2 (ja) バンプおよびポリマー層を有しない、基板アセンブリのためのフリップチップ
US20080251927A1 (en) Electromigration-Resistant Flip-Chip Solder Joints
US6551854B2 (en) Semiconductor device having bump electrodes and method of manufacturing the same
US7087511B2 (en) Method for conducting heat in a flip-chip assembly
US6703069B1 (en) Under bump metallurgy for lead-tin bump over copper pad
US20090302468A1 (en) Printed circuit board comprising semiconductor chip and method of manufacturing the same
US7518241B2 (en) Wafer structure with a multi-layer barrier in an UBM layer network device with power supply
US6930389B2 (en) Under bump metallization structure of a semiconductor wafer
US7325716B2 (en) Dense intermetallic compound layer
US7341949B2 (en) Process for forming lead-free bump on electronic component
WO2006070808A1 (ja) 半導体チップおよびその製造方法、半導体チップの電極構造およびその形成方法、ならびに半導体装置
US8461695B2 (en) Grain refinement by precipitate formation in Pb-free alloys of tin
US10199345B2 (en) Method of fabricating substrate structure
JP3700598B2 (ja) 半導体チップ及び半導体装置、回路基板並びに電子機器
US20040065949A1 (en) [solder bump]
US8268716B2 (en) Creation of lead-free solder joint with intermetallics
US20040262760A1 (en) Under bump metallization structure of a semiconductor wafer
US20040256737A1 (en) [flip-chip package substrate and flip-chip bonding process thereof]
TWI242273B (en) Bump structure
US20040262759A1 (en) Under bump metallization structure of a semiconductor wafer
TWI262567B (en) Bumped wafer structure

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
E902 Notification of reason for refusal
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121119

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20131202

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20141128

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20151201

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20161129

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee