KR100870522B1 - Liquid Crystal Display Device and Method of Fabricating The same - Google Patents

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Abstract

본 발명은 광여기전류를 감소시킬 수 있는 액정표시소자 및 그 제조방법에 관한 것이다.The present invention relates to a liquid crystal display device and a method of manufacturing the same that can reduce the photoexcitation current.

본 발명에 따른 액정표시소자는 액정셀의 화소전극과, 데이터전압이 공급되는 데이터라인과, 채널 영역을 사이에 두고 일측 단이 상기 데이터라인과 대향하고 타측 단이 상기 화소전극에 접속되는 박막트랜지스터의 드레인전극과, 상기 데이터라인과 상기 드레인전극 아래에 형성되는 반도체 패턴과, 상기 반도체 패턴 아래에서 상기 데이터라인과 직교하는 방향으로 기판상에 형성되며, 상기 데이터라인의 일부 및 상기 드레인전극의 일부와 중첩되고 상기 채널 영역에서 중첩되는 상기 반도체 패턴의 폭보다 더 큰 폭을 가지는 게이트라인을 구비하고, 상기 게이트라인에서 상기 데이터라인과 상기 드레인전극 사이에 존재하는 일측면에는 상기 기판에 평행한 방향으로 요철부가 형성되는 것을 특징으로 한다.According to an exemplary embodiment of the present invention, a liquid crystal display device includes a thin film transistor having a pixel electrode of a liquid crystal cell, a data line to which a data voltage is supplied, and a channel region interposed therebetween with one end facing the data line and the other end connected to the pixel electrode. A drain electrode, a semiconductor pattern formed under the data line and the drain electrode, and a substrate formed on the substrate in a direction orthogonal to the data line under the semiconductor pattern, the part of the data line and the part of the drain electrode And a gate line having a width greater than a width of the semiconductor pattern overlapping the semiconductor region in the channel region, wherein a side of the gate line existing between the data line and the drain electrode is parallel to the substrate. As the concave-convex portion is formed.

Description

액정표시소자 및 그 제조방법{Liquid Crystal Display Device and Method of Fabricating The same} Liquid crystal display device and method of manufacturing the same {Liquid Crystal Display Device and Method of Fabricating The same}             

도 1은 종래의 액정표시소자의 하부기판을 나타내는 평면도.1 is a plan view showing a lower substrate of a conventional liquid crystal display device.

도 2는 도 1에서 선 "A-A'"를 따라 절취한 액정표시소자의 하부기판을 나타내는 단면도.FIG. 2 is a cross-sectional view illustrating a lower substrate of the liquid crystal display taken along the line "A-A '" in FIG.

도 3a 내지 도 3d는 도 2에 도시된 액정표시소자의 하부기판의 제조방법을 나타내는 단면도.3A to 3D are cross-sectional views illustrating a method of manufacturing a lower substrate of the liquid crystal display shown in FIG. 2.

도 4는 도 1에서 P1영역을 게이트라인방향으로 절취한 액정표시소자의 하부기판을 나타내는 단면도.FIG. 4 is a cross-sectional view illustrating a lower substrate of the liquid crystal display of FIG. 1, taken along the P1 region in the gate line direction. FIG.

도 5는 도 1에서 선 "B-B'"를 따라 절취한 데이터라인과 드레인전극을 나타내는 단면도.FIG. 5 is a cross-sectional view illustrating a data line and a drain electrode taken along the line “B-B ′” in FIG. 1.

도 6은 본 발명에 따른 액정표시소자의 하부기판을 나타내는 평면도.6 is a plan view showing a lower substrate of the liquid crystal display device according to the present invention.

도 7은 도 6에서 선 "C-C'","D-D'"를 따라 절취한 액정표시소자의 하부기판을 나타내는 단면도.FIG. 7 is a cross-sectional view illustrating a lower substrate of the liquid crystal display taken along the lines "C-C '" and "D-D'" in FIG.

도 8a 내지 도 8d는 도 7에 도시된 액정표시소자용 하부기판의 제조방법을 나타내는 단면도. 8A to 8D are cross-sectional views illustrating a method of manufacturing the lower substrate for the liquid crystal display device illustrated in FIG. 7.                 

도 9a 내지 도 9d는 도 8b에 도시된 활성층, 오믹접촉층, 데이터라인 및 드레인전극을 제3 마스크공정으로 제조하는 방법을 상세히 나타내는 단면도.
9A to 9D are cross-sectional views illustrating a method of manufacturing the active layer, the ohmic contact layer, the data line, and the drain electrode shown in FIG. 8B in a third mask process.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1,31 : 기판 2,32 : 게이트라인1,31: substrate 2,32: gate line

4,34 : 데이터라인 6 : 게이트전극4,34 data line 6: gate electrode

8 : 소스전극 10,40 : 드레인전극8 source electrode 10,40 drain electrode

12,42 : 게이트절연막 14,44 : 활성층12,42 gate insulating film 14,44 active layer

16,46 : 오믹접촉층 18,48 : 보호층16,46: ohmic contact layer 18,48: protective layer

22,52 : 화소전극 30,60 : 박막트랜지스터22,52: pixel electrode 30,60: thin film transistor

54 : 채널 80 : 마스크54: channel 80: mask

66,68,90 : 포토레지스트패턴 70 : 볼록부66,68,90 photoresist pattern 70 convex portion

72 : 오목부
72: recess

본 발명은 액정표시소자에 관한 것으로, 특히 광여기 전류를 감소시킬 수 있는 액정표시소자 및 그 제조방법에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device and a method of manufacturing the same that can reduce the photoexcitation current.

통상의 액정표시소자는 전계를 이용하여 액정의 광투과율을 조절함으로써 화 상을 표시하게 된다. 이를 위하여, 액정표시소자는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과, 이 액정패널을 구동하기 위한 구동회로를 구비하게 된다. 액정패널에는 액정셀들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 마련되게 된다. 통상, 화소전극은 하부기판 상에 액정셀별로 형성되는 반면 공통전극은 상부기판의 전면에 일체화되어 형성되게 된다. 화소전극들 각각은 스위치 소자로 사용되는 박막 트랜지스터(Thin Film Transistor; 이하 "TFT"라 함)에 접속되게 된다. 화소전극은 박막 트랜지스터를 통해 공급되는 데이터신호에 따라 공통전극과 함께 액정셀을 구동하게 된다.Conventional liquid crystal display devices display an image by controlling the light transmittance of the liquid crystal using an electric field. To this end, the liquid crystal display device includes a liquid crystal panel in which liquid crystal cells are arranged in a matrix, and a driving circuit for driving the liquid crystal panel. The liquid crystal panel is provided with pixel electrodes and a common electrode for applying an electric field to each of the liquid crystal cells. In general, the pixel electrode is formed for each liquid crystal cell on the lower substrate, while the common electrode is integrally formed on the front surface of the upper substrate. Each of the pixel electrodes is connected to a thin film transistor (hereinafter referred to as "TFT") used as a switch element. The pixel electrode drives the liquid crystal cell along with the common electrode according to the data signal supplied through the thin film transistor.

이러한 액정표시소자의 하부기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조공정이 복잡하여 액정패널의 제조단가 상승의 중요원인이 되고 있다. 이를 해결하기 위하여, 하부기판은 마스크공정수를 줄이는 방향으로 발전하고 있다. 이는 하나의 마스크 공정이 증착공정, 세정공정, 포토리쏘그래피공정, 식각공정, 박리공정 및 검사공정 등과 같은 여러 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 5마스크공정에서 하나의 마스크 공정을 줄인 4마스크 공정이 대두되고 있다.Since the lower substrate of the liquid crystal display device includes a semiconductor process and requires a plurality of mask processes, the manufacturing process is complicated, which is an important cause of the increase in the manufacturing cost of the liquid crystal panel. In order to solve this problem, the lower substrate is developing in a direction of reducing the number of mask processes. This is because one mask process includes various processes such as a deposition process, a cleaning process, a photolithography process, an etching process, a peeling process, and an inspection process. As a result, in recent years, a four-mask process that reduces one mask process in a five-mask process has emerged.

도 1 및 도 2는 4마스크공정으로 형성되는 하부기판을 나타내는 평면도 및 단면도이다.1 and 2 are a plan view and a cross-sectional view showing a lower substrate formed by a four mask process.

도 1 및 도 2를 참조하면, 액정표시소자의 하부기판(1)은 데이터라인(4)과 게이트라인(2)의 교차부에 위치하는 TFT(30)와, TFT(30)의 드레인전극(10)에 접속되는 화소전극(22)을 구비한다. 1 and 2, the lower substrate 1 of the liquid crystal display device includes a TFT 30 positioned at an intersection of the data line 4 and the gate line 2, and a drain electrode of the TFT 30. The pixel electrode 22 connected to 10 is provided.                         

TFT(30)는 게이트라인(2)에 접속된 게이트전극(6), 데이터라인(4)에 접속된 소스전극(8) 및 드레인접촉홀(20)을 통해 화소전극(22)에 접속된 드레인전극(10)을 구비한다. 또한, TFT(30)는 게이트전극(6)에 공급되는 게이트전압에 의해 소스전극(8)과 드레인전극(10)간에 도통채널을 형성하기 위한 반도체층들(14,16)을 더 구비한다. 이러한 TFT(30)는 게이트라인(2)으로부터의 게이트신호에 응답하여 데이터라인(4)으로부터의 데이터신호를 선택적으로 화소전극(22)에 공급한다. The TFT 30 is connected to the pixel electrode 22 through the gate electrode 6 connected to the gate line 2, the source electrode 8 connected to the data line 4, and the drain contact hole 20. An electrode 10 is provided. In addition, the TFT 30 further includes semiconductor layers 14 and 16 for forming a conductive channel between the source electrode 8 and the drain electrode 10 by the gate voltage supplied to the gate electrode 6. The TFT 30 selectively supplies the data signal from the data line 4 to the pixel electrode 22 in response to the gate signal from the gate line 2.

화소전극(22)은 데이터라인(4)과 게이트라인(2)에 의해 분할된 셀 영역에 위치하며 광투과율이 높은 투명전도성물질로 이루어진다. 화소전극(22)은 하부기판(1) 전면에 도포되는 보호층(18) 상에 형성되며, 보호층(18)을 관통하는 드레인접촉홀(20)을 통해 드레인전극(10)과 전기적으로 접속된다. 이러한 화소전극(22)은 TFT(30)를 경유하여 공급되는 데이터신호에 의해 상부기판(도시하지 않음)에 형성되는 공통 투명전극(도시하지 않음)과 전위차를 발생시키게 된다. 이 전위차에 의해 하부기판(1)과 상부기판(도시하지 않음) 사이에 위치하는 액정은 유전율이방성에 기인하여 회전하게 된다. 이렇게 회전되는 액정에 의해 광원으로부터 화소전극(22)을 경유하여 입사되는 광을 상부기판쪽으로 투과시키게 된다.The pixel electrode 22 is formed in a cell region divided by the data line 4 and the gate line 2 and is made of a transparent conductive material having high light transmittance. The pixel electrode 22 is formed on the passivation layer 18 applied on the entire surface of the lower substrate 1 and electrically connected to the drain electrode 10 through the drain contact hole 20 penetrating through the passivation layer 18. do. The pixel electrode 22 generates a potential difference from a common transparent electrode (not shown) formed on the upper substrate (not shown) by the data signal supplied via the TFT 30. Due to this potential difference, the liquid crystal located between the lower substrate 1 and the upper substrate (not shown) rotates due to the dielectric anisotropy. The rotated liquid crystal transmits light incident from the light source via the pixel electrode 22 toward the upper substrate.

이러한 액정표시소자의 하부기판의 제조방법을 도 3a 내지 도 3d를 결부하여 설명하기로 한다.A method of manufacturing the lower substrate of the liquid crystal display device will be described with reference to FIGS. 3A to 3D.

도 3a를 참조하면, 하부기판(1) 상에 게이트전극(6) 및 게이트라인(2)이 형성된다. Referring to FIG. 3A, a gate electrode 6 and a gate line 2 are formed on the lower substrate 1.

이를 위해, 하부기판(1) 상에 스퍼터링(sputtering) 등의 증착방법으로 게이 트금속층이 증착된다. 게이트금속층은 알루미늄(Al) 또는 알루미늄합금 등으로 이루어진다. 게이트금속층이 제1 마스크를 이용한 포토리쏘그래피공정과 식각공정을 패터닝됨으로써 하부기판(1) 상에 게이트전극(6) 및 게이트라인(2)이 형성된다.To this end, a gate metal layer is deposited on the lower substrate 1 by a deposition method such as sputtering. The gate metal layer is made of aluminum (Al) or aluminum alloy. The gate electrode layer 6 and the gate line 2 are formed on the lower substrate 1 by patterning the photolithography process and the etching process using the first mask using the gate metal layer.

도 3b를 참조하면, 게이트전극(6) 및 게이트라인(2)이 형성된 하부기판(1) 상에 게이트절연막(12), 활성층(14), 오믹접촉층(16), 데이터라인(4) 및 소스 및 드레인전극(8,10)이 형성된다. Referring to FIG. 3B, the gate insulating layer 12, the active layer 14, the ohmic contact layer 16, the data line 4, and the lower substrate 1 on the gate electrode 6 and the gate line 2 are formed. Source and drain electrodes 8 and 10 are formed.

이를 위해, 게이트전극(6) 및 게이트라인(2)이 형성된 하부기판(1) 상에 화학기상증착(Chemical Vapor Deposition) 또는 스퍼터링 등의 증착방법을 통해 게이트절연막(12), 제1 및 제2 반도체층 및 데이터금속층이 순차적으로 증착된다. 여기서, 게이트절연막(12)은 무기절연물질인 산화실리콘(SiOx) 또는 질화실리콘(SiNx) 등이 이용되며, 제1 반도체층은 불순물이 도핑되지 않은 비정질실리콘 등이 이용되며, 제2 반도체층은 N형 또는 P형의 불순물이 도핑된 비정질실리콘으로 형성되며, 데이터금속층은 몰리브덴(Mo) 또는 몰리브덴 합금 등이 이용된다. To this end, the gate insulating film 12, the first and the second and the second method are deposited on the lower substrate 1 on which the gate electrode 6 and the gate line 2 are formed through a deposition method such as chemical vapor deposition or sputtering. The semiconductor layer and the data metal layer are sequentially deposited. The gate insulating layer 12 may be formed of an inorganic insulating material, such as silicon oxide (SiOx) or silicon nitride (SiNx), and the first semiconductor layer may be formed of amorphous silicon, which is not doped with impurities, and the second semiconductor layer may be formed of It is formed of amorphous silicon doped with an N-type or P-type impurity, and a molybdenum (Mo) or a molybdenum alloy is used as the data metal layer.

데이터금속층 상에 제2 마스크를 이용한 포토리쏘그래피공정으로 포토레지스트패턴이 형성된다. 이 경우, 제2 마스크로는 TFT의 채널부에 반투과부를 갖는 반투과마스크를 이용함으로써 채널부와 대응되는 포토레지스트패턴은 소스/드레인전극과 대응되는 포토레지스트패턴보다 상대적으로 낮은 높이를 갖게 한다.A photoresist pattern is formed on the data metal layer by a photolithography process using a second mask. In this case, by using a semi-transmissive mask having a transflective portion in the channel portion of the TFT as the second mask, the photoresist pattern corresponding to the channel portion has a relatively lower height than the photoresist pattern corresponding to the source / drain electrode. .

이러한 포토레지스트패턴을 이용한 습식식각공정으로 데이터금속층이 패터닝됨으로써 소스/드레인패턴이 형성된다. The data metal layer is patterned by a wet etching process using the photoresist pattern to form a source / drain pattern.                         

이 후, 동일한 포토레지스트패턴을 이용한 건식식각공정으로 제1 및 제2 반도체층이 동시에 패터닝됨으로써 활성층(14) 및 오믹접촉층(16)이 형성된다.Thereafter, the first and second semiconductor layers are simultaneously patterned by a dry etching process using the same photoresist pattern to form the active layer 14 and the ohmic contact layer 16.

그리고, 채널에서 상대적으로 낮은 높이를 갖는 포토레지스트패턴은 애싱(Ashing)공정으로 제거된 후 식각공정과 건식식각공정으로 각각 채널부와 대응되는 소스/드레인패턴 및 오믹접촉층이 식각된다. 이에 따라, 채널부의 활성층이 노출되어 소스전극(8) 및 드레인전극(10)이 분리되어 형성된다.The photoresist pattern having a relatively low height in the channel is removed by an ashing process, and then the source / drain pattern and the ohmic contact layer corresponding to the channel part are etched by an etching process and a dry etching process, respectively. As a result, the active layer of the channel portion is exposed to separate the source electrode 8 and the drain electrode 10.

이 후, 스트립공정으로 소스전극(8) 및 드레인전극(10)에 잔존하는 포토레지스트패턴이 제거된다.Thereafter, the photoresist pattern remaining on the source electrode 8 and the drain electrode 10 is removed by a stripping process.

도 3c를 참조하면, 소스전극(8), 드레인전극(10) 및 데이터라인이 형성된 게이트절연막(12) 상에 드레인접촉홀(20)을 갖는 보호막(18)이 형성된다.Referring to FIG. 3C, the passivation layer 18 having the drain contact hole 20 is formed on the gate insulating layer 12 on which the source electrode 8, the drain electrode 10, and the data line are formed.

이를 위해, 소스전극(8), 드레인전극(10) 및 데이터라인이 형성된 게이트절연막(12) 상에 절연물질을 증착함으로써 보호막(18)을 형성하게 된다. 보호막(18)으로는 질화실리콘(SiNx) 및 산화실리콘(SiOx) 등의 무기절연물질 또는 아크릴(Acryl)계 유기화합물, BCB(benzocyclobutene) 및 PFCB(perfluorocyclobutane) 등의 유기 절연물질 등이 이용된다. 이어서, 보호막(18)은 제3 마스크를 이용한 포토리쏘그래피공정과 식각공정으로 패터닝됨으로써 드레인접촉홀(20)이 형성된다. 드레인접촉홀(20)은 보호막(18)을 관통하여 드레인전극(10)이 노출되게 형성된다.To this end, the protective film 18 is formed by depositing an insulating material on the gate insulating film 12 on which the source electrode 8, the drain electrode 10, and the data line are formed. As the protective film 18, an inorganic insulating material such as silicon nitride (SiNx) and silicon oxide (SiOx) or an organic insulating material such as acryl-based organic compound, BCB (benzocyclobutene) or perfluorocyclobutane (PFCB) is used. Subsequently, the passivation layer 18 is patterned by a photolithography process and an etching process using a third mask to form a drain contact hole 20. The drain contact hole 20 penetrates through the passivation layer 18 to expose the drain electrode 10.

도 3d를 참조하면, 보호막(18) 상에 화소전극(22)이 형성된다.Referring to FIG. 3D, the pixel electrode 22 is formed on the passivation layer 18.

이를 위해, 보호막(18)이 형성된 하부기판(1) 상에 스퍼터링(sputtering) 등 과 같은 증착방법으로 투명금속층이 형성된다. 투명금속층은 인듐-틴-옥사이드(Indium-Tin-Oxide : ITO), 인듐-징크-옥사이드(Indium-Zinc-Oxide : IZO) 또는 인듐-틴-징크-옥사이드(Indium-Tin-Zinc-Oxide : ITZO) 등으로 이루어진다. 이어서, 투명금속층이 제4 마스크를 이용한 포토리쏘그래피공정과 식각공정으로 패터닝됨으로써 화소전극(22)이 형성된다. 화소전극(22)은 보호막(18)을 관통하는 드레인접촉홀(20)을 통해 드레인전극(10)과 접속된다. To this end, a transparent metal layer is formed on the lower substrate 1 on which the protective film 18 is formed by a deposition method such as sputtering or the like. The transparent metal layer may be formed of indium tin oxide (ITO), indium zinc oxide (IZO), or indium tin oxide (ITZO). ) And so on. Subsequently, the pixel electrode 22 is formed by patterning the transparent metal layer through a photolithography process and an etching process using a fourth mask. The pixel electrode 22 is connected to the drain electrode 10 through the drain contact hole 20 penetrating the protective film 18.

이러한 액정표시소자의 게이트전극(6)의 돌출부의 끝단과 대응되는 영역에 데이터라인(4)과 드레인전극(10)은 도 4에 도시된 바와 같이 소정간격을 사이에 두고 마주보도록 형성된다. 이 데이터라인(4)과 드레인전극(10)의 하부에 각각 형성되는 활성층(14)은 데이터라인(4) 및 드레인전극(10)과 동시에 형성되게 된다. 이 경우, 활성층(14)은 도 4에 도시된 바와 같이 데이터라인(4)과 드레인전극(10)의 폭보다 상대적으로 크게 형성된다. 이에 따라, 게이트전극(6) 이외의 영역에서 데이터라인(4) 하부에 형성되는 활성층(14a)과 드레인전극(10)하부에 형성되는 활성층(14b) 간의 패턴 불량 등으로 인해 단락현상이 종종 발생된다. 이 단락현상으로 인해 형성된 불량채널이 백라이트에 의해 생성된 광을 받게 되면 활성층(14) 내에 광여기전류가 증가하게 된다. 이는, 활성층(14)내에 존재한 전하들이 광에 반응하여 광여기전류가 생성되기 때문이다. 이로 인해, 화소전극(22)에 충전된 전압이 불량채널을 통해 데이터라인(4)으로 방전되어 상대적으로 다른 화소전극에 비해 충전된 전압이 낮아져 휘점이 발생하는 문제점이 있다. The data line 4 and the drain electrode 10 are formed to face each other with a predetermined interval therebetween in a region corresponding to the end of the protrusion of the gate electrode 6 of the liquid crystal display device. The active layer 14 formed under the data line 4 and the drain electrode 10 is formed simultaneously with the data line 4 and the drain electrode 10. In this case, the active layer 14 is formed relatively larger than the width of the data line 4 and the drain electrode 10 as shown in FIG. Accordingly, a short circuit phenomenon often occurs due to a pattern defect between the active layer 14a formed under the data line 4 and the active layer 14b formed under the drain electrode 10 in a region other than the gate electrode 6. do. When the defective channel formed due to this short circuit receives light generated by the backlight, the photoexcitation current increases in the active layer 14. This is because charges present in the active layer 14 react with light to generate photoexcitation currents. As a result, the voltage charged in the pixel electrode 22 is discharged to the data line 4 through the defective channel, so that the charged voltage is lowered compared to other pixel electrodes, resulting in a bright point.

또한, 도 1의 B에 도시된 바와 같이, 게이트전극(6)이 채널주변부의 소스전 극(8) 하부에 형성되는 활성층(14)을 충분히 가려주지 못하게 된다. 이로 인해 활성층(14)이 도 5에 도시된 바와 같이 백라이트 의해 생성된 광을 받게 되면 활성층(14)내에 광여기전류가 증가하게 된다. 이는, 활성층(14)내에 존재한 전하들이 광에 반응하여 광여기전류가 생성되기 때문이다. 이로 인해, 특정 TFT(30)의 오프(OFF)전류가 증가하게 되어 다른 TFT와 비교하여 특정 TFT(30)의 온/오프(ON/OFF)비 특성차이가 발생하게 된다.
In addition, as shown in FIG. 1B, the gate electrode 6 does not sufficiently cover the active layer 14 formed under the source electrode 8 of the channel peripheral portion. As a result, when the active layer 14 receives light generated by the backlight as shown in FIG. 5, the photoexcitation current in the active layer 14 increases. This is because charges present in the active layer 14 react with light to generate photoexcitation currents. As a result, the OFF current of the specific TFT 30 increases, resulting in a difference in ON / OFF ratio characteristics of the specific TFT 30 compared with other TFTs.

따라서, 본 발명의 목적은 드레인전극과 데이터라인 각각의 하부에 형성되는 반도체층 간의 도통현상을 방지함과 아울러 채널 주변부 반도체층 내의 광 여기전류를 감소시킬 수 있는 액정표시소자 및 그 제조방법을 제공하는 데 있다.Accordingly, an object of the present invention is to provide a liquid crystal display device and a method of manufacturing the same, which can prevent the conduction between the drain electrode and the semiconductor layer formed under each of the data lines, and reduce the photoexcitation current in the semiconductor layer around the channel. There is.

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상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시소자는 액정셀의 화소전극과, 데이터전압이 공급되는 데이터라인과, 채널 영역을 사이에 두고 일측 단이 상기 데이터라인과 대향하고 타측 단이 상기 화소전극에 접속되는 박막트랜지스터의 드레인전극과, 상기 데이터라인과 상기 드레인전극 아래에 형성되는 반도체 패턴과, 상기 반도체 패턴 아래에서 상기 데이터라인과 직교하는 방향으로 기판상에 형성되며, 상기 데이터라인의 일부 및 상기 드레인전극의 일부와 중첩되고 상기 채널 영역에서 중첩되는 상기 반도체 패턴의 폭보다 더 큰 폭을 가지는 게이트라인을 구비하고, 상기 게이트라인에서 상기 데이터라인과 상기 드레인전극 사이에 존재하는 일측면에는 상기 기판에 평행한 방향으로 요철부가 형성되는 것을 특징으로 한다.
상기 박막트랜지스터는, 상기 게이트라인에 포함되는 게이트전극과, 상기 게이트전극상에 형성되는 게이트절연막과, 상기 게이트절연막 상에 형성되는 활성층과, 상기 활성층 상에 형성되는 오믹접촉층과, 상기 오믹접촉층 상에 형성되는 상기 드레인전극과, 상기 오믹접촉층 상에서 상기 채널을 사이에 두고 상기 드레인전극과 마주보도록 형성되는 상기 데이터라인에 포함된 소스전극을 구비하는 것을 특징으로 한다.In order to achieve the above object, the liquid crystal display device according to the present invention has one end facing the data line with the pixel electrode of the liquid crystal cell, the data line to which the data voltage is supplied, and the channel region interposed therebetween, A drain electrode of the thin film transistor connected to the pixel electrode, a semiconductor pattern formed under the data line and the drain electrode, and a semiconductor pattern formed under the semiconductor pattern in a direction orthogonal to the data line; A gate line having a width greater than a width of the semiconductor pattern overlapping a portion and a portion of the drain electrode and overlapping the channel region, wherein a side surface of the gate line exists between the data line and the drain electrode It characterized in that the uneven portion is formed in a direction parallel to the substrate.
The thin film transistor may include a gate electrode included in the gate line, a gate insulating film formed on the gate electrode, an active layer formed on the gate insulating film, an ohmic contact layer formed on the active layer, and the ohmic contact. And a source electrode included in the data line formed to face the drain electrode with the drain electrode formed on the layer and the channel interposed therebetween on the ohmic contact layer.

상기 소스 및 드레인전극은 오믹접촉층과 동일패턴으로 형성되는 것을 특징으로 한다.
상기 오믹접촉층은 상기 활성층 상에 직선형태의 채널과 대응되게 홀이 형성되는 것을 특징으로 한다.
상기 오믹접촉층은 활성층 상에 "U"자 형태 또는 "L"자 형태의 채널과 대응되게 홀이 형성되는 것을 특징으로 한다.The source and drain electrodes are formed in the same pattern as the ohmic contact layer.
The ohmic contact layer is characterized in that a hole is formed on the active layer to correspond to the linear channel.
The ohmic contact layer is characterized in that the hole is formed corresponding to the channel of the "U" shape or "L" shape on the active layer.

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상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시소자의 제조방법은 기판 상에 게이트금속층을 증착한 후, 상기 게이트금속층을 제1 마스크로 패터닝하여 게이트라인을 형성하는 단계와, 상기 기판 상에 상기 게이트라인을 덮도록 절연물질, 반도체물질 및 금속층을 순차적으로 증착한 후, 상기 반도체물질과 금속층을 제2 마스크로 동시에 패터닝하여 반도체 패턴, 데이터라인 및 드레인전극을 형성하는 단계와, 상기 반도체 패턴, 데이터라인 및 드레인전극이 형성된 기판 상에 절연물질을 증착한 후, 상기 절연물질을 제3 마스크로 패터닝하여 보호막을 형성하는 단계와, 상기 보호막이 형성된 기판 상에 투명전도성물질을 증착한 후, 상기 투명전도성물질을 제4 마스크로 패터닝하여 화소전극을 형성하는 단계를 포함하고, 상기 드레인전극은 채널 영역을 사이에 두고 일측 단이 상기 데이터라인과 대향하고 타측 단이 상기 화소전극에 접속되도록 형성되고, 상기 게이트라인은 상기 데이터라인의 일부 및 상기 드레인전극의 일부와 중첩되고 상기 채널 영역에서 중첩되는 상기 반도체 패턴의 폭보다 더 큰 폭으로 형성되며, 상기 게이트라인에서 상기 데이터라인과 상기 드레인전극 사이에 존재하는 일측면에는 상기 기판에 평행한 방향으로 요철부가 형성되는 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a liquid crystal display device according to the present invention comprises depositing a gate metal layer on a substrate, patterning the gate metal layer with a first mask to form a gate line, and on the substrate Sequentially depositing an insulating material, a semiconductor material, and a metal layer to cover the gate line, and simultaneously patterning the semiconductor material and the metal layer with a second mask to form a semiconductor pattern, a data line, and a drain electrode; After depositing an insulating material on the substrate on which the data line and the drain electrode are formed, patterning the insulating material with a third mask to form a protective film, and depositing a transparent conductive material on the substrate on which the protective film is formed. Patterning the transparent conductive material with a fourth mask to form a pixel electrode, wherein the drain electrode One end faces the data line with a null region interposed therebetween, and the other end is connected to the pixel electrode, and the gate line overlaps a portion of the data line and a portion of the drain electrode and overlaps the channel region. The semiconductor pattern may be formed to have a width greater than that of the semiconductor pattern, and the uneven portion may be formed on one side surface of the gate line between the data line and the drain electrode in a direction parallel to the substrate.

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상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 설명 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above object will become apparent from the description of the accompanying examples.

이하, 도 6 내지 도 10d를 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 6 to 10D.

도 6은 본 발명에 따른 액정표시소자의 하부기판을 나타내는 평면도이며, 도 7은 도 6에서 선 "C-C'"와 "D-D'"를 따라 절취한 액정표시소자의 하부기판을 나타내는 단면도이다.FIG. 6 is a plan view illustrating a lower substrate of the liquid crystal display device according to the present invention, and FIG. 7 illustrates a lower substrate of the liquid crystal display device taken along the lines "C-C '" and "D-D'" in FIG. 6. It is a cross section.

도 6 및 도 7을 참조하면, 본 발명에 따른 액정표시소자의 하부기판(31)은 서로 교차하게 형성되는 게이트라인(32) 및 데이터라인(34)과, 게이트라인(32) 상에 형성되는 TFT(60)와, TFT(60)의 드레인전극(40)과 접속되는 화소전극(52)을 구비한다.6 and 7, the lower substrate 31 of the liquid crystal display according to the present invention is formed on the gate line 32 and the data line 34 and the gate line 32 which cross each other. The TFT 60 and the pixel electrode 52 connected to the drain electrode 40 of the TFT 60 are provided.

게이트라인(32)에는 TFT(60)의 게이트전극이 포함되어 있으며, 이 게이트전극에 게이트신호를 인가하게 된다. 수평방향으로 마주보는 데이터라인(34)과 드레인전극(40) 사이에 형성되는 게이트라인은 소정간격을 사이에 두고 형성된다. 이러한 게이트라인(32)을 덮도록 형성되는 게이트절연막(42)은 볼록부(70)와 오목부(72)를 갖는 형태로 형성된다. 볼록부(70)와 오목부(72)를 갖는 게이트절연막(42)으로 인해 비수직방향으로 마주보는 데이터라인(34)과 드레인전극(40) 하부 에 각각 형성되는 활성층(44)간의 거리는 종래 직선형태의 게이트라인을 사이에 두고 형성되는 그것들 간의 거리보다 상대적으로 멀어지게 된다.The gate line 32 includes a gate electrode of the TFT 60, and applies a gate signal to the gate electrode. Gate lines formed between the data lines 34 and the drain electrodes 40 facing in the horizontal direction are formed with a predetermined interval therebetween. The gate insulating film 42 formed to cover the gate line 32 is formed to have a convex portion 70 and a concave portion 72. Due to the gate insulating film 42 having the convex portion 70 and the concave portion 72, the distance between the data line 34 facing the non-vertical direction and the active layer 44 formed under the drain electrode 40, respectively, is a straight line. It is relatively far from the distance between them formed with the gate line in the form.

데이터라인(34)에는 TFT(60)의 소스전극이 포함되어 있으며, 이 소스전극 및 드레인전극(40)을 거쳐 화소전극(52)에 데이터신호를 인가하게 된다.The data line 34 includes a source electrode of the TFT 60, and applies a data signal to the pixel electrode 52 via the source electrode and the drain electrode 40.

TFT(60)는 게이트라인(32)에 포함된 게이트전극, 데이터라인(34)에 포함된 소스전극 및 화소전극(52)에 접속된 드레인전극(40)을 구비한다. 또한, TFT(60)는 게이트전극에 공급되는 게이트신호에 의해 소스전극과 드레인전극(40)간에 채널(54)을 형성하기 위한 반도체층들(44,46)을 더 구비한다. The TFT 60 includes a gate electrode included in the gate line 32, a source electrode included in the data line 34, and a drain electrode 40 connected to the pixel electrode 52. In addition, the TFT 60 further includes semiconductor layers 44 and 46 for forming the channel 54 between the source electrode and the drain electrode 40 by the gate signal supplied to the gate electrode.

게이트라인(32)에 포함된 게이트전극은 소스 및 드레인전극(40) 사이의 채널(54)과, 데이터라인(34)과 드레인전극(40) 사이와 대응되는 영역에 해당된다. 데이터라인(34)에 포함되는 소스전극은 드레인전극(40)과 채널을 사이에 두고 마주보는 영역에 해당된다. 드레인전극(40)은 보호층(48)을 관통하는 드레인접촉홀(50)을 통해 화소전극(52)과 접속된다. 드레인전극(40)은 역 "L"자 형태로 형성되며, 드레인전극(40)과 수직방향으로 마주보는 데이터라인(34) 사이에는 채널(54)이 형성된다.The gate electrode included in the gate line 32 corresponds to a channel 54 between the source and drain electrodes 40 and a region corresponding to between the data line 34 and the drain electrode 40. The source electrode included in the data line 34 corresponds to a region facing the drain electrode 40 with the channel interposed therebetween. The drain electrode 40 is connected to the pixel electrode 52 through the drain contact hole 50 penetrating the protective layer 48. The drain electrode 40 is formed in an inverted “L” shape, and a channel 54 is formed between the drain electrode 40 and the data line 34 facing in the vertical direction.

이러한 TFT는 게이트라인(32)으로부터의 게이트신호에 응답하여 데이터라인(34)으로부터의 데이터신호를 선택적으로 화소전극(52)에 공급한다. This TFT selectively supplies the data signal from the data line 34 to the pixel electrode 52 in response to the gate signal from the gate line 32.

화소전극(52)은 데이터라인(34)과 게이트라인(32)에 의해 분할된 셀 영역에 위치하며 광투과율이 높은 투명전도성물질로 이루어진다. 화소전극(52)은 보호막(48) 상에 형성되며, 드레인전극(40)과 전기적으로 접속된다. 이러한 화소 전극(52)은 TFT(60)를 경유하여 공급되는 데이터신호에 의해 상부기판(도시하지 않음)에 형성되는 공통 투명전극(도시하지 않음)과 전위차를 발생시키게 된다. 이 전위차에 의해 하부기판(31)과 상부기판(도시하지 않음) 사이에 위치하는 액정은 유전율이방성에 기인하여 회전하게 된다. 이렇게 회전되는 액정에 의해 광원으로부터 화소전극(52)을 경유하여 상부기판 쪽으로 투과되는 광량이 조절된다.The pixel electrode 52 is formed in a cell region divided by the data line 34 and the gate line 32 and is made of a transparent conductive material having high light transmittance. The pixel electrode 52 is formed on the passivation film 48 and electrically connected to the drain electrode 40. The pixel electrode 52 generates a potential difference from a common transparent electrode (not shown) formed on the upper substrate (not shown) by the data signal supplied via the TFT 60. Due to this potential difference, the liquid crystal located between the lower substrate 31 and the upper substrate (not shown) rotates due to the dielectric anisotropy. The amount of light transmitted from the light source to the upper substrate through the pixel electrode 52 is adjusted by the rotated liquid crystal.

이와 같이 본 발명에 따른 액정표시소자의 게이트라인(32)은 비수직방향으로 마주보는 데이터라인(34)과 드레인전극(40) 사이의 영역에서 소정간격을 사이에 두고 형성되며, 이외의 영역에서 평탄하게 형성된다.As described above, the gate line 32 of the liquid crystal display according to the present invention is formed with a predetermined interval in a region between the data line 34 and the drain electrode 40 facing in the non-vertical direction, and in other regions. It is formed flat.

비수직방향으로 마주보는 데이터라인(34)과 드레인전극(40) 사이의 게이트라인은 소정영역을 사이에 두고 다수개 형성된다. 이러한 게이트라인을 덮도록 형성되는 게이트절연막(42)은 볼록부(70)와 오목부(72)를 갖도록 형성된다. 이로 인해 데이터라인(34)과 드레인전극(40) 사이의 거리는 종래 평탄하게 형성되는 게이트라인(32)일 때보다 상대적으로 멀어지게 된다. 상대적으로 거리가 멀어진 데이터라인(34)과 드레인전극(40)으로 인해 이들 하부에 각각 형성되는 활성층들(44)간의 단락현상이 방지된다.A plurality of gate lines between the data lines 34 and the drain electrodes 40 facing in the non-vertical direction are formed with a predetermined area interposed therebetween. The gate insulating film 42 formed to cover the gate line is formed to have the convex portion 70 and the concave portion 72. As a result, the distance between the data line 34 and the drain electrode 40 is relatively far from that of the gate line 32 which is conventionally formed flat. Due to the relatively long distance between the data line 34 and the drain electrode 40, a short circuit between the active layers 44 formed under each of them is prevented.

또한, 본 발명에 따른 액정표시소자의 게이트라인(32)은 채널(54)과 인접한 활성층(44)을 모두 가리도록 형성됨으로써 종래 백라이트에 의해 활성화되는 활성층(44)에 의한 누설전류의 발생을 억제할 수 있다.In addition, the gate line 32 of the liquid crystal display according to the present invention is formed to cover all of the channel 54 and the adjacent active layer 44 to suppress the generation of leakage current by the active layer 44 activated by the conventional backlight. can do.

도 8a 내지 도 8d는 도 6에 도시된 액정표시소자의 하부기판의 제조방법을 나타내는 단면도이다. 8A to 8D are cross-sectional views illustrating a method of manufacturing a lower substrate of the liquid crystal display shown in FIG. 6.                     

도 8a를 참조하면, 하부기판(31) 상에 게이트전극을 포함하는 게이트라인(32)이 형성된다.Referring to FIG. 8A, a gate line 32 including a gate electrode is formed on the lower substrate 31.

이를 위해, 하부기판(31) 상에 스퍼터링(sputtering) 등의 증착방법으로 게이트 금속층(33)이 증착된다. 게이트 금속층(33)으로는 알루미늄(Al) 또는 알루미늄-네오듐(AlNd) 등이 이용된다. 이어서, 게이트금속층(33)을 포토리쏘그래피공정과 식각공정으로 패터닝함으로써 게이트전극을 포함하는 게이트라인(32)이 형성된다. 특히, 추후에 형성되는 데이터라인과 드레인전극 사이의 게이트라인(32)은 요철형태로 형성된다.To this end, the gate metal layer 33 is deposited on the lower substrate 31 by a deposition method such as sputtering. As the gate metal layer 33, aluminum (Al), aluminum-nedium (AlNd), or the like is used. Subsequently, the gate metal layer 33 including the gate electrode 32 is formed by patterning the gate metal layer 33 by a photolithography process and an etching process. In particular, the gate line 32 between the data line and the drain electrode, which is formed later, is formed in an uneven shape.

도 8b를 참조하면, 게이트전극(36) 및 게이트라인(32)이 형성된 하부기판(31) 상에 게이트절연막(42), 활성층(44), 오믹접촉층(46), 데이터라인(34) 및 드레인전극(40)이 형성된다.Referring to FIG. 8B, the gate insulating layer 42, the active layer 44, the ohmic contact layer 46, the data line 34, and the lower substrate 31 on which the gate electrode 36 and the gate line 32 are formed. The drain electrode 40 is formed.

이를 위해, 하부기판(31) 상에 화학기상증착방법(Chemical Vapor Deposition) 및 스퍼터링 등의 증착방법을 통해 게이트절연막(42), 제1 및 제2 반도체층(45,47) 및 데이터금속층(39)이 순차적으로 형성된다.To this end, the gate insulating film 42, the first and second semiconductor layers 45 and 47, and the data metal layer 39 are deposited on the lower substrate 31 through a deposition method such as chemical vapor deposition and sputtering. ) Are formed sequentially.

게이트절연막(42)은 무기절연물질인 산화실리콘(SiOx) 또는 질화실리콘(SiNx)으로 형성되며, 제1 반도체층(45)은 불순물이 도핑되지 않은 비정질실리콘으로 형성되며, 제2 반도체층(47)은 N형 또는 P형의 불순물이 도핑된 비정질실리콘으로 형성되며, 데이터금속층(39)은 몰리브덴(Mo) 또는 몰리브덴 합금 등으로 형성된다. The gate insulating layer 42 is formed of silicon oxide (SiOx) or silicon nitride (SiNx), which is an inorganic insulating material, and the first semiconductor layer 45 is formed of amorphous silicon which is not doped with impurities, and the second semiconductor layer 47 ) Is formed of amorphous silicon doped with N-type or P-type impurities, and the data metal layer 39 is formed of molybdenum (Mo) or molybdenum alloy.

이어서, 도시하지 않은 제2 마스크가 하부기판(31) 상에 정렬되고, 노광, 현 상공정을 포함하는 포토리쏘그래피 공정과 식각공정으로 제1 및 제2 반도체층과 데이터금속층이 패터닝된다. 이에 따라, 하부기판(31) 상에는 활성층(44), 오믹접촉층(46), 데이터라인(34), 소스전극(38) 및 드레인전극(40)이 형성된다.Subsequently, a second mask (not shown) is aligned on the lower substrate 31, and the first and second semiconductor layers and the data metal layer are patterned by a photolithography process and an etching process including an exposure and development process. Accordingly, the active layer 44, the ohmic contact layer 46, the data line 34, the source electrode 38, and the drain electrode 40 are formed on the lower substrate 31.

이러한 활성층(44), 오믹접촉층(46), 데이터라인(34), 소스전극(38) 및 드레인전극(40)을 형성하기 위한 제2 마스크공정은 후술하기로 한다.The second mask process for forming the active layer 44, the ohmic contact layer 46, the data line 34, the source electrode 38, and the drain electrode 40 will be described later.

도 8c를 참조하면, 데이터라인(34) 및 드레인전극(40)이 형성된 하부기판(31) 상에 보호막(48)이 형성된다.Referring to FIG. 8C, a passivation layer 48 is formed on the lower substrate 31 on which the data line 34 and the drain electrode 40 are formed.

보호막(48)은 데이터라인(34) 및 드레인전극(40)이 형성된 하부기판(31) 상에 절연물질을 전면 증착하여 형성된다. 보호막(48)으로는 질화실리콘(SiNx) 및 산화실리콘(SiOx) 등의 무기절연물질 또는 아크릴(Acryl)계 유기화합물, BCB(benzocyclobutene) 및 PFCB(perfluorocyclobutane) 등의 유기 절연물질 등이 이용된다. The passivation layer 48 is formed by depositing an insulating material on the lower substrate 31 on which the data line 34 and the drain electrode 40 are formed. As the protective film 48, an inorganic insulating material such as silicon nitride (SiNx) and silicon oxide (SiOx), or an organic insulating material such as acryl-based organic compound, BCB (benzocyclobutene) and perfluorocyclobutane (PFCB) is used.

이러한 보호막(48)이 형성된 하부기판(31) 상에 정렬된 제3 마스크를 이용하여 노광 및 현상공정을 포함하는 포토리쏘그래피공정과 식각공정에 의해 절연물질이 패터닝되어 드레인접촉홀(50)이 형성된다. 드레인접촉홀(50)은 보호막(48)을 관통하여 드레인전극(40)을 노출시키게 된다.The insulating material is patterned by a photolithography process and an etching process including an exposure and development process using a third mask arranged on the lower substrate 31 on which the passivation layer 48 is formed so that the drain contact hole 50 is formed. Is formed. The drain contact hole 50 penetrates through the passivation layer 48 to expose the drain electrode 40.

도 8d를 참조하면, 보호막(48)이 형성된 하부기판(31) 상에 화소전극(52)이 형성된다.Referring to FIG. 8D, the pixel electrode 52 is formed on the lower substrate 31 on which the passivation layer 48 is formed.

보호막(48) 상에 스퍼터링 등의 증착방법으로 투명 전도성 물질이 전면 증착된다. 투명 전도성 물질은 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 및 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO) 중 어느 하나로 선택될 수 있다. 이 투명 전도성 물질이 증착된 하부기판(31) 상에 정렬된 제4 마스크를 이용한 포토리쏘그래피공정과 식각공정을 통해 투명전도성물질이 패터닝됨으로써 화소전극(52)이 형성된다. The transparent conductive material is deposited on the protective film 48 by a deposition method such as sputtering. The transparent conductive material may be selected from any one of indium tin oxide (ITO), indium zinc oxide (IZO), and indium tin zinc oxide (ITZO). The pixel electrode 52 is formed by patterning the transparent conductive material through a photolithography process and an etching process using a fourth mask arranged on the lower substrate 31 on which the transparent conductive material is deposited.

도 9a 내지 도 9d는 도 8b에 도시된 제2 마스크공정을 상세히 나타내는 단면도.9A to 9D are cross-sectional views illustrating the second mask process shown in FIG. 8B in detail.

도 9a를 참조하면, 게이트라인(32)이 형성된 하부기판(31) 상에 게이트절연막(42), 제1 및 제2 반도체층(45,47) 및 데이터금속층(39)이 순차적으로 형성된다. 그리고, 포토레지스트를 전면 도포한 다음, 하부기판(31) 상에 반투과마스크 또는 회절마스크인 제2 마스크(80)가 정렬된다. 여기서, 제2 마스크(80)는 투명한 마스크기판(80c)의 부분노광영역(S3)에 형성되는 부분투과층(80a)과, 차단영역(S2)에 형성되는 차단층(80b)을 구비한다. 그리고, 제2 마스크(80)는 전면 노광영역(S1)에서 투명한 마스크기판(80c)이 그대로 노출되게 형성된다.9A, gate insulating layers 42, first and second semiconductor layers 45 and 47, and data metal layers 39 are sequentially formed on the lower substrate 31 on which the gate lines 32 are formed. After the entire surface of the photoresist is applied, the second mask 80, which is a transflective mask or a diffraction mask, is aligned on the lower substrate 31. Here, the second mask 80 includes a partial transparent layer 80a formed in the partial exposure region S3 of the transparent mask substrate 80c and a blocking layer 80b formed in the blocking region S2. The second mask 80 is formed such that the transparent mask substrate 80c is exposed in the front exposure area S1.

이러한 제2 마스크(80)를 이용한 포토리쏘그래피공정에 의해 제2 마스크(80)의 전면 노광영역(S1)을 통해 전면 노광된 포토레지스트는 모두 제거되고, 차단영역(S2)과 부분노광영역(S3)을 통해 노광되지 않거나 부분 노광된 포토레지스트패턴(90)이 형성된다. 특히, 포토레지스트패턴(90)에서 제2 마스크(80)의 차단층(80b)에 의해 노광되지 않은 제1 포토레지스트패턴(90a)은 제1 높이를 갖도록 형성되며, 제2 마스크(80)의 부분투과층(80a)에 의해 부분 노광된 제2 포토레지스트패턴(90b)은 제1 높이보다 상대적으로 낮은 제2 높이를 갖도록 형 성된다.By the photolithography process using the second mask 80, all photoresist exposed through the front exposure area S1 of the second mask 80 is removed, and the blocking area S2 and the partial exposure area ( An unexposed or partially exposed photoresist pattern 90 is formed through S3). In particular, in the photoresist pattern 90, the first photoresist pattern 90a which is not exposed by the blocking layer 80b of the second mask 80 is formed to have a first height, and the second mask 80 The second photoresist pattern 90b partially exposed by the partial transmissive layer 80a is formed to have a second height relatively lower than the first height.

도 9b를 참조하면, 포토레지스트패턴(90)을 마스크로 이용한 습식식각공정으로 데이터금속층(39)이, 건식식각공정으로 제1 및 제2 반도체층(45,47)이 동시에 패터닝된다. 이에 따라, 동일한 패턴 형태의 활성층(44), 오믹접촉층(46), 데이터라인(34), 데이터금속패턴(37)이 형성된다. 여기서, 데이터라인(34)은 게이트전극(36)과 중첩되는 영역에서 홈이 형성되며, 데이터라인(34)의 하부에 형성되는 활성층(44) 및 오믹접촉층(46)도 동일패턴으로 형성된다.Referring to FIG. 9B, the data metal layer 39 is patterned by a wet etching process using the photoresist pattern 90 as a mask, and the first and second semiconductor layers 45 and 47 are simultaneously patterned by a dry etching process. Accordingly, the active layer 44, the ohmic contact layer 46, the data line 34, and the data metal pattern 37 having the same pattern form are formed. In the data line 34, grooves are formed in an area overlapping the gate electrode 36, and the active layer 44 and the ohmic contact layer 46 formed under the data line 34 are also formed in the same pattern. .

도 9c를 참조하면, 포토레지스트패턴(90)에서 제2 높이를 갖는 제2 포토레지스트패턴(90b)은 플라즈마를 이용한 에싱공정으로 제거되고, 제1 포토레지스트패턴(90a)은 일정 높이가 낮아진 상태로 남게 된다. Referring to FIG. 9C, the second photoresist pattern 90b having the second height in the photoresist pattern 90 is removed by an ashing process using plasma, and the first photoresist pattern 90a is lowered by a predetermined height. Will remain.

도 9d를 참조하면, 제2 포토레지스트패턴(90b)이 제거된 포토레지스트패턴(90)을 이용한 식각공정으로 TFT의 채널부의 데이터금속패턴(37)의 일부가 제거됨으로써 데이터라인(34)과 드레인전극(40)이 분리되어 형성된다. 포토레지스트패턴(90)을 이용하여 분리된 데이터라인(34) 및 드레인전극(40)으로 노출된 오믹접촉층(46)이 건식식각공정으로 제거됨으로써 활성층(44)이 노출되게 하여 채널(54)이 형성된다. Referring to FIG. 9D, a portion of the data metal pattern 37 of the channel portion of the TFT is removed by an etching process using the photoresist pattern 90 from which the second photoresist pattern 90b is removed, thereby draining the data line 34 and the drain. The electrode 40 is formed separately. The ohmic contact layer 46 exposed to the data line 34 and the drain electrode 40 separated using the photoresist pattern 90 is removed by a dry etching process so that the active layer 44 is exposed to expose the channel 54. Is formed.

이 후, 스트립공정으로 데이터라인(34) 및 드레인전극(38,40)에 잔존하는 포토레지스트패턴(90)이 제거된다.Thereafter, the photoresist pattern 90 remaining in the data line 34 and the drain electrodes 38 and 40 is removed by a stripping process.

이와 같이, 본 발명에 따른 액정표시소자 및 그 제조방법은 비수직방향으로 마주보는 데이터라인(34)과 드레인전극(40) 사이와 대응되게 형성되는 게이트라인(32)이 소정간격을 사이에 두고 형성됨으로써 비수직방향으로 마주보는 데이터라인(34)과 드레인전극(40) 하부에 각각 형성되는 활성층 간의 거리가 상대적으로 멀어지게 된다. 이에 따라, 수평방향으로 마주보는 데이터라인(34)과 드레인전극(40) 간의 도통현상을 방지할 수 있어 백라이트에 의한 광여기전류를 억제할 있다. 또한, 본 발명에 따른 액정표시소자 및 그 제조방법은 백라이트에 의해 활성화되는 활성층(44)을 게이트라인(32)으로 가려줌으로써 광여기전류의 발생을 억제할 수 있다.As described above, the liquid crystal display device and the method of manufacturing the same according to the present invention have the gate line 32 formed to correspond to the data line 34 and the drain electrode 40 facing in the non-vertical direction with a predetermined interval therebetween. As a result, the distance between the data line 34 facing the non-vertical direction and the active layer formed under the drain electrode 40 becomes relatively far. Accordingly, the conduction phenomenon between the data line 34 and the drain electrode 40 facing in the horizontal direction can be prevented, and thus the light excitation current caused by the backlight can be suppressed. In addition, the liquid crystal display and the method of manufacturing the same according to the present invention can suppress the generation of photoexcitation current by covering the active layer 44 activated by the backlight with the gate line 32.

이외에도, "U"자형, "L"자형 등 다양한 채널 형태에 본 발명을 적용할 수 있다.
In addition, the present invention can be applied to various channel shapes such as “U” and “L” shapes.

상술한 바와 같이, 본 발명에 따른 액정표시소자 및 그 제조방법은 비수직방향으로 마주보는 드레인전극과 데이터라인 사이에 위치하는 게이트라인을 소정간격을 사이에 두고 형성한다. 이러한 게이트라인을 덮도록 형성되는 게이트절연막은 볼록부와 오목부를 갖도록 형성된다. 이 볼록부와 오목부를 갖는 게이트절연막으로 인해 비수직방향으로 마주보는 드레인전극과 데이터라인 각각의 하부에 형성되는 반도체층 간의 거리가 상대적으로 멀어지게 된다. 이에 따라, 드레인전극과 데이터라인 각각의 하부에 형성되는 반도체층 간의 도통현상을 방지할 수 있다. 또한, 비수직방향으로 마주보는 드레인전극과 데이터라인 간의 도통현상을 방지할 수 있어 휘점 등과 같은 화질저하를 방지할 수 있다. 뿐만 아니라, 채널영역과 대응 되는 반도체층을 게이트라인으로 가릴 수 있어 백라이트에 의해 생성된 광을 게이트라인이 차단하게 됨으로써 광여기전류를감소시킬 수 있다.As described above, the liquid crystal display device and the method of manufacturing the same according to the present invention form a gate line positioned between the drain electrode and the data line facing in the non-vertical direction with a predetermined interval therebetween. The gate insulating film formed to cover the gate line is formed to have a convex portion and a concave portion. Due to the gate insulating film having the convex portion and the concave portion, the distance between the drain electrode facing in the non-vertical direction and the semiconductor layer formed under each of the data lines becomes relatively far. Accordingly, it is possible to prevent conduction between the drain electrode and the semiconductor layer formed under each of the data lines. In addition, the conduction phenomenon between the drain electrode and the data line facing in the non-vertical direction can be prevented, thereby preventing the deterioration of the image quality such as the bright point. In addition, since the semiconductor layer corresponding to the channel region may be covered by the gate line, the light excitation current may be reduced by blocking the light generated by the backlight.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (8)

액정셀의 화소전극과,The pixel electrode of the liquid crystal cell, 데이터전압이 공급되는 데이터라인과,A data line to which a data voltage is supplied; 채널 영역을 사이에 두고 일측 단이 상기 데이터라인과 대향하고 타측 단이 상기 화소전극에 접속되는 박막트랜지스터의 드레인전극과,A drain electrode of the thin film transistor having one end facing the data line and the other end connected to the pixel electrode with a channel region interposed therebetween; 상기 데이터라인과 상기 드레인전극 아래에 형성되는 반도체 패턴과, A semiconductor pattern formed under the data line and the drain electrode; 상기 반도체 패턴 아래에서 상기 데이터라인과 직교하는 방향으로 기판상에 형성되며, 상기 데이터라인의 일부 및 상기 드레인전극의 일부와 중첩되고 상기 채널 영역에서 중첩되는 상기 반도체 패턴의 폭보다 더 큰 폭을 가지는 게이트라인을 구비하고,A width greater than a width of the semiconductor pattern which is formed on the substrate under the semiconductor pattern in a direction orthogonal to the data line and overlaps a portion of the data line and a portion of the drain electrode and overlaps in the channel region. With a gate line, 상기 게이트라인에서 상기 데이터라인과 상기 드레인전극 사이에 존재하는 일측면에는 상기 기판에 평행한 방향으로 요철부가 형성되는 것을 특징으로 하는 액정표시소자.And a concave-convex portion is formed on one side surface of the gate line between the data line and the drain electrode in a direction parallel to the substrate. 제 1 항에 있어서,The method of claim 1, 상기 박막트랜지스터는,The thin film transistor, 상기 게이트라인에 포함되는 게이트전극과,A gate electrode included in the gate line; 상기 게이트전극상에 형성되는 게이트절연막과,A gate insulating film formed on the gate electrode; 상기 게이트절연막 상에 형성되는 활성층과,An active layer formed on the gate insulating film; 상기 활성층 상에 형성되는 오믹접촉층과,An ohmic contact layer formed on the active layer; 상기 오믹접촉층 상에 형성되는 상기 드레인전극과, The drain electrode formed on the ohmic contact layer; 상기 오믹접촉층 상에서 상기 채널을 사이에 두고 상기 드레인전극과 마주보도록 형성되는 상기 데이터라인에 포함된 소스전극을 구비하는 것을 특징으로 하는 액정표시소자.And a source electrode included in the data line formed on the ohmic contact layer so as to face the drain electrode with the channel interposed therebetween. 제 2 항에 있어서,The method of claim 2, 상기 소스 및 드레인전극은 상기 오믹접촉층과 동일패턴으로 형성되는 것을 특징으로 하는 액정표시소자.The source and drain electrodes are formed in the same pattern as the ohmic contact layer. 제 2 항에 있어서,The method of claim 2, 상기 오믹접촉층은The ohmic contact layer 상기 활성층 상에 직선형태의 채널과 대응되게 홀이 형성되는 것을 특징으로 하는 액정표시소자.And a hole is formed on the active layer to correspond to a linear channel. 제 2 항에 있어서,The method of claim 2, 상기 오믹접촉층은The ohmic contact layer 상기 활성층 상에 "U"자 형태 또는 "L"자 형태의 채널과 대응되게 홀이 형성되는 것을 특징으로 하는 액정표시소자.And a hole formed on the active layer to correspond to a channel having a "U" shape or a "L" shape. 기판 상에 게이트금속층을 증착한 후, 상기 게이트금속층을 제1 마스크로 패터닝하여 게이트라인을 형성하는 단계와,Depositing a gate metal layer on the substrate, patterning the gate metal layer with a first mask to form a gate line; 상기 기판 상에 상기 게이트라인을 덮도록 절연물질, 반도체물질 및 금속층을 순차적으로 증착한 후, 상기 반도체물질과 금속층을 제2 마스크로 동시에 패터닝하여 반도체 패턴, 데이터라인 및 드레인전극을 형성하는 단계와,Sequentially depositing an insulating material, a semiconductor material, and a metal layer to cover the gate line on the substrate, and then simultaneously patterning the semiconductor material and the metal layer with a second mask to form a semiconductor pattern, a data line, and a drain electrode; , 상기 반도체 패턴, 데이터라인 및 드레인전극이 형성된 기판 상에 절연물질을 증착한 후, 상기 절연물질을 제3 마스크로 패터닝하여 보호막을 형성하는 단계와,Depositing an insulating material on the substrate on which the semiconductor pattern, the data line and the drain electrode are formed, and then patterning the insulating material with a third mask to form a protective film; 상기 보호막이 형성된 기판 상에 투명전도성물질을 증착한 후, 상기 투명전도성물질을 제4 마스크로 패터닝하여 화소전극을 형성하는 단계를 포함하고,Depositing a transparent conductive material on the substrate on which the protective film is formed, and then patterning the transparent conductive material with a fourth mask to form a pixel electrode; 상기 드레인전극은 채널 영역을 사이에 두고 일측 단이 상기 데이터라인과 대향하고 타측 단이 상기 화소전극에 접속되도록 형성되고,The drain electrode is formed such that one end thereof faces the data line with the channel region therebetween, and the other end thereof is connected to the pixel electrode. 상기 게이트라인은 상기 데이터라인의 일부 및 상기 드레인전극의 일부와 중첩되고 상기 채널 영역에서 중첩되는 상기 반도체 패턴의 폭보다 더 큰 폭으로 형성되며, 상기 게이트라인에서 상기 데이터라인과 상기 드레인전극 사이에 존재하는 일측면에는 상기 기판에 평행한 방향으로 요철부가 형성되는 것을 특징으로 하는 액정표시소자의 제조방법.The gate line is formed to have a width greater than a width of the semiconductor pattern overlapping a portion of the data line and a portion of the drain electrode and overlapping in the channel region, and between the data line and the drain electrode in the gate line. The present invention provides a method of manufacturing a liquid crystal display device, characterized in that the uneven portion is formed in a direction parallel to the substrate. 삭제delete 삭제delete
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