KR101097675B1 - Thin film transistor and fabricating method thereof - Google Patents

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Abstract

본 발명은 누설전류를 줄일 수 있는 박막트랜지스터 및 그 제조방법에 관한 것이다.The present invention relates to a thin film transistor and a method of manufacturing the same that can reduce the leakage current.

본 발명에 따른 박막 트랜지스터는 게이트라인과 접속된 게이트전극과; 상기 게이트라인과 절연되게 교차하는 데이터라인과 접속된 소스전극과; 상기 게이트라인과 데이트라인의 교차로 마련된 화소영역에 형성된 화소전극과 접속된 드레인전극과; 상기 소스전극과 드레인전극 사이의 채널을 형성하며 상기 소스전극 및 드레인전극 중 적어도 어느 하나의 에지영역보다 상기 화소전극쪽으로 신장되어 형성된 반도체층을 구비하는 것을 특징으로 한다.
A thin film transistor according to the present invention includes a gate electrode connected to a gate line; A source electrode connected to the data line to be insulated from and cross the gate line; A drain electrode connected to the pixel electrode formed in the pixel region provided at the intersection of the gate line and the data line; And a semiconductor layer formed between the source electrode and the drain electrode and extending toward the pixel electrode from an edge region of at least one of the source electrode and the drain electrode.

Description

박막 트랜지스터 및 그 제조 방법{THIN FILM TRANSISTOR AND FABRICATING METHOD THEREOF} Thin film transistor and its manufacturing method {THIN FILM TRANSISTOR AND FABRICATING METHOD THEREOF}             

도 1은 종래 박막 트랜지스터 어레이 기판을 나타내는 평면도이다.1 is a plan view illustrating a conventional thin film transistor array substrate.

도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 선"Ⅱ-Ⅱ'"를 따라 절단하여 도시한 단면도이다.FIG. 2 is a cross-sectional view of the thin film transistor array substrate illustrated in FIG. 1 taken along the line “II-II ′”.

도 3a 내지 도 3d는 도 2에 도시된 박막 트랜지스터 어레이 기판의 제조 방법 을 단계적으로 도시한 단면도들이다.3A through 3D are cross-sectional views sequentially illustrating a method of manufacturing the thin film transistor array substrate illustrated in FIG. 2.

도 4a 및 도 4b는 종래 활성층의 에지영역과 소스(드레인)전극의 에지영역을 상세히 나타내는 단면도 및 평면도이다.4A and 4B are cross-sectional views and plan views illustrating in detail an edge region of a conventional active layer and an edge region of a source (drain) electrode.

도 5는 본 발명에 따른 박막트랜지스터 어레이 기판을 나타내는 평면도이다.5 is a plan view illustrating a thin film transistor array substrate according to the present invention.

도 6은 도 5에서 선"Ⅵ-"Ⅵ을 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.FIG. 6 is a cross-sectional view illustrating a thin film transistor array substrate taken along a line "VI-" VI in FIG. 5.

도 7은 도 5에 도시된 박막트랜지스터 영역을 상세히 나타내는 평면도이다.FIG. 7 is a plan view illustrating the thin film transistor region illustrated in FIG. 5 in detail.

도 8a 및 도 8b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.8A and 8B are plan and cross-sectional views illustrating a first mask process in the method of manufacturing the thin film transistor array substrate according to the exemplary embodiment of the present invention.

도 9a 및 도 9b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도이다.9A and 9B are plan views and cross-sectional views illustrating a second mask process in the method of manufacturing the thin film transistor array substrate according to the exemplary embodiment of the present invention.

도 10a 내지 도 10e는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제2 마스크 공정을 구체적으로 설명하기 위한 단면도이다.10A through 10E are cross-sectional views illustrating a second mask process in a method of manufacturing a thin film transistor array substrate according to an exemplary embodiment of the present invention.

도 11은 도 10a에 도시된 제2 마스크공정에 이용되는 제2 마스크를 상세히 나타내는 평면도이다.FIG. 11 is a plan view illustrating in detail a second mask used in the second mask process illustrated in FIG. 10A.

도 12a 내지 도 12b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도이다.12A to 12B are plan and cross-sectional views illustrating a third mask process in the method of manufacturing the thin film transistor array substrate according to the exemplary embodiment of the present invention.

도 13a 내지 도 13b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제4 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
13A to 13B are plan views and cross-sectional views illustrating a fourth mask process in a method of manufacturing a thin film transistor array substrate according to an exemplary embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

2,102 : 게이트 라인 4,104 : 데이터 라인2,102: gate line 4,104: data line

6,106 : 게이트전극 8,108 : 소스전극6,106: gate electrode 8,108: source electrode

10,110 : 드레인전극 12,112 : 게이트절연막10,110 drain electrode 12112 gate insulating film

14,114 : 활성층 16,116 : 오믹접촉층14,114 active layer 16,116 ohmic contact layer

18,118 : 보호막 20,120 : 콘택홀18,118: protective film 20,120: contact hole

22,122 : 화소전극 30,130 : 박막 트랜지스터
22,122: pixel electrode 30,130: thin film transistor

본 발명은 박막 트랜지스터에 관한 것으로, 특히 누설전류를 줄일 수 있는 박막트랜지스터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to thin film transistors, and more particularly, to a thin film transistor capable of reducing leakage current and a method of manufacturing the same.

액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정 표시 장치는 상하부 기판에 대향하게 배치된 화소 전극과 공통 전극 사이에 형성되는 전계에 의해 액정을 구동하게 된다.The liquid crystal display device displays an image by adjusting the light transmittance of the liquid crystal using an electric field. In the liquid crystal display device, the liquid crystal display device drives the liquid crystal by an electric field formed between the pixel electrode and the common electrode disposed to face the upper and lower substrates.

액정 표시 장치는 서로 대향하여 합착된 박막 트랜지스터 어레이 기판(하판) 및 칼러 필터 어레이 기판(상판)과, 두 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서와, 그 셀갭에 채워진 액정을 구비한다.The liquid crystal display includes a thin film transistor array substrate (bottom plate) and a color filter array substrate (top plate) bonded to each other, a spacer for keeping a cell gap constant between the two substrates, and a liquid crystal filled in the cell gap.

박막 트랜지스터 어레이 기판은 다수의 신호 배선들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 칼라 필터 어레이 기판은 칼러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.The thin film transistor array substrate is composed of a plurality of signal wires and thin film transistors, and an alignment film coated thereon for liquid crystal alignment. The color filter array substrate is composed of a color filter for color implementation, a black matrix for preventing light leakage, and an alignment film coated thereon for liquid crystal alignment.

도 1은 종래의 박막 트랜지스터 어레이 기판을 도시한 평면도이고, 도 2는 도 1에서 선"Ⅱ-Ⅱ'"를 따라 절취한 박막 트랜지스터 어레이 기판을 도시한 단면도이다.FIG. 1 is a plan view illustrating a conventional thin film transistor array substrate, and FIG. 2 is a cross-sectional view illustrating a thin film transistor array substrate taken along the line “II-II ′” in FIG. 1.

도 1 및 도 2에 도시된 박막 트랜지스터 어레이 기판은 하부 기판(1) 위에 게이트 절연막(12)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(30)와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(22)을 구비한다.The thin film transistor array substrate illustrated in FIGS. 1 and 2 includes a gate line 2 and a data line 4 formed to intersect on a lower substrate 1 with a gate insulating layer 12 interposed therebetween, and a thin film formed at each intersection thereof. The transistor 30 and the pixel electrode 22 formed in the pixel area provided with the crossing structure are provided.

게이트 신호를 공급하는 게이트 라인(2)과 데이터 신호를 공급하는 데이터 라인(4)은 교차 구조로 형성되어 화소 영역(5)을 정의한다.The gate line 2 for supplying the gate signal and the data line 4 for supplying the data signal are formed in an intersecting structure to define the pixel region 5.

박막 트랜지스터(30)는 게이트 라인(2)의 게이트 신호에 응답하여 데이터 라인(4)의 화소 신호가 화소 전극(22)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(30)는 게이트 라인(2)에 접속된 게이트 전극(6)과, 데이터 라인(4)에 접속된 소스 전극(8)과, 화소 전극(22)에 접속된 드레인 전극(10)을 구비한다. 게이트전극(6)은 박막트랜지스터 영역의 활성층(14)과 완전히 중첩되도록 형성되어 백라이트(도시하지 않음)로부터 입사되는 광에 의한 활성층(14)의 광여기 전류의 증가를 방지하게 된다. 소스전극(8)은 드레인전극(10)을 사이에 두고 서로 마주보도록 형성되며 데이터라인(4)과 연결된 제1 및 제2 소스전극(8a,8b)을 구비한다.The thin film transistor 30 keeps the pixel signal of the data line 4 charged and held in the pixel electrode 22 in response to the gate signal of the gate line 2. To this end, the thin film transistor 30 includes a gate electrode 6 connected to the gate line 2, a source electrode 8 connected to the data line 4, and a drain electrode connected to the pixel electrode 22. 10). The gate electrode 6 is formed to completely overlap the active layer 14 of the thin film transistor region to prevent an increase in the photoexcitation current of the active layer 14 due to light incident from a backlight (not shown). The source electrode 8 is formed to face each other with the drain electrode 10 interposed therebetween and includes first and second source electrodes 8a and 8b connected to the data line 4.

또한, 박막 트랜지스터(30)는 게이트 전극(6)과 게이트 절연막(12)을 사이에 두고 중첩되면서 소스 전극(8)과 드레인 전극(10) 사이에 채널을 형성하는 활성층(14)을 더 구비한다. 이 활성층(14) 위에는 데이터 라인(4), 소스 전극(8) 및 드레인 전극(10)과 오믹 접촉을 위한 오믹 접촉층(16)이 더 형성된다. 이러한 활성층(14)은 소스 전극(8), 드레인전극(10) 및 데이터라인(4)의 에지영역과 약 0.3~2㎛정도의 거리(d)를 두고 이격되어 형성된다. In addition, the thin film transistor 30 further includes an active layer 14 which overlaps with the gate electrode 6 and the gate insulating layer 12 therebetween to form a channel between the source electrode 8 and the drain electrode 10. . An ohmic contact layer 16 for ohmic contact with the data line 4, the source electrode 8, and the drain electrode 10 is further formed on the active layer 14. The active layer 14 is spaced apart from the edge regions of the source electrode 8, the drain electrode 10, and the data line 4 at a distance d of about 0.3 to 2 μm.

화소 전극(22)은 보호막(18)을 관통하는 콘택홀(20)을 통해 박막 트랜지스터(30)의 드레인 전극(10)과 접속되어 화소 영역(5)에 형성된다. The pixel electrode 22 is connected to the drain electrode 10 of the thin film transistor 30 through the contact hole 20 penetrating the passivation layer 18 and is formed in the pixel region 5.

이에 따라, 박막 트랜지스터(30)를 통해 화소 신호가 공급된 화소 전극(22) 과 기준 전압이 공급된 공통 전극(도시하지 않음) 사이에는 전계가 형성된다. 이러한 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이의 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역(5)을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.Accordingly, an electric field is formed between the pixel electrode 22 supplied with the pixel signal through the thin film transistor 30 and the common electrode (not shown) supplied with the reference voltage. This electric field causes the liquid crystal molecules between the thin film transistor array substrate and the color filter array substrate to rotate by dielectric anisotropy. The light transmittance passing through the pixel region 5 is changed according to the degree of rotation of the liquid crystal molecules, thereby realizing grayscale.

이러한 구성을 가지는 박막 트랜지스터 어레이 기판의 제조 방법을 4마스크 공정을 이용하여 상세히 하면 도 3a 내지 도 3d에 도시된 바와 같다.A method of manufacturing a thin film transistor array substrate having such a configuration will be described with reference to FIGS. 3A to 3D in detail using a four mask process.

도 3a를 참조하면, 제1 마스크 공정을 이용하여 하부 기판(1) 상에 게이트 라인(2) 및 게이트 전극(6)을 포함하는 제1 도전 패턴군이 형성된다.Referring to FIG. 3A, a first conductive pattern group including a gate line 2 and a gate electrode 6 is formed on the lower substrate 1 by using a first mask process.

이를 상세히 설명하면, 하부 기판(1) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(2), 게이트 전극(6)을 포함하는 제1 도전 패턴군이 형성된다. 여기서, 게이트금속층으로는 알루미늄계 금속 등이 이용된다.In detail, the gate metal layer is formed on the lower substrate 1 through a deposition method such as a sputtering method. Subsequently, the gate metal layer is patterned by a photolithography process and an etching process using a first mask to form a first conductive pattern group including the gate line 2 and the gate electrode 6. Here, an aluminum metal or the like is used as the gate metal layer.

도 3b를 참조하면, 제1 도전 패턴군이 형성된 하부 기판(1) 상에 게이트 절연막(12)이 도포된다. 그리고 제2 마스크 공정을 이용하여 게이트 절연막(12) 위에 활성층(14) 및 오믹 접촉층(16)을 포함하는 반도체 패턴과; 데이터 라인(4), 소스 전극(8), 드레인 전극(10)을 포함하는 제2 도전 패턴군이 형성된다.Referring to FIG. 3B, a gate insulating layer 12 is coated on the lower substrate 1 on which the first conductive pattern group is formed. A semiconductor pattern including an active layer 14 and an ohmic contact layer 16 on the gate insulating layer 12 using a second mask process; A second conductive pattern group including the data line 4, the source electrode 8, and the drain electrode 10 is formed.

이를 상세히 설명하면, 제1 도전 패턴군이 형성된 하부 기판(1) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(12), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다. 여기서, 게이트 절연막(12)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.In detail, the gate insulating layer 12, the amorphous silicon layer, the n + amorphous silicon layer, and the source / drain metal layer are sequentially formed on the lower substrate 1 on which the first conductive pattern group is formed through a deposition method such as PECVD or sputtering. Is formed. Here, as the material of the gate insulating film 12, an inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx) is used. Molybdenum (Mo), titanium, tantalum, molybdenum alloy (Mo alloy), etc. are used as a source / drain metal.

이어서, 소스/드레인 금속층 위에 제2 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 제2 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.Subsequently, a photoresist pattern is formed on the source / drain metal layer by a photolithography process using a second mask. In this case, by using a diffraction exposure mask having a diffraction exposure portion in the channel portion of the thin film transistor, the photoresist pattern of the channel portion has a lower height than other source / drain pattern portions.

이어서, 포토레지스트 패턴을 이용한 습식 식각 공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(4), 소스 전극(8), 그 소스 전극(8)과 일체화된 드레인 전극(10)을 포함하는 제2 도전 패턴군이 형성된다.Subsequently, the source / drain metal layer is patterned by a wet etching process using a photoresist pattern, so that the second conductive layer includes a data line 4, a source electrode 8, and a drain electrode 10 integrated with the source electrode 8. A pattern group is formed.

그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹 접촉층(16)과 활성층(14)이 형성된다.Then, the ohmic contact layer 16 and the active layer 14 are formed by simultaneously patterning the n + amorphous silicon layer and the amorphous silicon layer by a dry etching process using the same photoresist pattern.

그리고, 애싱(Ashing) 공정으로 채널부에서 상대적으로 낮은 높이와 폭을 갖는 포토레지스트 패턴이 제거된 후 건식 식각 공정으로 채널부의 소스/드레인 금속 패턴 및 오믹 접촉층(16)이 식각된다. 이에 따라, 채널부의 활성층(14)이 노출되어 소스 전극(8)과 드레인 전극(10)이 분리된다. 또한, 소스전극(8), 드레인전극(10) 및 데이터라인(4)을 포함하는 소스/드레인패턴은 활성층(14)보다 좁은 폭을 갖도록 형성된다. Then, the ashing process removes the photoresist pattern having a relatively low height and width from the channel portion, and then the source / drain metal pattern of the channel portion and the ohmic contact layer 16 are etched by the dry etching process. Accordingly, the active layer 14 of the channel portion is exposed to separate the source electrode 8 and the drain electrode 10. In addition, the source / drain pattern including the source electrode 8, the drain electrode 10, and the data line 4 is formed to have a narrower width than the active layer 14.                         

이어서, 스트립 공정으로 제2 도전 패턴군 위에 남아 있던 포토레지스트 패턴이 제거된다.Subsequently, the photoresist pattern remaining on the second conductive pattern group is removed by a stripping process.

도 3c를 참조하면, 제2 도전 패턴군이 형성된 게이트 절연막(12) 상에 제3 마스크 공정을 이용하여 콘택홀(20)을 포함하는 보호막(18)이 형성된다.Referring to FIG. 3C, the passivation layer 18 including the contact hole 20 is formed on the gate insulating layer 12 on which the second conductive pattern group is formed by using a third mask process.

상세히 하면, 제2 도전 패턴군이 형성된 게이트 절연막(12) 상에 PECVD 등의 증착 방법으로 보호막(18)이 전면 형성된다. 이어서, 보호막(18)이 제3 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 패터닝됨으로써 콘택홀(20)이 형성된다. 콘택홀(20)은 보호막(18)을 관통하여 드레인 전극(10)을 노출시킨다. 여기서, 소스/드레인 금속으로 몰리브덴(Mo)과 같이 건식 식각비 큰 금속이 이용되는 경우 콘택홀(20)은 드레인 전극(10)까지 관통하여 그들의 측면을 노출시키게 된다. In detail, the protective film 18 is entirely formed on the gate insulating film 12 on which the second conductive pattern group is formed by a deposition method such as PECVD. Subsequently, the protective film 18 is patterned by a photolithography process and an etching process using a third mask to form the contact hole 20. The contact hole 20 penetrates through the passivation layer 18 to expose the drain electrode 10. Here, when a dry etch ratio metal such as molybdenum (Mo) is used as the source / drain metal, the contact hole 20 penetrates to the drain electrode 10 to expose the side surface thereof.

보호막(18)의 재료로는 게이트 절연막(12)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다.As the material of the protective film 18, an inorganic insulating material such as the gate insulating film 12 or an organic insulating material such as an acryl-based organic compound having a low dielectric constant, BCB, or PFCB is used.

도 3d를 참조하면, 제4 마스크 공정을 이용하여 보호막(18) 상에 화소 전극(22)을 포함하는 제3 도전 패턴군이 형성된다.Referring to FIG. 3D, a third conductive pattern group including the pixel electrode 22 is formed on the passivation layer 18 by using a fourth mask process.

상세히 하면, 보호막(18) 상에 스퍼터링 등의 증착 방법으로 투명 도전막이 도포된다. 이어서 제4 마스크를 이용한 포토리쏘그래피 공정과 식각 공정을 통해 투명 도전막이 패텅님됨으로써 화소 전극(22)을 포함하는 제3 도전 패턴군이 형성된다. 화소 전극(22)은 콘택홀(20)을 통해 드레인 전극(10)과 전기적으로 접속된다. In detail, the transparent conductive film is apply | coated on the protective film 18 by the vapor deposition method, such as sputtering. Subsequently, the transparent conductive film is etched through the photolithography process and the etching process using the fourth mask to form a third conductive pattern group including the pixel electrode 22. The pixel electrode 22 is electrically connected to the drain electrode 10 through the contact hole 20.                         

여기서, 투명 도전막의 재료로는 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO) 및 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 중 어느 하나가 이용된다.Herein, materials of the transparent conductive film include indium tin oxide (ITO), tin oxide (TO), indium tin zinc oxide (ITZO), and indium zinc oxide (IZO). ) Is used.

이와 같이 종래 박막트랜지스터는 소스전극(108) 및 드레인전극(110)의 에지영역보다 활성층(14)의 에지영역이 더 넓은 폭을 갖도록 형성된다. 이 때, 공정불량으로 활성층(14)의 에지영역에 도 4a에 도시된 바와 같이 오믹접촉층의 잔막(32)이 종종 발생된다. 이 경우, 게이트전극(6)에 O[V]의 전압이 인가되어도 오믹접촉층의 잔막(32)에서 도 4b에 도시된 바와 같이 소스전극(8)으로 전자(e)가 확산되어(P1) 활성층(14) 내부에 전자의 이동통로가 형성된다.(P2) 이에 따라, 소스전극(8)과 드레인전극(10)이 채널로 연결되어 소스전극(8)과 드레인전극(10) 사이의 전압(Vds)이 증가되어 누설전류가 흐르게 된다.(P3) 이 누설전류는 액정표시패널을 고온에서 구동하는 경우와 고온에서 가속 바이어스(Bias) 조건하에서 두드러지게 나타난다. 이러한 누설전류의 영향으로 노멀리 화이트 모드(NW)로 액정을 구현할 경우 블랙에 가까운 그레이 레벨에서 휘점 불량을 포함하는 화질저하가 발생된다.
As described above, the thin film transistor is formed such that the edge region of the active layer 14 has a wider width than the edge regions of the source electrode 108 and the drain electrode 110. At this time, the residual film 32 of the ohmic contact layer is often generated in the edge region of the active layer 14 due to poor process. In this case, even when a voltage of O [V] is applied to the gate electrode 6, electrons e are diffused from the remaining film 32 of the ohmic contact layer to the source electrode 8 as shown in FIG. 4B (P1). A movement path of electrons is formed in the active layer 14. (P2) Accordingly, the source electrode 8 and the drain electrode 10 are connected to the channel to form a voltage between the source electrode 8 and the drain electrode 10. (Vds) is increased so that a leakage current flows. (P3) This leakage current is prominent in the case of driving the liquid crystal display panel at a high temperature and under an acceleration bias condition at a high temperature. When the liquid crystal is implemented in the normally white mode (NW) due to the leakage current, image quality deterioration including a bright point defect occurs at a gray level close to black.

따라서, 본 발명의 목적은 누설전류를 줄일 수 있는 박막트랜지스터 및 그 제조방법을 제공하는 것이다.
Accordingly, an object of the present invention is to provide a thin film transistor and a method of manufacturing the same that can reduce leakage current.

상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 박막트랜지스터는 게이트라인과 접속된 게이트전극과; 상기 게이트라인과 절연되게 교차하는 데이터라인과 접속된 소스전극과; 상기 게이트라인과 데이트라인의 교차로 마련된 화소영역에 형성된 화소전극과 접속된 드레인전극과; 상기 소스전극과 드레인전극 사이의 채널을 형성하며 상기 소스전극 및 드레인전극 중 적어도 어느 하나의 에지영역보다 상기 화소전극쪽으로 신장되어 형성된 반도체층을 구비하는 것을 특징으로 한다.In order to achieve the above object, a thin film transistor according to an embodiment of the present invention includes a gate electrode connected to the gate line; A source electrode connected to the data line to be insulated from and cross the gate line; A drain electrode connected to the pixel electrode formed in the pixel region provided at the intersection of the gate line and the data line; And a semiconductor layer formed between the source electrode and the drain electrode and extending toward the pixel electrode from an edge region of at least one of the source electrode and the drain electrode.

상기 반도체층은 상기 게이트전극과 중첩되는 영역 내에서 상기 소스전극 및 드레인전극 중 적어도 어느 하나의 에지영역보다 상기 화소전극쪽으로 약 2~5㎛정도 넓게 신장되어 형성된 것을 특징으로 한다.The semiconductor layer may be formed to extend about 2 to 5 μm wider than the edge region of at least one of the source electrode and the drain electrode in the region overlapping the gate electrode.

상기 소스전극은 "C"자 형태의 채널을 사이에 두고 상기 드레인전극과 마주보는 것을 특징으로 한다.The source electrode may face the drain electrode with a channel having a “C” shape therebetween.

상기 소스전극은 상기 데이터라인에서 돌출된 제1 소스전극과; 상기 드레인전극을 사이에 두고 상기 제1 소스전극과 마주보도록 형성되며 상기 데이터라인에서 돌출된 제2 소스전극을 포함하는 것을 특징으로 한다.The source electrode may include a first source electrode protruding from the data line; And a second source electrode formed to face the first source electrode with the drain electrode interposed therebetween and protruding from the data line.

상기 반도체층은 상기 게이트절연막 상에 상기 화소전극쪽으로 신장되어 형성된 활성층과, 상기 활성층 상에 상기 데이터라인, 소스전극 및 드레인전극과 동일패턴으로 형성되어 소스전극 및 드레인전극 하부에 위치하는 활성층을 노출시키 는 오믹접촉층을 포함하는 것을 특징으로 한다.The semiconductor layer exposes an active layer formed on the gate insulating layer toward the pixel electrode and an active layer formed on the active layer in the same pattern as the data line, the source electrode, and the drain electrode, and positioned below the source electrode and the drain electrode. It characterized in that it comprises an ohmic contact layer.

상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터의 제조방법은 기판 상에 게이트라인과 접속되는 게이트전극을 형성하는 단계와; 상기 게이트전극을 덮도록 상기 기판 전면에 게이트절연막을 형성하는 단계와; 상기 게이트절연막 상에 상기 게이트라인과 교차하는 데이터라인과 접속되는 소스전극, 상기 게이트라인과 데이터라인의 교차로 마련된 화소영역에 형성될 화소전극과 접속되는 드레인전극, 상기 소스전극과 드레인전극 사이의 채널을 형성하며 상기 소스전극 및 드레인전극 중 적어도 어느 하나의 에지영역보다 상기 화소전극쪽으로 신장되는 반도체층을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a thin film transistor according to the present invention comprises the steps of forming a gate electrode connected to the gate line on the substrate; Forming a gate insulating film over the substrate to cover the gate electrode; A source electrode connected to a data line intersecting the gate line on the gate insulating layer, a drain electrode connected to a pixel electrode to be formed in a pixel region provided at the intersection of the gate line and the data line, and a channel between the source electrode and the drain electrode And forming a semiconductor layer extending toward the pixel electrode from an edge region of at least one of the source electrode and the drain electrode.

상기 반도체층은 상기 게이트전극과 중첩되는 영역 내에서 상기 소스 및 드레인전극 중 적어도 어느 하나의 에지영역보다 상기 화소전극쪽으로 약 2~5㎛정도 넓게 신장되어 형성된 것을 특징으로 한다.The semiconductor layer may be formed to extend about 2 to 5 μm wider than the edge region of at least one of the source and drain electrodes in the region overlapping with the gate electrode.

상기 소스전극은 "C"자 형태의 채널을 사이에 두고 상기 드레인전극과 마주보는 것을 특징으로 한다.The source electrode may face the drain electrode with a channel having a “C” shape therebetween.

상기 소스전극을 형성하는 단계는 상기 데이터라인에서 돌출된 제1 소스전극, 상기 드레인전극을 사이에 두고 상기 제1 소스전극과 마주보도록 형성되며 상기 데이터라인에서 돌출된 제2 소스전극을 포함하는 소스전극을 형성하는 단계를 포함하는 것을 특징으로 한다.The forming of the source electrode may include: a source including a first source electrode protruding from the data line and a drain electrode interposed between the first source electrode and the second source electrode protruding from the data line; And forming an electrode.

상기 반도체층을 형성하는 단계는 상기 게이트절연막 상에 상기 화소전극쪽으로 신장된 활성층을 형성하는 단계와, 상기 활성층 상에 상기 소스전극 및 드레 인전극 하부에 위치하는 활성층을 노출시키도록 상기 데이터라인, 소스전극 및 드레인전극과 동일패턴으로 오믹접촉층을 형성하는 단계를 포함하는 것을 특징으로 한다.The forming of the semiconductor layer may include forming an active layer extending toward the pixel electrode on the gate insulating layer, exposing the active layer disposed under the source electrode and the drain electrode on the active layer; And forming an ohmic contact layer in the same pattern as the source electrode and the drain electrode.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention in addition to the above object will be apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.

이하, 본 발명의 바람직한 실시 예들을 도 5 내지 도 13b를 참조하여 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 5 to 13B.

도 5는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판을 나타내는 평면도이고, 도 6은 도 5에서 선"Ⅵ-Ⅵ'"를 따라 절취한 박막 트랜지스터 어레이 기판을 나타내는 단면도이다.FIG. 5 is a plan view illustrating a thin film transistor array substrate according to an exemplary embodiment of the present invention, and FIG. 6 is a cross-sectional view illustrating a thin film transistor array substrate taken along the line “VI-VI ′” in FIG. 5.

도 5 및 도 6에 도시된 박막 트랜지스터 어레이 기판은 하부 기판(101) 위에 게이트 절연막(112)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(106)와, 그 교차 구조로 마련된 화소 영역(105)에 형성된 화소 전극(122)을 구비한다.The thin film transistor array substrate illustrated in FIGS. 5 and 6 includes a gate line 102 and a data line 104 formed to intersect on the lower substrate 101 with a gate insulating layer 112 interposed therebetween, and a thin film formed at each intersection thereof. The transistor 106 and the pixel electrode 122 formed in the pixel region 105 provided in the cross structure are provided.

게이트 신호를 공급하는 게이트 라인(102)과 데이터 신호를 공급하는 데이터 라인(104)은 교차 구조로 형성되어 화소 영역(105)을 정의한다.The gate line 102 for supplying the gate signal and the data line 104 for supplying the data signal are formed in an intersecting structure to define the pixel region 105.

박막 트랜지스터(130)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(130)는 게이트 라인(102)에 접속된 게이트 전극(106)과, 데이터 라인(104)에 접속된 소스 전극(108)과, 화소 전극(122)에 접속된 드레인 전극(110)을 구비한다. 게이트전극(106)은 박막트랜지스터 영역의 활성층(114)과 완전히 중첩되도록 형성되어 백라이트(도시하지 않음)로부터 입사되는 광에 의한 활성층(114)의 광여기 전류의 증가를 방지하게 된다. 소스전극(108)은 드레인전극(110)을 사이에 두고 서로 마주보도록 형성되며 데이터라인(104)과 연결된 제1 및 제2 소스전극(108a,108b)을 구비한다. 드레인전극(110)은 제1 및 제2 소스전극(108a,108b) 사이에서 "C"자 형태의 채널을 사이에 두고 제1 및 제2 소스전극(108a,108b)과 마주보도록 형성된다.The thin film transistor 130 keeps the pixel signal of the data line 104 charged and maintained in the pixel electrode 122 in response to the gate signal of the gate line 102. To this end, the thin film transistor 130 may include a gate electrode 106 connected to the gate line 102, a source electrode 108 connected to the data line 104, and a drain electrode connected to the pixel electrode 122. 110). The gate electrode 106 is formed to completely overlap the active layer 114 of the thin film transistor region to prevent an increase in the photoexcitation current of the active layer 114 due to light incident from a backlight (not shown). The source electrode 108 is formed to face each other with the drain electrode 110 interposed therebetween and includes first and second source electrodes 108a and 108b connected to the data line 104. The drain electrode 110 is formed to face the first and second source electrodes 108a and 108b with a "C" shaped channel between the first and second source electrodes 108a and 108b.

또한, 박막 트랜지스터(106)는 게이트 전극(106)과 게이트 절연막(112)을 사이에 두고 중첩되면서 소스 전극(108)과 드레인 전극(110) 사이에 채널을 형성하는 활성층(114)을 더 구비한다. 이 활성층(114) 위에는 데이터 라인(104), 드레인 전극(110)과 오믹 접촉을 위한 오믹 접촉층(116)이 더 형성된다. 이러한 활성층(114)의 에지영역은 소스 전극(108), 드레인전극(110) 및 데이터라인(104)의 에지영역과 종래보다 넓은 거리(d), 예를 들어 약2~5㎛정도의 거리(d)를 두고 이격되어 형성된다. 즉, 활성층(114)은 화소전극(122)쪽으로 신장되어 형성된다. 이에 따라, 활성층(114)의 에지영역에 상에 오믹접촉층(116)의 잔막이 발생되더라도 도 7에 도시된 바와 같이 소스(드레인)전극으로의 전자 확산경로가 길어져 전자의 확산이 어려워지므로 누설전류가 감소된다.In addition, the thin film transistor 106 further includes an active layer 114 that overlaps with the gate electrode 106 and the gate insulating layer 112 therebetween to form a channel between the source electrode 108 and the drain electrode 110. . An ohmic contact layer 116 for ohmic contact with the data line 104 and the drain electrode 110 is further formed on the active layer 114. The edge region of the active layer 114 has a larger distance d than the edge regions of the source electrode 108, the drain electrode 110, and the data line 104, for example, a distance of about 2 to 5 μm ( spaced apart d). That is, the active layer 114 is formed to extend toward the pixel electrode 122. Accordingly, even if the residual film of the ohmic contact layer 116 is generated on the edge region of the active layer 114, the electron diffusion path to the source (drain) electrode becomes longer as shown in FIG. The current is reduced.

화소 전극(122)은 박막 트랜지스터(130)의 드레인 전극(110)과 접속되어 화소 영역(105)에 형성된다. The pixel electrode 122 is connected to the drain electrode 110 of the thin film transistor 130 and formed in the pixel region 105.

이에 따라, 박막 트랜지스터(130)를 통해 화소 신호가 공급된 화소 전극(122)과 기준 전압이 공급된 공통 전극(도시하지 않음) 사이에는 전계가 형성된다. 이러한 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이의 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역(105)을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.Accordingly, an electric field is formed between the pixel electrode 122 supplied with the pixel signal through the thin film transistor 130 and the common electrode (not shown) supplied with the reference voltage. This electric field causes the liquid crystal molecules between the thin film transistor array substrate and the color filter array substrate to rotate by dielectric anisotropy. The light transmittance passing through the pixel region 105 is changed according to the degree of rotation of the liquid crystal molecules, thereby implementing gray scale.

도 8a 및 도 8b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.8A and 8B are plan and cross-sectional views illustrating a first mask process in the method of manufacturing the thin film transistor array substrate according to the exemplary embodiment of the present invention.

도 8a 및 도 8b에 도시된 바와 같이 제1 마스크 공정으로 하부 기판(101) 상에 게이트 라인(102) 및 게이트 전극(106)을 포함하는 제1 도전 패턴군이 형성된다. As shown in FIGS. 8A and 8B, a first conductive pattern group including the gate line 102 and the gate electrode 106 is formed on the lower substrate 101 by the first mask process.

이를 위해, 하부기판(101) 상에 스퍼터링 등의 증착방법을 통해 게이트금속층이 형성된다. 여기서, 게이트금속층은 알루미늄(Al)계 금속, 몰리브덴(Mo), 구리(Cu) 등과 같은 금속으로 이루어진다. 이어서, 게이트금속층이 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 적어도 단층의 게이트 라인(102) 및 게이트 전극(106)을 포함하는 제1 도전 패턴군이 형성된다. To this end, a gate metal layer is formed on the lower substrate 101 through a deposition method such as sputtering. Here, the gate metal layer is made of a metal such as aluminum (Al) -based metal, molybdenum (Mo), copper (Cu) and the like. Subsequently, the gate metal layer is patterned by a photolithography process and an etching process to form a first conductive pattern group including at least a single gate line 102 and a gate electrode 106.

도 9a 및 도 9b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도이다.9A and 9B are plan views and cross-sectional views illustrating a second mask process in the method of manufacturing the thin film transistor array substrate according to the exemplary embodiment of the present invention.

제1 도전 패턴군이 형성된 하부 기판(101) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(112)이 형성된다. 게이트 절연막(112)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용된다. The gate insulating layer 112 is formed on the lower substrate 101 on which the first conductive pattern group is formed through a deposition method such as PECVD or sputtering. As the material of the gate insulating film 112, an inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx) is used.                     

그리고, 제2 마스크 공정으로 게이트 절연막(112) 위에 적층된 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체 패턴과; 데이터 라인(104), 소스전극(108) 및 드레인 전극(110)을 포함하는 제2 도전 패턴군이 형성된다. 이러한 제2 마스크 공정을 도 10a 내지 도 10e를 참조하여 상세히 하면 다음과 같다.A semiconductor pattern including an active layer 114 and an ohmic contact layer 116 stacked on the gate insulating layer 112 by a second mask process; A second conductive pattern group including the data line 104, the source electrode 108, and the drain electrode 110 is formed. The second mask process will be described in detail with reference to FIGS. 10A to 10E as follows.

도 10a에 도시된 바와 같이 게이트 절연막(112) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 제1 반도체층(113), 제2 반도체층(115), 그리고 소스/드레인 금속층(109)이 순차적으로 형성된다. 여기서, 제1 반도체층(113)은 불순물이 도핑되지 않은 비정질실리콘이 이용되며, 제2 반도체층(115)은 N형 또는 P형의 불순물이 도핑된 비정질실리콘이 이용된다. 소스/드레인 금속층(109)은 몰리브덴(Mo), 구리(Cu) 등과 같은 금속으로 이루어진다.As shown in FIG. 10A, the first semiconductor layer 113, the second semiconductor layer 115, and the source / drain metal layer 109 are sequentially formed on the gate insulating layer 112 by a deposition method such as PECVD or sputtering. Is formed. Here, amorphous silicon without doping impurities is used for the first semiconductor layer 113, and amorphous silicon doped with N type or P type impurities is used for the second semiconductor layer 115. The source / drain metal layer 109 is made of a metal such as molybdenum (Mo), copper (Cu), or the like.

그 다음, 소스/드레인 금속층(109) 위에 포토레지스트막(158)을 형성한 다음 부분 노광 제2 마스크(150)가 하부기판(101) 상부에 정렬된다. 제2 마스크(150)는 투명한 재질인 마스크 기판(152)과, 마스크 기판(152)의 차단 영역(S3)에 형성된 차단부(154)와, 마스크 기판(152)의 부분 노광 영역(S2)에 형성된 회절 노광부(156)(또는 반투과부)를 구비한다. 여기서, 마스크 기판(152)이 노출된 영역은 노광 영역(S1)이 되며, 회절노광부(156)는 도 11에 도시된 바와 같이 소스전극 및 드레인전극을 형성하기 위한 차단부 사이에서 오목부(156a)와 볼록부(156b)를 포함하도록 형성된다. 오목부(156a)는 제1 및 제2 소스전극을 형성하기 위한 차단부(154)를 감싸도록 형성되며, 볼록부(156b)는 드레인전극을 형성하기 위한 차단부(154)와, 그 차단부(154)와 마주보며 소스전극을 형성하기 위한 차단부(154) 사이에 형성된다.Next, after forming the photoresist film 158 on the source / drain metal layer 109, the partial exposure second mask 150 is aligned above the lower substrate 101. The second mask 150 includes a mask substrate 152 made of a transparent material, a blocking portion 154 formed in the blocking region S3 of the mask substrate 152, and a partial exposure region S2 of the mask substrate 152. The formed diffraction exposure part 156 (or semi-transmissive part) is provided. Here, the area where the mask substrate 152 is exposed becomes the exposure area S1, and the diffraction exposure part 156 is provided with a recess between the blocking parts for forming the source electrode and the drain electrode, as shown in FIG. 11. It is formed to include the 156a and the convex portion 156b. The concave portion 156a is formed to surround the blocking portion 154 for forming the first and second source electrodes, and the convex portion 156b includes a blocking portion 154 for forming the drain electrode, and the blocking portion. It is formed between the blocking portion 154 facing the 154 to form the source electrode.

이러한 제2 마스크(150)를 이용한 포토레지스트막(158)을 노광한 후 현상함으로써 도 10b에 도시된 바와 같이 제2 마스크(150)의 차단부(154)와 회절 노광부(156)에 대응하여 차단 영역(S3)과 부분 노광 영역(S2)에서 단차를 갖는 포토레지스트 패턴(160)이 형성된다. 즉, 부분 노광 영역(S2)에 형성된 포토레지스트 패턴(160)은 차단 영역(S3)에서 형성된 제1 높이(h1)를 갖는 포토레지스트 패턴(160)보다 낮은 제2 높이(h2)를 갖게 된다.The photoresist film 158 using the second mask 150 is exposed and developed to correspond to the blocking portion 154 and the diffraction exposure portion 156 of the second mask 150 as shown in FIG. 10B. In the blocking region S3 and the partial exposure region S2, a photoresist pattern 160 having a step is formed. That is, the photoresist pattern 160 formed in the partial exposure region S2 has a second height h2 lower than the photoresist pattern 160 having the first height h1 formed in the blocking region S3.

이러한 포토레지스트 패턴(160)을 마스크로 이용한 습식 식각 공정으로 소스/드레인 금속층(109)이 패터닝됨으로써 데이터 라인, 그 데이터 라인과 접속된 소스전극(108) 및 소스전극(108)과 일체화된 드레인 전극(110)을 포함하는 제2 도전 패턴군이 형성된다.The source / drain metal layer 109 is patterned by a wet etching process using the photoresist pattern 160 as a mask to form a data line, a source electrode 108 connected to the data line, and a drain electrode integrated with the source electrode 108. A second conductive pattern group including 110 is formed.

그리고, 포토레지스트 패턴(160)을 마스크로 이용한 건식 식각 공정으로 제1 반도체층(113)과 제2 반도체층(115)이 패터닝됨으로써 오믹 접촉층(116)과 활성층(114)이 제2 도전 패턴군을 따라 형성된다. 이어서, 산소(O2) 플라즈마를 이용한 애싱(Ashing) 공정으로 부분 노광 영역(S2)에 제2 높이(h2)를 갖는 포토레지스트 패턴(160)은 도 10c에 도시된 바와 같이 제거되고, 차단 영역(S3)에 제1 높이(h1)를 갖는 포토레지스트 패턴(160)은 높이가 낮아진 상태가 된다. 이러한 포토레지스트 패턴(160)을 이용한 식각 공정으로 회절 노광 영역(S2), 즉 박막 트랜지스터의 채널부에 형성된 소스/드레인 금속층이 도 10c에 도시된 바와 같이 제 거된다. 이에 따라, 소스전극(108)과 드레인 전극(110)이 분리된다.In addition, the first semiconductor layer 113 and the second semiconductor layer 115 are patterned by a dry etching process using the photoresist pattern 160 as a mask so that the ohmic contact layer 116 and the active layer 114 form the second conductive pattern. It is formed along the group. Subsequently, in the ashing process using an oxygen (O 2 ) plasma, the photoresist pattern 160 having the second height h2 in the partial exposure region S2 is removed as shown in FIG. 10C, and the blocking region is removed. The photoresist pattern 160 having the first height h1 at S3 is in a state where the height is lowered. In the etching process using the photoresist pattern 160, the source / drain metal layer formed on the channel portion of the diffraction exposure region S2, that is, the thin film transistor, is removed as illustrated in FIG. 10C. As a result, the source electrode 108 and the drain electrode 110 are separated.

그런 다음, 소스전극(108) 및 드레인전극(110)에 의해 노출된 오믹접촉층(116)이 제거됨으로써 활성층(114)이 노출된다. 즉, 박막트랜지스터의 채널부의 활성층(114)과 소스 및 드레인전극(108,110)의 에지영역보다 넓게 형성된 활성층(114)이 노출된다.Then, the ohmic contact layer 116 exposed by the source electrode 108 and the drain electrode 110 is removed to expose the active layer 114. That is, the active layer 114 of the channel portion of the thin film transistor and the active layer 114 formed wider than the edge regions of the source and drain electrodes 108 and 110 are exposed.

그리고, 제2 도전 패턴군 위에 남아 있던 포토레지스트 패턴(160)은 도 10e에 도시된 바와 같이 스트립 공정으로 제거된다. The photoresist pattern 160 remaining on the second conductive pattern group is removed by a strip process as shown in FIG. 10E.

도 12a 및 도 12b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도이다.12A and 12B are plan views and cross-sectional views illustrating a third mask process in the method of manufacturing the thin film transistor array substrate according to the exemplary embodiment of the present invention.

도 12a 및 도 12b를 참조하면, 소스 및 드레인전극(108,110)이 형성된 하부기판(101) 상에 드레인전극(110)을 노출시키는 콘택홀(120)을 가지는 보호막(118)이 형성된다.12A and 12B, a passivation layer 118 having a contact hole 120 exposing the drain electrode 110 is formed on the lower substrate 101 on which the source and drain electrodes 108 and 110 are formed.

이를 위해, 소스 및 드레인전극(108,110)이 형성된 하부기판(101) 상에 절연물질이 전면 증착됨으로써 보호막(118)이 형성된다. 보호막(118)은 게이트절연막과 동일한 무기물질 또는 유기물질이 이용된다. 이 후 보호막(118)이 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 드레인전극(110)을 노출시키는 콘택홀(120)이 형성된다.To this end, a protective film 118 is formed by depositing an insulating material on the lower substrate 101 on which the source and drain electrodes 108 and 110 are formed. The passivation layer 118 is made of the same inorganic material or organic material as the gate insulating film. Thereafter, the protective layer 118 is patterned by a photolithography process and an etching process to form a contact hole 120 exposing the drain electrode 110.

도 13a 및 도 13b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제4 마스크 공정을 설명하기 위한 평면도 및 단면도이다.13A and 13B are plan views and cross-sectional views illustrating a fourth mask process in a method of manufacturing a thin film transistor array substrate according to an exemplary embodiment of the present invention.

도 13a 및 도 13b를 참조하면, 콘택홀(120)을 가지는 보호막(118)이 형성된 하부기판(101) 상에 드레인전극(110)과 접촉되는 화소전극(122)이 형성된다.13A and 13B, a pixel electrode 122 contacting the drain electrode 110 is formed on the lower substrate 101 on which the passivation layer 118 having the contact hole 120 is formed.

이를 위해, 보호막(118)이 형성된 하부기판(101) 상에 투명전도성물질이 전면 증착된 후 포토리소그래피공정과 식각공정에 의해 투명전도성물질이 패터닝됨으로써 화소전극(122)이 형성된다. 화소전극(122)은 콘택홀(120)을 통해 TFT의 드레인전극(110)과 전기적으로 접속된다.To this end, the transparent conductive material is entirely deposited on the lower substrate 101 on which the protective layer 118 is formed, and then the transparent conductive material is patterned by a photolithography process and an etching process to form the pixel electrode 122. The pixel electrode 122 is electrically connected to the drain electrode 110 of the TFT through the contact hole 120.

여기서, 화소전극(122)은 ITO,IZO,ITZO를 포함하는 투명전도성물질로 형성된다.
Here, the pixel electrode 122 is formed of a transparent conductive material including ITO, IZO, and ITZO.

상술한 바와 같이, 본 발명에 따른 박막트랜지스터 및 그 제조방법은 활성층의 에지영역을 소스 및 드레인전극의 에지영역보다 넓게 형성한다. 이에 따라, 활성층의 에지영역과 소스(드레인)전극의 에지영역 간의 거리가 멀어져 전자의 확산 경로가 멀어진다. 멀어진 전자의 확산경로에 의해 누설전류를 감소하여 방전시의 홀딩(Holding)특성이 개선됨으로써 화질저하를 방지할 수 있다. 특히, 패널의 고온 신뢰성 특성이 개선된다.As described above, the thin film transistor and the method of manufacturing the same according to the present invention form the edge region of the active layer wider than the edge regions of the source and drain electrodes. As a result, the distance between the edge region of the active layer and the edge region of the source (drain) electrode is increased so that the diffusion path of electrons becomes farther. As the leakage current is reduced by the diffusion path of the distant electrons, the holding characteristic during discharge is improved, thereby preventing deterioration in image quality. In particular, the high temperature reliability characteristics of the panel are improved.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (10)

게이트라인과 접속된 게이트전극과;A gate electrode connected to the gate line; 상기 게이트라인과 절연되게 교차하는 데이터라인과 접속된 제1 및 제2 소스전극들과;First and second source electrodes connected to the data line to be insulated from and cross the gate line; 상기 제1 및 제2 소스전극들 사이에 배치된 드레인전극과;A drain electrode disposed between the first and second source electrodes; 상기 게이트라인과 데이트라인의 교차로 마련된 화소영역에 배치되고 상기 드레인전극에 접속된 화소전극과;A pixel electrode disposed in the pixel region provided at the intersection of the gate line and the data line and connected to the drain electrode; 상기 게이트전극과 중첩되는 영역 내에서 상기 제1 및 제2 소스전극들 각각으로부터 상기 화소전극 쪽으로 신장되어 형성된 반도체층을 구비하는 것을 특징으로 하는 박막트랜지스터.And a semiconductor layer extending from the first and second source electrodes toward the pixel electrode in an area overlapping the gate electrode. 제 1 항에 있어서,The method of claim 1, 상기 반도체층의 에지 영역과 상기 제1 및 제2 소스전극들 각각의 거리는 2㎛~5㎛의 범위인 것을 특징으로 하는 박막트랜지스터.And the distance between the edge region of the semiconductor layer and each of the first and second source electrodes is in a range of 2 μm to 5 μm. 제 1 항에 있어서,The method of claim 1, 상기 제1 및 제2 소스전극들과 상기 드레인전극에 의해 "C"자 형태의 채널이 형성되는 것을 특징으로 하는 박막트랜지스터.The thin film transistor according to claim 1, wherein a channel having a C shape is formed by the first and second source electrodes and the drain electrode. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 반도체층은 The semiconductor layer 게이트절연막 상에 상기 화소전극쪽으로 신장되어 형성된 활성층과,An active layer formed on the gate insulating film and extending toward the pixel electrode; 상기 활성층 상에 상기 데이터라인, 소스전극 및 드레인전극과 동일패턴으로 형성되어 소스전극 및 드레인전극 하부에 위치하는 활성층을 노출시키는 오믹접촉층을 포함하는 것을 특징으로 하는 박막트랜지스터.And an ohmic contact layer formed on the active layer in the same pattern as the data line, the source electrode, and the drain electrode to expose the active layer under the source electrode and the drain electrode. 기판 상에 게이트라인과 접속되는 게이트전극을 형성하는 단계와;Forming a gate electrode connected to the gate line on the substrate; 상기 게이트전극을 덮도록 상기 기판 전면에 게이트절연막을 형성하는 단계와;Forming a gate insulating film over the substrate to cover the gate electrode; 상기 게이트절연막 상에 상기 게이트라인과 교차하는 데이터라인과 접속되는 제1 및 제2 소스전극들, 상기 제1 및 제2 소스전극들 사이에 배치된 드레인전극, 상기 게이트전극과 중첩되는 영역 내에서 상기 제1 및 제2 소스전극들 각각으로부터 화소전극 쪽으로 신장되는 반도체층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.First and second source electrodes connected to the data line crossing the gate line, a drain electrode disposed between the first and second source electrodes, and an area overlapping the gate electrode on the gate insulating layer And forming a semiconductor layer extending from the first and second source electrodes toward the pixel electrode, respectively. 제 6 항에 있어서,The method of claim 6, 상기 반도체층의 에지 영역과 상기 제1 및 제2 소스전극들 각각의 거리는 2㎛~5㎛의 범위인 것을 특징으로 하는 박막트랜지스터의 제조방법.The distance between the edge region of the semiconductor layer and each of the first and second source electrodes is in the range of 2㎛ ~ 5㎛. 제 6 항에 있어서,The method of claim 6, 상기 제1 및 제2 소스전극들과 상기 드레인전극에 의해 "C"자 형태의 채널이 형성되는 것을 특징으로 하는 박막트랜지스터의 제조방법.And a channel having a “C” shape is formed by the first and second source electrodes and the drain electrode. 삭제delete 제 6 항에 있어서,The method of claim 6, 상기 반도체층을 형성하는 단계는 Forming the semiconductor layer 상기 게이트절연막 상에 상기 화소전극쪽으로 신장된 활성층을 형성하는 단계와,Forming an active layer extending toward the pixel electrode on the gate insulating film; 상기 활성층 상에 상기 소스전극 및 드레인전극 하부에 위치하는 활성층을 노출시키도록 상기 데이터라인, 소스전극 및 드레인전극과 동일패턴으로 오믹접촉층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.And forming an ohmic contact layer on the active layer in the same pattern as the data line, the source electrode and the drain electrode so as to expose the active layer positioned below the source electrode and the drain electrode. Way.
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