KR100864625B1 - 데이터 드라이빙장치를 구비하는 반도체메모리소자 - Google Patents

데이터 드라이빙장치를 구비하는 반도체메모리소자 Download PDF

Info

Publication number
KR100864625B1
KR100864625B1 KR1020070032057A KR20070032057A KR100864625B1 KR 100864625 B1 KR100864625 B1 KR 100864625B1 KR 1020070032057 A KR1020070032057 A KR 1020070032057A KR 20070032057 A KR20070032057 A KR 20070032057A KR 100864625 B1 KR100864625 B1 KR 100864625B1
Authority
KR
South Korea
Prior art keywords
pull
data
control signals
output
control signal
Prior art date
Application number
KR1020070032057A
Other languages
English (en)
Other versions
KR20080089072A (ko
Inventor
이근일
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070032057A priority Critical patent/KR100864625B1/ko
Publication of KR20080089072A publication Critical patent/KR20080089072A/ko
Application granted granted Critical
Publication of KR100864625B1 publication Critical patent/KR100864625B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

본 발명은 PVT 변동 시에도 안정적으로 데이터를 출력할 수 있는 데이터 드라이빙장치를 구비하는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 본 발명의 일 측면에 따르면, 입력-데이터를 반전시켜 풀업-데이터와 풀다운-데이터로 출력하기 위한 데이터 전달수단; 상기 풀업-데이터 및 복수의 풀업-구동력-조절신호에 응답하여 복수의 풀업-제어신호를 출력하기 위한 풀업-프리-드라이빙수단; 상기 풀다운-데이터 및 복수의 풀다운-구동력-조절신호에 응답하여, 상기 복수의 풀업-제어신호와 다른 천이시점을 갖는 복수의 풀다운-제어신호를 출력하기 위한 풀다운-프리-드라이빙수단; 상기 복수의 풀업-제어신호에 응답하여 데이터 출력단을 풀업 드라이빙하기 위한 복수의 풀업-드라이버; 및 상기 복수의 풀다운-제어신호에 응답하여 상기 데이터 출력단을 풀다운 드라이빙하기 위한 복수의 풀다운-드라이버를 구비하는 반도체메모리소자가 제공된다.
슬루 레이트(Slew Rate), 천이(Transition), 피크 전류(Peak Current), 노이즈, 데이터 윈도우(Data Window)

Description

데이터 드라이빙장치를 구비하는 반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE WITH DATA-DRIVING DEVICE}
도 1은 종래기술에 따른 반도체메모리소자 내 데이터 드라이빙장치의 회로도.
도 2는 도 1의 종래기술에 따른 반도체메모리소자의 동작 파형도.
도 3은 도 1에 도시된 종래기술에 의한 풀다운-제어신호 NDRV<0> 및 풀업-제어신호 PDRV<0>의 시뮬레이션 파형도.
도 4는 본 발명의 제1 실시 예에 따른 반도체메모리소자 내 데이터 드라이빙장치의 회로도.
도 5는 도 4에 도시된 본 발명의 풀업-프리-제어신호 PCODE<0> 및 풀다운-프리-제어신호 NCODE<0>의 시뮬레이션 파형도.
도 6은 도 4의 본 발명에 의한 풀다운-제어신호 NDRV<0> 및 풀업-제어신호 PDRV<0>의 시뮬레이션 파형도.
도 7은 본 발명의 제2 실시 예에 따른 반도체메모리소자 내 데이터 드라이빙 장치의 회로도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 데이터 전달부
200 : 풀업-프리-드라이빙부
300 : 풀다운-프리-드라이빙부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 고주파수 또는 PVT 변동 시에도 안정적으로 데이터를 출력할 수 있는 데이터 드라이빙장치를 구비하는 반도체메모리소자에 관한 것이다.
일반적으로, DDR SDRAM(Double data rate Synchronous Dynamic Random Acess Memory)은 외부 클럭(external clock)의 라이징과 폴링 에지에 동기되어 데이터 전송이 이루어지도록 구성되어 있다.
다음에서는 도면을 참조하여, 출력되는 데이터를 드라이빙하기 위한 반도체메모리소자 내 데이터 드라이빙장치에 관해 구체적으로 살펴보도록 한다.
도 1은 종래기술에 따른 반도체메모리소자 내 데이터 드라이빙장치의 회로도이다.
도 1을 참조하면, 종래기술에 따른 데이터 드라이빙장치는 입력-데이터(DT)를 반전시켜 풀업-데이터(P<0>)와, 풀다운-데이터(N<0>)로 출력하기 위한 데이터 전달부(10)와, 풀업-데이터(P<0>) 및 복수의 풀업-구동력-조절신호(P_CON<0:N>)에 응답하여 복수의 풀업-제어신호(PDRV<0:N>)를 출력하기 위한 풀업-프리-드라이빙부(20)와, 풀다운-데이터(N<0>) 및 복수의 풀다운-구동력-조절신호(N_CON<0:N>)에 응답하여 복수의 풀다운-제어신호(NDRV<0>)를 출력하기 위한 풀다운-프리-드라이빙부(30)와, 복수의 풀업-제어신호(PDRV<0:N>)에 응답하여 데이터 출력단(DQ)을 풀업 드라이빙하기 위한 복수의 풀업-드라이버(PM1, …)와, 복수의 풀다운-제어신호(NDRV<0:N>)에 응답하여 데이터 출력단(DQ)을 풀다운 드라이빙하기 위한 복수의 풀다운-드라이버(NM1, …)를 구비한다.
풀업-프리-드라이빙부(20)는 복수의 풀업-구동력-조절신호(P_CON<0:N>)와 풀업-데이터(P<0>)에 응답하여 복수의 풀업-프리-제어신호(PCODE<0:N>)를 출력하기 위한 복수의 프리-풀업-제어부(NR1, NR2, …)와, 복수의 풀업-프리-제어신호(PCODE<0:N>)에 응답하여 복수의 풀업-제어신호(PDRV<0:N>)가 출력되는 노드를 구동하기 위한 복수의 프리-풀업-드라이버(22, 24, …)를 포함한다.
풀다운-프리-드라이빙부(30)는 복수의 풀다운-구동력-조절신호(N_CON<0:N>)와 풀다운-데이터(N<0>)에 응답하여 복수의 풀다운-프리-제어신호(NCODE<0:N>)를 출력하기 위한 복수의 프리-풀다운-제어부(ND1, ND2, …)와, 복수의 풀다운-프리-제어신호(NCODE<0:N>)에 응답하여 복수의 풀다운-제어신호(NDRV<0:N>)가 출력되는 노드를 구동하기 위한 복수의 프리-풀다운-드라이버(32, 34, …)를 포함한다.
다음에서는 동작을 간략히 살펴보도록 한다. 이때, 입력-데이터(DT)는 논리레벨 'H'인 것으로 가정한다.
먼저, 데이터 전달부(10)는 입력-데이터(DT)를 반전시켜 논리레벨 'L'의 풀업-데이터(P<0>)와, 풀다운-데이터(N<0>)로 출력한다.
이어, 풀업-프리-드라이빙부(20)는 해당 풀업-구동력-조절신호(P_CON<0:N>)의 논리레벨 'L' 활성화에 따라 조절된 구동력으로, 해당 풀업-제어신호(PDRV<0:N>)를 논리레벨 'L'로 출력한다.
또한, 풀다운-프리-드라이빙부(30)는 풀다운-데이터(N<0>)를 해당 풀다운-구동력-조절신호(N_CON<0:N>)의 논리레벨 'H' 활성화에 따라 조절된 구동력으로, 해당 풀다운-제어신호(NDRV<0:N>)를 논리레벨 'L'로 출력한다.
따라서, 복수의 풀업-드라이버(PM1, …)가 해당 풀업-제어신호(PDRV<0:N>)에 응답하여 논리레벨 'H'로 데이터 출력단(DQ)을 드라이빙한다. 이때, 복수의 풀다운-드라이버(NM1)는 해당 풀다운-제어신호(NDRV<0:N>)에 의해 오프된다.
한편, 입력-데이터(DT)가 논리레벨 'L'인 것으로 경우에 대해 가정하여, 동작을 살펴보도록 한다.
먼저, 데이터 전달부(10)는 입력-데이터(DT)를 반전시켜 논리레벨 'H'의 풀업-데이터(P<0>)와, 풀다운-데이터(N<0>)로 출력한다.
이어, 풀업-프리-드라이빙부(20)는 해당 풀업-구동력-조절신호(P_CON<0:N>)의 논리레벨 'L' 활성화에 따라 조절된 구동력으로, 해당 풀업-제어신호(PDRV<0:N>)를 논리레벨 'H'로 출력한다.
또한, 풀다운-프리-드라이빙부(30)는 풀다운-데이터(N<0>)를 해당 풀다운-구동력-조절신호(N_CON<0:N>)의 논리레벨 'H' 활성화에 따라 조절된 구동력으로, 해 당 풀다운-제어신호(NDRV<0:N>)를 논리레벨 'H' 로 출력한다.
따라서, 복수의 풀다운-드라이버(NM1, …)가 해당 풀다운-제어신호(NDRV<0:N>)에 응답하여 데이터 출력단(DQ)을 논리레벨 'L'로 드라이빙한다.
도 2는 도 1의 종래기술에 따른 반도체메모리소자의 동작 파형도로서, 특히 풀다운-프리-제어신호 NCODE<0> 및 풀업-프리-제어신호 PCODE<0>의 시뮬레이션 파형도를 비교한 도면이다.
도 2에 도시된 바와 같이, (이상적인 경우에) 풀다운-프리-제어신호 NCODE<0>와 풀업-프리-제어신호 PCODE<0>는 신호의 라이징 시점(Rising Timing)과 폴링 시점(Falling Timing)이 같다. 그리고 신호의 논리레벨 'H'와 'L' 스테이트 타이밍(State Timing)이 동일하다. 또한, 신호의 슬루 레이트이 일정하게 유지된다.
참고적으로, 도면에서는 풀다운-프리-제어신호 NCODE<0> 및 풀업-프리-제어신호 PCODE<0>만을 도시하였으나, 모든 풀다운-프리-제어신호(NCODE<0:N>)와 모든 풀업-프리-제어신호(PCODE<0:N>) 역시 동일한 천이 시점과 스테이트 타이밍을 갖는다.
한편, 도 3은 도 1에 도시된 종래기술에 의한 풀다운-제어신호(NDRV<0>) 및 풀업-제어신호(PDRV<0>)의 시뮬레이션 파형도이다.
도 3에 도시된 바와 같이, 풀다운-제어신호(NDRV<0>) 및 풀업-제어신호(PDRV<0>) 역시 라이징 시점(Rising Timing)과 폴링 시점(Falling Timing)이 같다. 이는 풀다운-프리-제어신호 NCODE<0>와 풀업-프리-제어신호 PCODE<0>에 의해 생성되기 때문이다.
또한, 출력-데이터의 슬루 레이트는 PVT(Process Voltage Temperature) 변화에 따라 일정하게 유지되어야 하는데, 이는 프리-풀업 및 풀다운-드라이빙부의 제어신호에 의해 결정된다. 예를 들어, 슬루 레이트가 클 경우에는 스위칭 노이즈(switching noise(Ldi/dt))가 커지게 된다. 또한, 슬루 레이트가 작을 경우에는 출력-데이터의 유효구간(data eye)이 작아져서 타이밍 마진(timing margin)이 줄어든다.
그런데, 실질적인 구동 상황에서, 종래기술의 풀다운-프리-제어신호(NCODE<0:N>) 및 풀업-프리-제어신호(PCODE<0:N>) 각각이 갖는 플라이트 타임(flight time)과 슬루 레이트(Slew Rate)가 달라진다.
이는 복수의 프리-풀다운-제어부(ND1, ND2, …)가 모두 풀다운-데이터(N<0>)를 하나의 입력으로 가져 구동되기 때문이다. 다시 언급하면, 풀다운-데이터(N<0>)를 출력하는 데이터 전달부(10)로부터 복수의 프리-풀다운-제어부(ND1, ND2, …)까지 각각의 위치가 다르다. 위치가 다르기 때문에, 풀다운-프리-제어신호(NCODE<0:N>)의 천이 시점이 서로 달라진다. 풀업-프리-제어신호(PCODE<0:N>)에 관해서는 언급하지 않았으나, 이 역시 앞서 언급한 바와 같이 서로 다른 위치로 인해 다른 천이 시점을 갖게 된다.
따라서, 출력 데이터(DQ)의 스큐를 PVT 변동 시에도 안정적으로 유지하기 위해, 풀업 드라이버 및 풀다운 드라이버의 출력노드에 저항을 배치한다. 그러나, 저항성분을 통해 출력 데이터의 라이징 시간과 폴링 시간을 늘려주더라도, 풀다운-프 리-제어신호(NCODE<0:N>) 및 풀업-프리-제어신호(PCODE<0:N>)의 다른 천이 시점은 극복되지 않는다.
이와 같이, 종래기술은 풀다운-프리-제어신호(NCODE<0:N>)와 풀업-프리-제어신호(PCODE<0:N>)가 PVT 변동이나 플라이트 타임의 차이로 인해, 원치않게 천이 시점 및 스테이트 타임이 달라진다. 이에 의해 구동되는 출력-데이터의 출력 시, 복수의 풀다운 드라이버(NM1, …) 및 풀업 드라이버(PM1, …)가 동시에 턴온되어 순간적으로 피크 커런트의 소모가 발생된다. 피크 전류(peak current)의 노이즈에 의해 출력 데이터(DQ)에서 신호 왜곡이 생긴다. 출력 데이터(DQ)의 신호 왜곡은 고주파(high frequency) 구동 시 AC 타이밍 마진(AC timing margin)을 감소시켜 칩의 성능이 저하된다.
더욱이, 컴퓨터 및 통신제품 등에 널리 사용되고 있는 SDRAM에 대한, 높은 주파수의 동작 요구가 늘어남에 따라 500MHz(tCK 2ns) 이상의 주파수에서도 안정적인 고속 동작 소자의 제작 필요성이 커짐에 따라, 전술한 문제점을 더욱 부각되어 나타난다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 고주파수 또는 PVT 변동 시에도 안정적으로 데이터를 출력할 수 있는 데이터 드라이빙장치를 구비하는 반도체메모리소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 입력-데이터를 반전시켜 풀업-데이터와 풀다운-데이터로 출력하기 위한 데이터 전달수단; 상기 풀업-데이터 및 복수의 풀업-구동력-조절신호에 응답하여 복수의 풀업-제어신호를 출력하기 위한 풀업-프리-드라이빙수단; 상기 풀다운-데이터 및 복수의 풀다운-구동력-조절신호에 응답하여, 상기 복수의 풀업-제어신호와 다른 천이시점을 갖는 복수의 풀다운-제어신호를 출력하기 위한 풀다운-프리-드라이빙수단; 상기 복수의 풀업-제어신호에 응답하여 데이터 출력단을 풀업 드라이빙하기 위한 복수의 풀업-드라이버; 및 상기 복수의 풀다운-제어신호에 응답하여 상기 데이터 출력단을 풀다운 드라이빙하기 위한 복수의 풀다운-드라이버를 구비하는 반도체메모리소자가 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 제1 실시 예에 따른 반도체메모리소자 내 데이터 드라이빙장치의 회로도이다.
도 4를 참조하면, 제1 실시 예에 따른 반도체메모리소자는 입력-데이터(DT)를 반전시켜 풀업-데이터(P<0>)와, 풀다운-데이터(N<0>)로 출력하기 위한 데이터 전달부(100)와, 풀업-데이터(P<0>) 및 복수의 풀업-구동력-조절신호(P_CON<0:N>)에 응답하여 복수의 풀업-제어신호(PDRV<0:N>)를 출력하기 위한 풀업-프리-드라이빙부(200)와, 풀다운-데이터(N<0>) 및 복수의 풀다운-구동력-조절신호(N_CON<0:N>)에 응답하여, 풀업-제어신호(PDRV<0>)와 서로 다른 천이 시점을 갖는 복수의 풀다운-제어신호(NDRV<0:N>)를 출력하기 위한 풀다운-프리-드라이빙부(300)와, 복수의 풀업-제어신호(PDRV<0:N>)에 응답하여 데이터 출력단(DQ)을 풀업 드라이빙하기 위한 복수의 풀업-드라이버(PM2, …)와, 복수의 풀다운-제어신호(NDRV<0:N>)에 응답하여 데이터 출력단(DQ)을 풀다운 드라이빙하기 위한 복수의 풀다운-드라이버(NM2, …)를 구비한다.
여기서, 풀업-프리-드라이빙부(200)에 입력되는 풀업-구동력-조절신호(P_CON<0:N>)의 천이 시점과, 풀다운-프리-드라이빙부(300)에 입력되는 풀다운-구동력-조절신호(N_CON<0:N>) 천이 시점이 서로 다르도록 설계한다. 즉, 각 신호의 천이 시점이 달라진다. 반면, 풀업-구동력-조절신호(P_CON<0:N>) 및 풀다운-구동력-조절신호(N_CON<0:N>)는 서로 동일한 스큐(Skew) 및 슬루 레이트를 가지고 활성화된다.
한편, 각 블록에 대해서 살펴보도록 한다.
먼저, 풀업-프리-드라이빙부(200)는 복수의 풀업-구동력-조절신호(P_CON<0:N>)와 풀업-데이터(P<0>)에 응답하여 복수의 풀업-프리-제어신호(PCODE<0:N>)를 출력하기 위한 복수의 프리-풀업-제어부(NR3, NR4, …)와, 복수의 풀업-프리-제어신호(PCODE<0:N>)에 응답하여 복수의 풀업-제어신호(PDRV<0:N>)가 출력되는 노드를 구동하기 위한 복수의 프리-풀업-드라이버(220, 240, …)를 포함한다.
여기서, 복수의 프리-풀업-제어부(NR1, NR2, …)와 프리-풀업-드라이버(220, 240, …)는 인가되는 신호만 다르고 동일한 회로적 구현을 가지므로, 각 하나만을 예시로서 살펴보도록 한다.
먼저, 프리-풀업-제어부(NR3)는 해당 풀업-구동력-조절신호(P_CON<0>)와 풀업-데이터(P<0>)를 입력으로 갖고 풀업-프리-제어신호(PCODE<0>)를 출력하기 위한 노어게이트를 포함한다.
그리고 프리-풀업-드라이버(220)는 풀업-프리-제어신호(PCODE<0:N>)를 게이트 입력으로 가지며 전원전압의 공급단과 출력노드 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM3)와, 출력노드에 일측단이 접속된 저항(R1)과, 풀업-프리-제어신호(PCODE<0:N>)를 게이트 입력으로 가지며 저항의 타측단과 접지전압의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM3)를 구비하여, 출력노드에 걸린 전압을 풀업-제어신호(PDRV<0>)로 출력한다.
풀다운-프리-드라이빙부(300)는 복수의 풀다운-구동력-조절신호(N_CON<0:N>)와 풀다운-데이터(N<0>)에 응답하여 복수의 풀다운-프리-제어신호(NCODE<0:N>)를 출력하기 위한 복수의 프리-풀다운-제어부(ND3, ND4, …)와, 복수의 풀다운-프리-제어신호(NCODE<0:N>)에 응답하여 복수의 풀다운-제어신호(NDRV<0:N>)가 인가되는 노드를 구동하기 위한 복수의 프리-풀다운-드라이버(320, 340, …)를 포함한다.
또한, 복수의 프리-풀다운-제어부와 프리-풀다운-드라이버는 인가되는 신호만 다르고 동일한 회로적 구현을 가지므로, 각 하나만을 예시로서 살펴보도록 한다.
먼저, 프리-풀다운-제어부(ND3)는 풀다운-구동력-조절신호(N_CON<0:N>)와 풀다운-데이터(N<0>)를 입력으로 갖고 풀다운-프리-제어신호(NCODE<0:N>)를 출력하기 위한 낸드게이트를 포함한다.
그리고 프리-풀다운-드라이버(320)는 풀다운-프리-제어신호(NCODE<0:N>)를 게이트 입력으로 가지며 전원전압의 공급단에 자신의 소스단이 접속된 PMOS트랜지스터(PM4)와, PMOS트랜지스터의 드레인단과 출력노드 사이에 접속된 저항(R2)과, 풀다운-프리-제어신호(NCODE<0:N>)를 게이트 입력으로 가지며 출력노드와 접지전압의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM4)를 구비하여, 출력노드에 걸린 전압을 풀다운-제어신호(NDRV<0>)로 출력한다.
도 5는 도 4에 도시된 본 발명의 풀업-프리-제어신호(PCODE<0>) 및 풀다운-프리-제어신호(NCODE<0>)의 시뮬레이션 파형도이다.
도 5를 참조하면, 앞서 언급한 바와 같이, 라이징 타임은 풀다운-프리-제어신호(NCODE<0>)가 풀업-프리-제어신호(PCODE<0>)보다 빠르면, 폴링 타임은 풀다운-프리-제어신호(NCODE<0>)가 더 빠른 것을 알 수 있다. 또한, 풀다운-프리-제어신호(NCODE<0>) 및 풀업-프리-제어신호(PCODE<0>)의 슬루 레이트는 같다.
도 6은 도 4의 본 발명에 의한 풀다운-제어신호(NDRV<0>) 및 풀업-제어신호(PDRV<0>)의 시뮬레이션 파형도이다.
도 6을 참조하면, 폴링 타이밍은 풀다운-제어신호(NDRV<0>)가 풀업-제어신호(PDRV<0>)보다 더 빠르며, 라이징 타이밍은 풀업-제어신호(PDRV<0>)가 더 빠르다.
이는 앞서 언급한 바와 같이, 본 발명이 풀업-구동력-조절신호(P_CON<0:N>)와, 풀다운-구동력-조절신호(N_CON<0:N>)의 천이 시점은 다르게 하고, 슬루 레이트는 같도록 하기 위해, 프리-풀업-드라이버(200)의 풀다운 패스에 저항을 더 포함하고, 프리-풀다운-드라이버(300)의 풀업 패스에 저항을 더 포함하기 때문이다.
보다 구체적으로 언급하면, 풀다운-제어신호(NDRV<0>) 및 풀업-제어신호(PDRV<0>)가 출력되는 노드에 접속된 저항은 복수의 풀업-드라이버(PM2, …)의 턴오프 시에는 커패시터 성분만을 적용하여 복수의 풀업-제어신호(PDRV<0:N>)가 출력되는 노드의 라이징 신호가 작은 기울기를 갖도록 한다. 또한, 풀업-드라이버의 턴온시에는 복수의 풀업-제어신호(PDRV<0:N>)의 출력노드의 폴링 신호가 RC(Resistance Capacitance) 성분에 기인하여 큰 기울기를 갖도록 한다. 한편, 풀다운-드라이버의 구동방법도 풀업-드라이버와 동일하다. 즉, 풀다운-제어신호(NDRV<0:N>)가 출력되는 노드의 폴링 신호 기울기는 작고, 라이징 신호의 기울기는 크도록 구성한다.
한편, 다음에서는 동작을 간략히 살펴보도록 한다. 이때, 입력-데이터(DT)는 논리레벨 'H'인 것으로 가정한다.
먼저, 데이터 전달부(100)는 입력-데이터(DT)를 반전시켜 논리레벨 'L'의 풀업-데이터(P<0>)와, 풀다운-데이터(N<0>)로 출력한다.
이어, 풀업-프리-드라이빙부(200)는 해당 풀업-구동력-조절신호(P_CON<0:N>)의 논리레벨 'L' 활성화에 따라 조절된 구동력으로, 해당 풀업-제어신호(PDRV<0:N>)를 논리레벨 'L'로 출력한다.
또한, 풀다운-프리-드라이빙부(300)는 풀다운-데이터(N<0>)를 해당 풀다운-구동력-조절신호(N_CON<0:N>)의 논리레벨 'H' 활성화에 따라 조절된 구동력으로, 해당 풀다운-제어신호(NDRV<0:N>)를 논리레벨 'L'로 출력한다.
이때, 앞서 언급한 바와 같이, 폴링 타이밍은 풀다운-제어신호(NDRV<0:N>)가 풀업-제어신호(PDRV<0:N>)보다 더 빠르다. 따라서, 풀다운-드라이버(NM2, …)가 풀다운-제어신호(NDRV<0:N>)에 의해 먼저 오프되고, 이후 풀업-드라이버(PM2, …)가 풀다운-제어신호(NDRV<0:N>)에 응답하여 논리레벨 'H'로 데이터 출력단(DQ)을 드라이빙한다.
한편, 입력-데이터(DT)가 논리레벨 'L'인 것으로 경우에 대해 가정하여, 동작을 살펴보도록 한다.
먼저, 데이터 전달부(100)는 입력-데이터(DT)를 반전시켜 논리레벨 'H'의 풀업-데이터(P<0>)와, 풀다운-데이터(N<0>)로 출력한다.
이어, 풀업-프리-드라이빙부(200)는 해당 풀업-구동력-조절신호(P_CON<0:N>)의 논리레벨 'L' 활성화에 따라 조절된 구동력으로, 해당 풀업-제어신호(PDRV<0:N>)를 논리레벨 'H'로 출력한다.
또한, 풀다운-프리-드라이빙부(300)는 풀다운-데이터(N<0>)를 해당 풀다운-구동력-조절신호(N_CON<0:N>)의 논리레벨 'H' 활성화에 따라 조절된 구동력으로, 해당 풀다운-제어신호(NDRV<0:N>)를 논리레벨 'H'로 출력한다.
한편, 라이징 타이밍은 풀업-제어신호(PDRV<0:N>)가 더 빠르다. 따라서, 풀업-드라이버(PM2, …)가 먼저 턴오프된 이후, 풀다운-드라이버(NM2, …)가 풀다운-제어신호(NDRV<0:N>)에 응답하여 데이터 출력단(DQ)을 논리레벨 'L'로 드라이빙한다.
전술한 바와 같이, 풀업- 및 풀다운-구동력-조절신호(P_CON<0:N>, N_CON<0:N>)에 의한 데이터 출력단(DQ)이 논리레벨 'H'로 구동될 때, 풀다운 드라이버(NM2, …)의 턴 오프(Turn off) 타임이 풀업 드라이버(PM2, …)의 턴온(Turn on) 타임보다 빠르다. 그리고 데이터 출력단(DQ)이 논리레벨 'L'로 구동될 때에는, 풀업 드라이버(PM2, …)의 턴오프 타임이 풀다운 드라이버(NM2, …)의 턴온 타임보다 빠르다.
그러므로, 본 발명은 데이터 출력 시 풀업-드라이버와 풀다운-드라이버가 동시에 턴온되지 않으므로, 종래와 같은 피크 전류의 발생을 방지할 수 있다. 즉, 종래 이러한 피크 전류 성분에서 기인한 노이즈를 감소시켜, 본 발명은 보다 정확한 데이터를 출력한다.
도 7은 본 발명의 제2 실시 예에 따른 반도체메모리소자 내 데이터 드라이빙 장치의 회로도이다. 참고적으로, 도 7에서는 도 4의 제1 실시 예에 비해 다른 구성을 갖는 블록에만 새로운 도면 부호를 부여하고, 동일한 블록에 대해서는 동일한 도면부호를 사용한다.
도 7를 참조하여 도 4에 도시된 제1 실시 예와 비교하여 보면, 풀업-프리-드라이빙부(200)와 풀다운-프리-드라이빙부(300) 내 프리-풀업-드라이버(220, 240, …) 및 프리-풀다운-드라이버의 구현이 다른 것을 알 수 있다. 또한, 데이터 전달부(100)의 구현이 다르다.
살펴보면, 프리-풀업-드라이버(280)는 풀업-프리-제어신호(PCODE<0:N>)를 게 이트 입력으로 가지며 전원전압의 공급단과 노드 N1 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM5)와, 풀업-프리-제어신호(PCODE<0:N>)를 게이트 입력으로 가지며 노드 N1과 접지전압의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM5)와, 노드 N1과 출력노드 사이에 접속된 저항(R3)를 구비하여, 출력노드에 걸린 전압을 풀업-제어신호(PDRV<0>)로 출력한다.
프리-풀다운-드라이버(380)는 풀다운-프리-제어신호(NCODE<0:N>)를 게이트 입력으로 가지며 전원전압의 공급단과 노드 N2 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM6)와, 풀다운-프리-제어신호(NCODE<0:N>)를 게이트 입력으로 가지며 노드 N2와 접지전압의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM6)와, 노드 N2와 출력노드 사이에 접속된 저항(R4)를 구비하여, 출력노드에 걸린 전압을 풀다운-제어신호(NDRV<0>)로 출력한다.
여기서, 프리-풀업-드라이버(280) 내 PMOS트랜지스터는 NMOS트랜지스터에 비해 보다 빠르게 구동한다. 그리고 프리-풀다운-드라이버(380) 내 NMOS트랜지스터는 PMOS트랜지스터에 비해 보다 빠르게 구동한다.
또한, 데이터 전달부(100)는 입력-데이터(DT)를 반전시키기 위한 인버터(I1)와, 인버터(I1)의 출력신호를 지연시켜, 풀다운-데이터(N<0>) 보다 빠른 라이징 시간을 갖는 풀업-데이터(P<0>)로 출력하기 위한 풀업-데이터-출력부(120)와, 인버터(I1)의 출력신호를 지연시켜, 풀업-데이터(P<0>) 보다 빠른 폴링 시간을 갖는 풀다운-데이터(N<0>)로 출력하기 위한 풀다운-데이터-출력부(140)를 구비한다.
그리고 풀업-데이터-출력부(120)는 인버터(I1)의 출력신호를 반전시키기 위 한 제1 인버터(I2)와, 제1 인버터(I2)의 출력신호를 반전시켜 풀업-데이터(P<0>)로 출력하기 위한 제2 인버터(I3)를 포함한다.
여기서, 제1 인버터(I2) 내 PMOS트랜지스터의 랭스를 NMOS트랜지스터보다 길게 해주며, 제2 인버터(I3) 내 NMOS트랜지스터의 랭스를 PMOS트랜지스터 보다 길게 해준다.
풀다운-데이터-출력부(140)는 인버터(I1)의 출력신호를 반전시키기 위한 제3 인버터(I4)와, 제3 인버터(I4)의 출력신호를 반전시켜 풀다운-데이터(N<0>)로 출력하기 위한 제4 인버터(I5)를 포함한다.
여기서, 제3 인버터(I4) 내 PMOS트랜지스터의 랭스를 NMOS트랜지스터보다 길게 해주며, 제4 인버터(I5) 내 NMOS트랜지스터의 랭스를 PMOS트랜지스터 보다 길게 해준다.
따라서, 제2 실시 예에 따른 반도체메모리소자 역시 도 5 및 도 6과 같은 시뮬레이션 파형을 갖는다. 특히, 풀업-제어신호(PDRV<0>) 및 풀다운-제어신호(NDRV<0>)가 서로 다른 천이시점을 갖는 것을 알 수 있다. 다시 언급하면, 폴링 타이밍은 풀다운-제어신호(NDRV<0>)가 풀업-제어신호(PDRV<0>)보다 더 빠르며, 라이징 타이밍은 풀업-제어신호(PDRV<0>)가 더 빠르다. 또한, 풀다운-제어신호(NDRV<0>) 및 풀업-제어신호(PDRV<0>)는 동일한 슬루 레이트를 갖는다.
그러므로, 제1 및 제2 실시 예에 따른 반도체메모리소자는 출력-데이터의 풀업 또는 풀다운 구동을 제어하기 위한 풀업- 및 풀다운-드라이버의 구동 타이밍을 서로 다르게 한다. 풀업- 및 풀다운-프리-드라이빙부의 구동 시 풀업-드라이버와 풀다운-드라이버의 온/오프 타이밍을 다르게 제어한다. 본 발명은, 풀업-드라이버 및 풀다운-드라이버의 슬루-레이트(Slew Rate)은 일정하게 확보하면서, 각 드라이버의 턴오프 타이밍을 턴온 타이밍 보다 빠르게 설정하므로써, 풀업-드라이버와 풀다운-드라이버가 동시에 턴온되어 발생하는 피크 전류 성분에 의한 노이즈 발생을 억제한다.
또한, 프리-풀업 및 프리-풀다운-드라이빙부 동작을 정확히 제어함으로써, 출력-데이터를 드라이빙하기 위한 풀업- 및 풀다운-드라이버의 동작 특성을 개선할 수 있다.
다시 언급하면, 본 발명은 프리-풀업-드라이빙부 및 프리-풀다운-드라이빙부의 구동시 풀업-드라이버와 풀다운-드라이버의 온/오프 타임을 다르게 적용하여 슬루 레이트는 일정하게 확보하고, 풀업-드라이버 및 풀다운-드라이버의 스위칭 전류(switching current)를 줄임으로써 출력-데이터을 안정적으로 구현할 수 있다.
따라서, 본 발명은 동작 주파수 500MHz 이상의 초고속 SDRAM에서 내부 제어신호의 플라이트 타임의 차이, 고속 동작에 기인하여 발생되는 지터(Jitter), PVT (Process, Voltage, Temperature) 변화에 의해 프리-풀업 및 프리-풀다운-드라이빙부가 갖는 구동 신호의 타이밍 마진의 감소 현상을 억제할 수 있다.
더욱이, 본 발명은 컴퓨터 및 통신제품 등에 널리 사용되고 있는 SDRAM의 높은 주파수 동작에 대한 요구가 늘어남에 따라 500MHz(tCK 2ns) 이상의 주파수에서도 안정적인 고속 동작할 수 있다. 따라서, 모든 초고속 반도체메모리소자의 프리-드라이빙부의 구동을 위한 방법으로 확대 적용할 수 있다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 풀업-드라이버와 풀다운-드라이버의 온/오프 타임을 다르게 적용하여 슬루 레이트는 일정하게 확보하고, 풀업-드라이버 및 풀다운-드라이버의 스위칭 전류를 줄임으로써, 출력-데이터의 스큐(skew)를 PVT 변동에 따라 안정적으로 생성한다.

Claims (18)

  1. 입력-데이터를 반전시켜 풀업-데이터와 풀다운-데이터로 출력하기 위한 데이터 전달수단;
    상기 풀업-데이터 및 복수의 풀업-구동력-조절신호에 응답하여 복수의 풀업-제어신호를 출력하기 위한 풀업-프리-드라이빙수단;
    상기 풀다운-데이터 및 복수의 풀다운-구동력-조절신호에 응답하여, 상기 복수의 풀업-제어신호와 다른 천이시점을 갖는 복수의 풀다운-제어신호를 출력하기 위한 풀다운-프리-드라이빙수단;
    상기 복수의 풀업-제어신호에 응답하여 데이터 출력단을 풀업 드라이빙하기 위한 복수의 풀업-드라이버; 및
    상기 복수의 풀다운-제어신호에 응답하여 상기 데이터 출력단을 풀다운 드라이빙하기 위한 복수의 풀다운-드라이버
    를 구비하는 반도체메모리소자.
  2. 제1항에 있어서,
    상기 복수의 풀다운-제어신호의 폴링 타이밍이 상기 복수의 풀업-제어신호의 폴링 타이밍보다 더 빠르며, 상기 복수의 풀업-제어신호의 라이징 타이밍이 상기 상기 복수의 풀다운-제어신호의 라이징 타이밍보다 더 빠른 것을 특징으로 하는 반도체메모리소자.
  3. 제2항에 있어서,
    상기 풀업-프리-드라이빙수단은,
    상기 복수의 풀업-구동력-조절신호와 상기 풀업-데이터에 응답하여 복수의 풀업-프리-제어신호를 출력하기 위한 복수의 프리-풀업-제어부와,
    상기 복수의 풀업-프리-제어신호에 응답하여 상기 복수의 풀업-제어신호가 출력되는 노드를 구동하기 위한 복수의 프리-풀업-드라이버를 포함하는 것을 특징으로 하는 반도체메모리소자.
  4. 제3항에 있어서,
    상기 복수의 프리-풀업-드라이버는 각각,
    해당 풀업-프리-제어신호를 게이트 입력으로 하며 전원전압 공급단과 출력노드 사이에 소스-드레인 경로를 갖는 제1 PMOS트랜지스터와,
    상기 출력노드에 일측단이 접속된 제1 저항과,
    해당 풀업-프리-제어신호를 게이트 입력으로 하며 상기 제1 저항의 타측단과 접지전압 공급단 사이에 드레인-소스 경로를 갖는 제2 NMOS트랜지스터를 구비하여,
    상기 출력노드를 통해 해당 풀업-제어신호를 출력하는 것을 특징으로 하는 반도체메모리소자.
  5. 제4항에 있어서,
    상기 복수의 프리-풀업-제어부는 각각,
    해당 풀업-구동력-조절신호와 상기 풀업-데이터를 입력으로 하여 해당 풀업-프리-제어신호를 출력하기 위한 노어게이트를 포함하는 것을 특징으로 하는 반도체메모리소자.
  6. 제2항에 있어서,
    상기 풀다운-프리-드라이빙수단은,
    상기 복수의 풀다운-구동력-조절신호와 상기 풀다운-데이터에 응답하여 복수의 풀다운-프리-제어신호를 출력하기 위한 복수의 프리-풀다운-제어부와,
    상기 복수의 풀다운-프리-제어신호에 응답하여 복수의 풀다운-제어신호가 출력되는 노드를 구동하기 위한 복수의 프리-풀다운-드라이버를 포함하는 것을 특징으로 하는 반도체메모리소자.
  7. 제6항에 있어서,
    상기 복수의 프리-풀다운-드라이버는 각각,
    해당 풀다운-프리-제어신호를 게이트 입력으로 하며 전원전압 공급단에 자신의 소스단이 접속된 제2 PMOS트랜지스터와,
    상기 제2 PMOS트랜지스터의 드레인단과 출력노드 사이에 접속된 제2 저항과,
    해당 풀다운-프리-제어신호를 게이트 입력으로 가지며 상기 출력노드와 접지전압 공급단 사이에 드레인-소스 경로를 갖는 제2 NMOS트랜지스터를 구비하여,
    상기 출력노드를 통해 해당 풀다운-제어신호를 출력하는 것을 특징으로 하는 반도체메모리소자.
  8. 제7항에 있어서,
    상기 복수의 프리-풀다운-제어부는 각각,
    해당 풀다운-구동력-조절신호와 상기 풀다운-데이터를 입력으로 하여 해당 풀다운-프리-제어신호를 출력하기 위한 낸드게이트를 포함하는 것을 특징으로 하는 반도체메모리소자.
  9. 제3항에 있어서,
    상기 복수의 프리-풀업-드라이버는 각각,
    해당 풀업-프리-제어신호를 게이트 입력으로 하며 전원전압 공급단과 제1 노드 사이에 소스-드레인 경로를 갖는 제1 PMOS트랜지스터와,
    해당 풀업-프리-제어신호를 게이트 입력으로 하며 상기 제1 노드와 접지전압 공급단 사이에 드레인-소스 경로를 갖는 제1 NMOS트랜지스터와,
    상기 제1 노드와 해당 풀업-제어신호가 출력되는 출력노드 사이에 접속된 제1 저항을 구비하는 것을 특징으로 하는 반도체메모리소자.
  10. 제9항에 있어서,
    상기 제1 PMOS트랜지스터는 상기 제1 NMOS트랜지스터와 같은 슬루 레이트를 가지되, 서로 다른 천이시점을 갖는 것을 특징으로 하는 반도체메모리소자.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 제1항에 있어서,
    상기 데이터 전달수단은,
    상기 입력-데이터를 반전시키기 위한 제1 인버터와,
    상기 제1 인버터의 출력신호를 지연시켜, 상기 풀다운-데이터에 비해 더 빠른 라이징 시간을 갖는 상기 풀업-데이터로 출력하기 위한 풀업-데이터-출력부와,
    상기 제1 인버터의 출력신호를 지연시켜, 상기 풀업-데이터에 비해 더 빠른 폴링 시간을 갖는 상기 풀다운-데이터로 출력하기 위한 풀다운-데이터-출력부를 구비하는 것을 특징으로 하는 반도체메모리소자.
  17. 제16항에 있어서,
    상기 풀업-데이터-출력부는,
    상기 제1 인버터의 출력신호를 반전시키기 위한 제2 인버터와,
    상기 제2 인버터의 출력신호를 반전시켜 상기 풀업-데이터로 출력하기 위한 제3 인버터를 포함하며,
    상기 제2 인버터 내 PMOS트랜지스터의 랭스가 NMOS트랜지스터보다 길며, 제3 인버터 내 NMOS트랜지스터의 랭스가 PMOS트랜지스터 보다 긴 것을 특징으로 하는 반도체메모리소자.
  18. 제17항에 있어서,
    상기 풀다운-데이터-출력부는,
    상기 제1 인버터의 출력신호를 반전시키기 위한 제4 인버터와,
    상기 제4 인버터의 출력신호를 반전시켜 상기 풀다운-데이터로 출력하기 위한 제5 인버터를 포함하며,
    상기 제4 인버터 내 PMOS트랜지스터의 랭스가 NMOS트랜지스터보다 길며, 상기 제5 인버터 내 NMOS트랜지스터의 랭스가 PMOS트랜지스터 보다 긴 것을 특징으로 하는 반도체메모리소자.
KR1020070032057A 2007-03-31 2007-03-31 데이터 드라이빙장치를 구비하는 반도체메모리소자 KR100864625B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070032057A KR100864625B1 (ko) 2007-03-31 2007-03-31 데이터 드라이빙장치를 구비하는 반도체메모리소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070032057A KR100864625B1 (ko) 2007-03-31 2007-03-31 데이터 드라이빙장치를 구비하는 반도체메모리소자

Publications (2)

Publication Number Publication Date
KR20080089072A KR20080089072A (ko) 2008-10-06
KR100864625B1 true KR100864625B1 (ko) 2008-10-22

Family

ID=40151003

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070032057A KR100864625B1 (ko) 2007-03-31 2007-03-31 데이터 드라이빙장치를 구비하는 반도체메모리소자

Country Status (1)

Country Link
KR (1) KR100864625B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100109773A (ko) 2009-04-01 2010-10-11 삼성전자주식회사 반도체 장치
KR101113332B1 (ko) 2010-09-10 2012-03-13 주식회사 하이닉스반도체 출력드라이버
KR20140000010A (ko) 2012-06-22 2014-01-02 삼성전자주식회사 반도체 메모리 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040048036A (ko) * 2002-12-02 2004-06-07 주식회사 하이닉스반도체 슬루레이트 조정이 이루어지는 반도체메모리장치의데이터출력버퍼회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040048036A (ko) * 2002-12-02 2004-06-07 주식회사 하이닉스반도체 슬루레이트 조정이 이루어지는 반도체메모리장치의데이터출력버퍼회로

Also Published As

Publication number Publication date
KR20080089072A (ko) 2008-10-06

Similar Documents

Publication Publication Date Title
KR100853468B1 (ko) 온 다이 터미네이션 장치를 구비하는 반도체메모리소자 및그의 구동방법
KR100480598B1 (ko) 프리앰블 기능을 갖는 반도체 메모리 장치
KR100956781B1 (ko) 데이터 출력회로
JP2002025258A (ja) 半導体メモリ装置で用いられる遅延固定ループ
US9071247B2 (en) Semiconductor device for performing preemphasis operation
JP2007213773A (ja) 半導体記憶装置のデータ出力回路及び方法
US8963606B2 (en) Clock control device
US9496870B2 (en) Semiconductor device
KR101848758B1 (ko) 반도체 장치 및 반도체 장치의 동작방법
KR100942972B1 (ko) 출력 드라이버
KR100864625B1 (ko) 데이터 드라이빙장치를 구비하는 반도체메모리소자
KR100543203B1 (ko) 유효 데이타 윈도우의 조절이 가능한 반도체 메모리장치의 데이타 출력 버퍼
KR100902047B1 (ko) 클럭 조절 회로 및 이를 이용한 반도체 메모리 장치
JP5618772B2 (ja) 半導体装置
US8754688B2 (en) Signal output circuit and semiconductor device including the same
KR100902126B1 (ko) 반도체 메모리 소자와 그의 구동 방법
KR100776740B1 (ko) 반도체 메모리의 데이터 출력장치 및 방법
JP4871636B2 (ja) 波形幅調整回路
KR100956775B1 (ko) 반도체 집적 회로의 노어 연산 장치
KR101206499B1 (ko) 집적 회로
US20190165768A1 (en) Signal driver circuit and semiconductor apparatus using the signal driver circuit
KR20090114959A (ko) 반도체 소자의 출력 드라이버
US7349290B2 (en) Semiconductor memory device
KR100933799B1 (ko) 듀티 사이클 보정 회로와 그의 구동 방법
KR100378686B1 (ko) 플립플롭 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee