KR100721062B1 - 멀티레벨 메모리 내의 일부 메모리 블록을 바이너리 메모리블록으로 이용하는 비휘발성 반도체 메모리 장치 - Google Patents

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Abstract

비휘발성 반도체 메모리 장치가 메모리 셀 어레이, 인터페이스, 및 기입 회로를 포함한다. 기입 회로는 인터페이스에 입력된 데이터 기입 명령에 따라서 제1 기입 절차 또는 제2 기입 절차에 의해 메모리 셀 어레이에 데이터를 선택적으로 기입할 수 있다. 제1 기입 절차에 의한 데이터 기입 명령이 인터페이스로부터 입력되는 경우, 기입 회로는 플래그 데이터가 제1 값을 가질 때는 명령을 실행하고 플래그 데이터가 제2 값을 가질 때는 명령을 실행하지 않는다.
비휘발성 반도체 메모리 장치, 바이너리, 멀티레벨, 플래그 데이터

Description

멀티레벨 메모리 내의 일부 메모리 블록을 바이너리 메모리 블록으로 이용하는 비휘발성 반도체 메모리 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE WHICH USES SOME MEMORY BLOCKS IN MULTI-LEVEL MEMORY AS BINARY MEMORY BLOCKS}
[관련 출원의 상호 참조]
이 출원은 2003년 9월 29일자로 출원된 일본 특허 출원 제2003-338545호에 기초한 것으로 그 우선권을 주장한다. 상기 출원의 전체 내용은 본 명세서에 참고로 통합된다.
본 발명은 전기적으로 재기입 가능한 비휘발성 반도체 메모리 장치에 관한 것으로, 특히, 멀티레벨 정보를 저장하는 메모리 셀 어레이 내의 일부 메모리 블록을 바이너리 정보를 저장하는 메모리 블록으로서 선택적으로 이용하는 플래시 메모리에 관한 것이다.
많은 메모리 시스템들에서, 파일 할당 테이블(FAT)이 필요하다. FAT는 각 파일의 위치를 저장하는 블록이다. FAT는 메모리 시스템에 대하여 기입 또는 소거가 실행될 때마다 재기입되어야 한다. 이를 위하여, FAT가 기입되는 영역에서는 기입 속도가 가능한 한 높아야 한다.
현재의 플래시 메모리들에서는, 하나의 셀에 1 비트 정보를 저장하는 정규 메모리 셀(바이너리 기법) 및 하나의 셀에 2 비트 정보(또는 3 비트 이상의 정보)를 저장할 수 있는 멀티레벨 기법을 이용하는 메모리 셀이 공지되어 있다.
멀티레벨 기법을 이용한 메모리 셀에서, 예를 들어, 메모리 셀의 임계 전압 Vth의 분포는 도 1에 도시된 바와 같이 4 단계로 변화된다. "01", "00", "10", 또는 "11"을 각 분포에 대응시킴으로써 2 비트 정보가 저장된다. 이 멀티레벨 기법이 채용될 경우, 저장 용량은 바이너리 기법에 비하여 배가될 수 있다.
멀티레벨 기법을 채용하는 플래시 메모리에서, 기입 속도는 바이너리 기법에서보다 낮다. 이에 대한 조치로, 메모리 셀 어레이는 복수의 블록으로 분할되어, 빈번히 기입 액세스되는 FAT와 같은 블록에서는 멀티레벨 기법이 사용되지 않는다. 즉, 도 2에 도시된 바와 같이, 기입 속도를 향상시키기 위하여, 바이너리 기법을 이용한 기입이 선택적으로 실행된다. 이러한 구성에 의하면, 바이너리 기법 블록들에 의해 고속 기입이 구현됨과 동시에 멀티레벨 기법 블록들에 의해 저장 용량이 확보된다.
NAND 플래시 메모리는 바이너리 기법 및 멀티레벨 기법에 대해 상이한 기입 방법을 이용한다. 바이너리 기법은 셀프부스트(self-boost)(SB) 방법을 이용한다. 멀티레벨 기법은 소거 영역 셀프부스트(erased area self-boost)(EASB) 방법을 이용한다. 이들 방법에서, "0" 기입은 동일한 방식으로 실행된다. 기입 전압 Vpgm(예컨대, 20V)이 선택된 워드선(선택된 셀 트랜지스터의 제어 게이트)에 인가된다. 중간 전압 Vpass(예컨대, 10V)가 비선택된 워드선들에 인가된다. 비트선 BL은 0V로 설정되고, 비트선 측의 선택 트랜지스터 SGD의 게이트는 전원 전압 Vdd로 설정 되어 선택 트랜지스터 SGD가 도전 상태로 설정된다. 따라서, 선택된 셀 트랜지스터의 부유 게이트에 전자들이 주입되어 임계 전압이 증가된다.
반대로, "1" 기입(비기입)이 실행되는 방식은 SB 방법과 EASB 방법 간에 변화한다. SB 방법에서는, 도 3에 도시된 바와 같이, 기입 전압 Vpgm(20V)이 선택된 워드선에 인가된다. 중간 전압 Vpass(10V)가 비선택된 워드선들에 인가된다. 비트선 BL은 전원 전압 Vdd로 설정되고, 비트선 측의 선택 트랜지스터 SGD의 게이트는 전원 전압 Vdd로 설정되어 선택 트랜지스터 SGD가 비도전 상태로 설정된다. 또한, 공통 소스선 측의 선택 트랜지스터 SGS의 게이트는 0V로 설정되어 선택 트랜지스터 SGS도 비도전 상태로 설정된다. 따라서, 선택된 셀 트랜지스터의 부유 게이트에 아무런 전자도 주입되지 않아, 임계 전압이 소거 상태를 유지한다. 상술한 바와 같이, SB 방법에서는, 선택된 셀 트랜지스터에 대한 기입은 선택 트랜지스터들 SGD와 SGS 간에 직렬 접속된 셀 트랜지스터들을 도전 상태로 설정하면서 실행된다.
한편, EASB 방법에서는, 도 4에 도시된 바와 같이, 기입 전압 Vpgm(20V)이 선택된 워드선에 인가되어 선택된 워드선의 소스선 측에 인접한 워드선이 0V로 설정된다. 중간 전압 Vpass(10V)가 나머지 비선택된 워드선들에 인가된다. 비트선 BL은 전원 전압 Vdd로 설정되고, 비트선 측의 선택 트랜지스터 SGD의 게이트는 전원 전압 Vdd로 설정되어 선택 트랜지스터 SGD가 비도전 상태로 설정된다. 또한, 공통 소스선 측의 선택 트랜지스터 SGS의 게이트는 0V로 설정되어 선택 트랜지스터 SGS도 비도전 상태로 설정된다. 따라서, 선택된 셀 트랜지스터의 부유 게이트에 아무런 전자도 주입되지 않아, 임계 전압이 소거 상태를 유지한다. 상술한 바와 같이, EASB 방법에서는, 선택된 셀 트랜지스터에 대한 기입은 선택된 셀 트랜지스터들의 비트선 측의 셀 트랜지스터를 도전 상태로 설정하고, 선택된 셀 트랜지스터의 소스선 측에 인접한 셀 트랜지스터를 비도전 상태로 설정하면서 실행된다. 이 방법은 멀티레벨 기법을 이용한 기입에서 기입 오류를 줄이기 위해 필요하다.
셀 트랜지스터는 제어 게이트 전압이 0V일 때 컷오프되는 임계 전압으로 설정되어야 한다. 이 때문에, 소거 방법도 변화한다. EASB 방법으로 기입을 실행하기 위해서는, 셀 트랜지스터의 임계 전압이 너무 낮아서는 안 된다. 따라서, 도 5에서 이점쇄선으로 표시된 바와 같이 소거에 의해 분포되는 임계 전압 Vth를 실선으로 표시된 소정 레벨로 다시 기입하는 동작(소프트-프로그램)이 수행되어야 한다.
상술한 바와 같이, 바이너리 기법 및 멀티레벨 기법은 상이한 기입 및 소거 방법들을 이용한다. 만일 하나의 메모리 셀 어레이가 바이너리 기법 블록들 및 멀티레벨 기법 블록들 둘 다를 포함해야 한다면, 바이너리 블록들 및 멀티레벨 블록들은 소거 후에 판별되어야 한다.
예를 들어, 일본 특허 출원 공개 공보 제2001-210082호는 메모리 셀 어레이 내에 바이너리 메모리 셀 영역 및 멀티레벨 메모리 셀 영역이 따로따로 형성되는 비휘발성 반도체 메모리 장치 및 데이터 기억 시스템을 개시하고 있다. 데이터 기입 시에, 바이너리 영역 또는 멀티레벨 영역을 식별하는 플래그 데이터가 각 워드선마다 기입된다. 플래그 데이터가 판독될 때, 바이너리 페이지 또는 멀티레벨 페 이지가 식별될 수 있어, 바이너리 기법 또는 멀티레벨 기법에 대응하는 기입 또는 판독이 실행될 수 있다. 그러나, 이 종래 기술에 개시된 기법에서는, 바이너리 메모리 셀 영역 및 멀티레벨 메모리 셀 영역이 사전에 따로따로 형성된다. 이 때문에, 사용자에 의한 선택의 자유도가 낮다.
일본 특허 출원 공개 공보 제2001-006374호는 바이너리 또는 멀티레벨 모드에서 선택적으로 작동되는 반도체 메모리 장치 및 시스템을 개시하고 있다. 이 종래 기술에 개시된 기법에서는, 기억 영역을 각 워드선마다 바이너리 영역 또는 멀티레벨 영역으로서 선택적으로 이용하기 위하여, 기억 영역이 바이너리 영역 또는 멀티레벨 영역으로 할당되는 것을 나타내기 위한 바이너리/멀티레벨 관리 테이블이 준비된다. 사용자는 그 장치를 바이너리 또는 멀티레벨 모드에서 자유로이 작동시킬 수 있다. 그러나, 바이너리 블록들과 멀티레벨 블록들 간을 판별하기 위한 전용 하드웨어가 필요하여, 결과적으로 칩 사이즈의 증가한다.
상술한 바와 같이, 종래의 비휘발성 반도체 메모리 장치들에서는, 메모리 셀 어레이 내의 블록들이 바이너리 또는 멀티레벨 모드에서 선택적으로 작동되어야 한다면, 사용자에 의한 선택의 자유도가 낮아진다. 블록 선택의 자유도가 증가되어야 한다면, 전용 하드웨어가 필요하여, 결과적으로 칩 사이즈가 증가한다.
<발명의 개시>
본 발명의 일 국면에 따르면, 비휘발성 반도체 메모리 장치로서, 전기적으로 재기입 가능한 비휘발성 반도체 메모리 셀들을 갖는 복수의 메모리 블록으로 구성된 메모리 셀 어레이와, 외부 장치와 통신하는 인터페이스와, 상기 인터페이스에 입력된 데이터 기입 명령에 따라서 제1 기입 절차 또는 제2 기입 절차에 의해 상기 메모리 셀 어레이에 데이터를 기입하는 기입 회로 - 상기 제1 기입 절차에 의한 상기 데이터 기입 명령이 상기 인터페이스로부터 입력되는 경우, 상기 기입 회로는 상기 기입 명령에 의해 기입 액세스될 블록 내의 메모리 셀에 기입된 플래그 데이터가 제1 값을 가질 때는 상기 기입 명령을 실행하고 상기 플래그 데이터가 제2 값을 가질 때는 상기 기입 명령을 실행하지 않음 - 를 포함하는 비휘발성 반도체 메모리 장치가 제공된다.
본 발명의 다른 국면에 따르면, 비휘발성 반도체 메모리 장치로서, 전기적으로 재기입 가능한 비휘발성 반도체 메모리 셀들을 갖는 복수의 메모리 블록으로 구성된 메모리 셀 어레이와, 외부 장치와 통신하는 인터페이스와, 상기 인터페이스에 입력된 데이터 소거 명령에 따라서 제1 소거 절차 또는 제2 소거 절차에 의해 각 메모리 블록마다 상기 메모리 셀들 내의 데이터를 소거하는 소거 회로 - 상기 제1 소거 절차에 의한 상기 데이터 소거 명령이 상기 인터페이스로부터 입력되는 경우, 상기 소거 회로는 상기 제1 소거 절차를 이용하여 선택된 메모리 블록 내의 상기 메모리 셀들의 소거를 실행하고 상기 소거된 메모리 블록 내의 일부 메모리 셀들에 플래그 데이터를 기입함 - 와, 상기 인터페이스에 입력된 데이터 기입 명령에 따라서 상기 소거가 상기 제1 소거 절차를 이용하여 실행될 때는 제1 기입 절차에 의해 또는 상기 소거가 상기 제2 소거 절차를 이용하여 실행될 때는 제2 기입 절차에 의해 각 메모리 블록의 각 페이지에 데이터를 기입하는 기입 회로 - 상기 제1 기입 절차에 의한 상기 데이터 기입 명령이 상기 인터페이스로부터 입력되는 경우, 상기 기입 회로는 상기 기입 명령에 의해 기입 액세스될 블록 내의 일부 메모리 셀들에 기입된 상기 플래그 데이터가 제1 값을 가질 때는 상기 기입 명령을 실행하고 상기 플래그 데이터가 제2 값을 가질 때는 상기 기입 명령을 실행하지 않음 - 를 포함하는 비휘발성 반도체 메모리 장치가 제공된다.
도 1은 멀티레벨 기법을 이용한 메모리 셀의 임계 전압 분포를 보여주는 도면이다.
도 2는 멀티레벨 기법 및 바이너리 기법을 이용한 종래의 비휘발성 반도체 메모리 셀을 설명하기 위한 블록도이다.
도 3은 SB 방법에 의한 기입 동작을 설명하기 위한 단면도이다.
도 4는 EASB 방법에 의한 기입 동작을 설명하기 위한 단면도이다.
도 5는 EASB 방법에 의해 기입을 실행하기 위한 소거 동작을 설명하기 위한 도면이다.
도 6은 본 발명의 실시예에 따른 비휘발성 반도체 메모리 장치를 설명하기 위하여 플래시 메모리의 구성을 보여주는 블록도이다.
도 7은 도 6에 도시된 메모리 셀 어레이의 구조를 보여주는 회로도이다.
도 8은 도 7에 도시된 각 메모리 블록의 구조를 보여주는 개략도이다.
도 9a는 바이너리 모드에서의 소거 절차를 보여주는 흐름도이다.
도 9b는 멀티레벨 모드에서의 소거 절차를 보여주는 흐름도이다.
도 10a는 바이너리 모드에서의 기입 절차를 보여주는 흐름도이다.
도 10b는 멀티레벨 모드에서의 기입 절차를 보여주는 흐름도이다.
도 11은 외부 장치로 바이너리 플래그 데이터를 판독하기 위한 절차를 보여주는 흐름도이다.
도 12a는 바이너리 모드에서의 다른 기입 절차를 보여주는 흐름도이다.
도 12b는 멀티레벨 모드에서의 다른 기입 절차를 보여주는 흐름도이다.
도 6 내지 8은 본 발명의 실시예에 따른 비휘발성 반도체 메모리 장치를 설명하기 위한 도면들이다. 도 6은 플래시 메모리의 구성을 보여주는 블록도이다. 도 7은 도 6에 도시된 메모리 셀 어레이의 구조를 보여주는 회로도이다. 도 8은 도 7에 도시된 각 메모리 블록의 구조를 보여주는 개략도이다. NAND 플래시 메모리가 일례로 도시되어 있고, 바이너리 모드와 멀티레벨 모드 간의 스위칭과 관련된 주요 부분이 도시되어 있다.
플래시 메모리 셀들을 매트릭스로 배열하여 메모리 셀 어레이(1)가 구성된다. 메모리 셀 어레이(1)에 인접하여 열 제어 회로(column control circuit)(2)가 배열된다. 열 제어 회로(2)는 메모리 셀 어레이(1)의 비트선들을 제어하여 메모리 셀들에 대한 데이터 소거, 데이터 기입, 또는 데이터 판독을 실행한다. 메모리 셀 어레이(1)의 워드선을 선택하고 그 워드선에 소거, 기입, 또는 판독에 필요한 전압을 인가하는 행 제어 회로(row control circuit)(3)가 배열된다. 또한, 메모리 셀 어레이(1)의 소스선을 제어하는 소스선 제어 회로(4) 및 메모리 셀 어레이(1)가 형성되어 있는 p-웰을 제어하는 p-웰 제어 회로(5)가 배열된다.
기입 데이터를 수신하고, 판독 데이터를 출력하고, 어드레스 데이터 또는 명령 데이터를 수신하는 데이터 입출력 버퍼(6)가 I/O 선을 통하여 외부 호스트(미도시)에 접속된다. 데이터 입출력 버퍼(6)는 수신된 기입 데이터를 열 제어 회로(2)에 송신하고 열 제어 회로(2)로부터 판독 데이터를 수신한다. 게다가, 데이터 입출력 버퍼(6)는, 메모리 셀을 선택하기 위하여, 상태 머신(8)을 통하여 열 제어 회로(2) 또는 행 제어 회로(3)에 외부 어드레스 데이터를 송신한다. 또한, 데이터 입출력 버퍼(6)는 호스트로부터 명령 인터페이스(7)로 명령 데이터를 송신한다.
명령 인터페이스(7)는, 호스트로부터 제어 신호를 수신함과 동시에, 데이터 입출력 버퍼(6)에 입력된 데이터가 기입 데이터인지, 명령 데이터인지, 어드레스 데이터인지를 판정한다. 만일 그 데이터가 명령 데이터이면, 그것은 수신 명령 신호로서 상태 머신(8)에 전송된다.
상태 머신(8)은 전체 플래시 메모리를 관리한다. 상태 머신(8)은 명령 인터페이스(7)를 통하여 호스트로부터 명령 입력을 수신하고 판독, 기입, 소거, 및 데이터 입출력을 관리한다.
도 7에 도시된 바와 같이, 메모리 셀 어레이(1)는 복수(1,024개)의 메모리 블록들 BLOCK0 내지 BLOCK1023로 분할된다. 이들 블록들은 바이너리 모드 또는 멀티레벨 모드에서 선택적으로 사용될 최소 단위들이다. 메모리 블록들 BLOCK0 내지 BLOCK1023 각각은 대표적인 메모리 블록 BLOCKi에 의해 나타낸 바와 같이 8,512개 NAND 메모리 유닛들로 형성된다.
이 예에서, 각 NAND 메모리 유닛은 4개의 메모리 셀들(셀 트랜지스터들) M을 직렬로 접속하여 구성된다. NAND 메모리 유닛의 일단은 선택 게이트선 SGD에 접속된 선택 게이트 S를 통하여 비트선들 BL(BLe0 내지 BLe4255 및 BLo0 내지 BLo4255)에 접속된다. NAND 메모리 유닛의 다른 단은 선택 게이트선 SGS에 접속된 선택 게이트 S를 통하여 공통 소스선 C-source에 접속된다. 각 메모리 셀 M의 제어 게이트는 워드선 WL(WL0_i 내지 WL3_i)에 접속된다. 0으로부터 카운트하여 짝수 번호 비트선들 BLe 및 홀수 번호 비트선들 BLo에 대해 독립적으로 데이터 기입/판독이 실행된다. 하나의 워드선 WL에 접속된 8,512개 메모리 셀들 중에서, 4,256개 메모리 셀들은 짝수 번호 비트선들 BLe에 접속되고, 이들에 대해서는 데이터 기입/판독이 동시에 실행된다. 각각이 1 비트 데이터를 저장하는 4,256개 메모리 셀들의 데이터가 페이지라 불리는 단위를 구성한다. 마찬가지로, 홀수 번호 비트선들 BLo에 접속된 4,256개 메모리 셀들은 또 하나의 페이지를 구성한다. 데이터 기입/판독은 페이지 내의 메모리 셀들에 대해 동시에 실행된다.
도 7에 도시된 각 블록 BLOCK에서, 기입, 판독, 또는 소거와 같은 액세스 동작은 도 8에 도시된 바와 같이, 각 페이지(메모리 페이지 0 내지 3)마다 실행된다. 메모리 페이지 0 내지 3 각각은, 예컨대, 528 바이트 사용자 영역 및 3 바이트 플래그 데이터 영역으로 형성된다.
바이너리 플래그 데이터 영역에는, 통상적으로, 소거 횟수를 카운트하도록 핫 카운트(hot count)(HC)라 불리는 데이터가 저장된다. 바이너리 모드 또는 멀티레벨 모드를 식별하는 바이너리 플래그 데이터가 핫 카운트의 일부에 기입된다. 소거가 실행될 때마다, 카운트 값을 "1"만큼 증가시키도록 핫 카운트에 데이터가 기입된다. 바이너리 기법을 선택적으로 이용하여 멀티레벨 메모리 장치에 대해 기입 및 소거를 실행하기 위해서는, 각 메모리 블록에서 멀티레벨 및 바이너리 모드가 판별되어야 한다. 멀티레벨 메모리 장치에서는, 바이너리 모드 동작을 위한 신호의 수신 시에 소거가 실행되는 경우, 바이너리 플래그 데이터 영역 내의 메모리 셀들에 소정의 플래그 데이터가 기입되어 해당 블록이 바이너리 블록으로서 인지된다. 그 블록을 멀티레벨 블록(MLC 블록)으로 사용하려면, 바이너리 플래그 데이터는 "1111"(즉, 메모리 셀 소거 상태)로 설정된다. 그 블록을 바이너리 블록(SLC 블록)으로 사용하려면, 바이너리 플래그 데이터로서 "0000"이 기입된다. 4 비트 바이너리 플래그 데이터가 판독되고, 그 블록은 다수 이론(majority theory)에 따라서 멀티레벨 블록 또는 바이너리 블록으로 식별된다.
다음으로 도 6 내지 8에 도시된 상기 구성의 NAND 플래시 메모리의 동작에 대하여 도 9a, 9b, 10a, 10b, 및 11에 도시된 흐름도들을 참조하여 설명한다. 도 9a는 바이너리 모드에서의 소거 절차를 보여준다. 도 9b는 멀티레벨 모드에서의 소거 절차를 보여준다. 도 10a는 바이너리 모드에서의 기입 절차를 보여준다. 도 10b는 멀티레벨 모드에서의 기입 절차를 보여준다. 도 11은 외부 장치로 바이너리 플래그 데이터를 판독하기 위한 절차를 보여준다.
제어기를 이용한 소프트웨어에 의해 동작이 제어될 경우, 파워 온(power-on) 시에 메모리 셀 어레이(1) 내의 메모리 블록들 BLOCK0 내지 BLOCK1023 각각으로부터 바이너리 플래그 데이터가 판독된다. 메모리 블록들 BLOCK0 내지 BLOCK1023 각각은 바이너리 시퀀스에서 액세스될 블록 또는 멀티레벨 시퀀스에서 액세스될 블록 으로서 사전에 인지된다.
인지 결과를 기초로 하여, 도 9a에 도시된 제1 절차에 따라서 바이너리 모드에서 기입 액세스될 메모리 블록에 대해 소거가 실행된다. 소거 시에는, 먼저, 바이너리 메모리 블록을 지시하는 명령 "A2h"가 호스트로부터 명령 인터페이스(7)를 통하여 상태 머신(8)으로 입력된다(S1). 다음으로, 제1 소거 절차를 지시하는 소거 명령이 호스트로부터 입력되어 상태 머신(8)에 설정된다(S2). 호스트로부터의 어드레스 데이터가 수신되고, 소거될 메모리 블록을 선택하기 위한 어드레스가 상태 머신(8)에 설정된다(S3). 소거될 메모리 블록이 소거된다(소프트 프로그램 없이)(S4). 그 후, 바이너리 블록을 식별하는 바이너리 플래그 데이터 및 HC 데이터가 바이너리 플래그 데이터 영역 내의 메모리 셀들에 기입된다(S5). 바이너리 플래그 데이터를 기입하기 위하여, 소거 횟수를 카운트하기 위해 통상적으로 실행되는 HC 데이터 기입 시퀀스가 이용된다. 바꾸어 말하면, 바이너리 메모리 블록에 대한 소거가 실행될 때, 플래그는 상태 머신(8)에 의해 자동으로 설정된다. 이렇게 하여, 소거 동작이 종료된다(S6).
한편, 멀티레벨 모드에서 기입 액세스될 메모리 블록에 대해서는, 도 9b에 도시된 제2 절차에 따라서 소거가 실행된다. 먼저, 소거 명령이 호스트로부터 명령 인터페이스(7)를 통하여 입력되어 상태 머신(8)에 설정된다(S1). 다음으로, 어드레스 데이터가 호스트로부터 입력되고, 소거될 메모리 블록을 선택하기 위한 어드레스가 상태 머신(8)에 설정된다(S2). 선택된 메모리 블록에 대해 소거가 실행된 후에, 소프트 프로그램이 실행되어 임계 전압 Vth를 소정의 레벨에 설정한다 (S3). 그 후, HC 데이터가 기입되고(S4), 소거 동작이 종료된다(S5).
다음에는 기입 동작을 설명한다. 블록이 바이너리 시퀀스 또는 멀티레벨 시퀀스에서 액세스되어야 함을 지시하는 인지 결과를 기초로 하여, 제1 소거 절차에 따라서 소거가 실행된 메모리 블록에 대해서는, 도 10a에 도시된 제1 기입 절차에 따라서 바이너리 데이터가 기입된다. 보다 구체적으로는, 바이너리 메모리 블록을 지시하는 명령 "A2h"가 호스트로부터 명령 인터페이스(7)를 통하여 입력되어 상태 머신(8)에 설정된다(S1). 기입 명령이 호스트로부터 명령 인터페이스(7)를 통하여 입력되어 상태 머신(8)에 설정된다(S2). 어드레스 데이터가 호스트로부터 입력되고, 기입 액세스될 메모리 블록을 선택하기 위한 어드레스가 상태 머신(8)에 설정된다(S3). 이 어드레스는 기입 액세스될 메모리 블록의 각 페이지마다 설정된다. 하나의 페이지에 대한 기입 데이터(528 바이트)가 입력되어 설정된다(S4). 그 후, 그 데이터는 SB 방법에 의해 기입된다(S5). 모든 데이터가 기입되면, 기입 동작이 종료된다(S6). 메모리 페이지 0에서의 기입의 종료 후에도 기입될 데이터가 남아 있으면, 메모리 페이지 1 내지 3에 대하여 단계 S2 내지 S6가 반복하여 순차적으로 실행된다. 이러한 데이터 기입에서, 오류 정정은 ECC 기법을 이용하여 실행된다.
제2 소거 절차에 따라서 소거가 실행된 메모리 블록에 대해서는, 도 10b에 도시된 제2 기입 절차에 따라서 멀티레벨 데이터가 기입된다. 먼저, 멀티레벨 기입 명령이 호스트로부터 명령 인터페이스(7)를 통하여 입력되어 상태 머신(8)에 설정된다(S1). 다음으로, 어드레스 데이터가 호스트로부터 입력되고, 기입 액세스될 메모리 블록을 선택하기 위한 어드레스가 상태 머신(8)에 설정된다(S2). 이 어드 레스는 기입 액세스될 메모리 블록의 각 페이지마다 설정된다. 하나의 페이지에 대한 기입 데이터(528 바이트)가 입력되어 설정된다(S3). 그 후, 그 데이터는 EASB 방법에 의해 기입된다(S4). 모든 데이터가 기입되면, 기입 동작이 종료된다(S5). 메모리 페이지 0에서의 기입의 종료 후에도 기입될 데이터가 남아 있으면, 메모리 페이지 1 내지 3에 대하여 단계 S1 내지 S5가 반복하여 순차적으로 실행된다. 이러한 데이터 기입에서, 오류 정정은 ECC 기법을 이용하여 실행된다.
외부 장치로 바이너리 플래그 데이터를 판독하기 위해서는, 도 11에 도시된 바와 같이, 판독 명령이 호스트로부터 입력되어 상태 머신(8)에 설정된다(S1). 그 후, 호스트로부터 상태 머신(8)으로 스테이터스 "74h"가 설정된다(S2). 그에 따라서, 명령 인터페이스(7) 및 데이터 입출력 버퍼(6)를 통하여 데이터가 출력된다(S3).
상기 실시예에서는, 파워 온 시에 바이너리 플래그 데이터가 판독되고, 제어기를 이용한 소프트웨어에 의해 동작이 제어된다. 상술한 것과 동일한 동작이 하드웨어에 의해 구현될 수 있다.
이 경우, 도 9a 또는 9b에 도시된 제1 또는 제2 소거 절차에 따라서 소거가 실행된 후에, 도 12a 또는 12b의 흐름도에 도시된 기입 절차에 따라서 기입이 실행된다. 보다 구체적으로는, 제1 소거 절차에 따라서 소거가 실행된 메모리 블록에 대해서는, 도 12a에 도시된 제1 기입 절차에 따라서 바이너리 데이터가 기입된다. 먼저, 바이너리 메모리 블록을 지시하는 명령 "A2h"가 호스트로부터 명령 인터페이스(7)를 통하여 입력되어 상태 머신(8)에 설정된다(S1). 기입 명령이 호스트로부 터 명령 인터페이스(7)를 통하여 입력되어 상태 머신(8)에 설정된다(S2). 어드레스 데이터가 호스트로부터 입력되고, 기입 액세스될 메모리 블록을 선택하기 위한 어드레스가 상태 머신(8)에 설정된다(S3). 이 어드레스는 기입 액세스될 메모리 블록의 각 페이지마다 설정된다. 하나의 페이지에 대한 기입 데이터(528 바이트)가 입력되어 설정된다(S4). 다음으로, 블록의 바이너리 플래그 데이터가 판독되어(S5) 그 블록이 바이너리 시퀀스에서 기입 액세스될 블록인지 또는 멀티레벨 시퀀스에서 기입 액세스될 블록인지가 판정된다(S6). 판독된 바이너리 플래그가 "0000"일 경우, 데이터는 SB 방법에 의해 기입된다(S7). 모든 데이터가 기입되면, 기입 동작이 종료된다(S8). 메모리 페이지 0에서의 기입의 종료 후에도 기입될 데이터가 남아 있으면, 메모리 페이지 1 내지 3에 대하여 단계 S2 내지 S8이 반복하여 순차적으로 실행된다. 판독된 바이너리 플래그 데이터가 "0000"("1111")이 아닐 경우, 기입 명령을 실행하지 않고 기입 동작이 중지된다(S9). 이때, 블록이 바이너리 블록인지 또는 멀티레벨 블록인지는 4 비트 다수 이론(4-bit majority theory)에 따라서 결정된다. 그에 따라서, 바이너리 플래그 데이터가 오류 정정될 수 있다.
제2 소거 절차에 따라서 소거가 실행된 메모리 블록에 대해서는, 도 12b에 도시된 제2 기입 절차에 따라서 멀티레벨 데이터가 기입된다. 먼저, 멀티레벨 기입 명령이 호스트로부터 명령 인터페이스(7)를 통하여 입력되어 상태 머신(8)에 설정된다(S1). 다음으로, 어드레스 데이터가 호스트로부터 입력되고, 기입 액세스될 메모리 블록을 선택하기 위한 어드레스가 상태 머신(8)에 설정된다(S2). 이 어드 레스는 기입 액세스될 메모리 블록의 각 페이지마다 설정된다. 하나의 페이지에 대한 기입 데이터(528 바이트)가 입력되어 설정된다(S3). 그 후, 블록의 바이너리 플래그 데이터가 판독되어(S4) 그 블록이 바이너리 시퀀스에서 기입 액세스될 블록인지 또는 멀티레벨 시퀀스에서 기입 액세스될 블록인지가 인지된다(S5). 판독된 바이너리 플래그가 "1111"일 경우, 데이터는 EASB 방법에 의해 기입된다(S6). 모든 데이터가 기입되면, 기입 동작이 종료된다(S7). 메모리 페이지 0에서의 기입의 종료 후에도 기입될 데이터가 남아 있으면, 메모리 페이지 1 내지 3에 대하여 단계 S1 내지 S7이 반복하여 순차적으로 실행된다. 판독된 바이너리 플래그 데이터가 "1111"("0000")이 아닐 경우, 기입 명령을 실행하지 않고 기입 동작이 중지된다(S8). 당연히, 블록이 바이너리 블록인지 또는 멀티레벨 블록인지는 4 비트 다수 이론(4-bit majority theory)에 따라서 결정된다. 그에 따라서, 바이너리 플래그 데이터가 오류 정정될 수 있다.
상기 구성을 갖는 비휘발성 반도체 메모리 장치에 따르면, 다음의 효과가 얻어질 수 있다.
(1) 멀티레벨 메모리 셀 어레이로 형성된 메모리 셀 어레이에서는, 바이너리 모드에서 사용될 블록이 자유로이 선택될 수 있다. 이 때문에, 메모리 셀 어레이 내의 임의의 메모리 블록이 높은 자유도로 바이너리 모드 또는 멀티레벨 모드에서 선택적으로 작동될 수 있다. 게다가, 빈번히 재기입될 FAT와 같은 블록이 바이너리 모드에서 사용될 경우, 기입 속도가 크게 증가될 수 있다.
(2) 바이너리 플래그 데이터는 임의의 메모리 블록의 임의의 메모리 페이지 에 배치될 수 있고 따라서 남아 있는 영역 내의 어디에나 배치될 수 있다. 게다가, 바이너리 플래그 데이터는 바이너리 모드에서 사용될 메모리 블록에 기입되므로, 아무런 전용 하드웨어도 필요하지 않다. 그러므로, 칩 사이즈를 증가시키지 않고도 블록이 바이너리 모드에서 사용될 수 있다.
(3) 멀티레벨 기법을 이용한 소거에서는, 셀의 소거 후에 소프트 프로그램이 실행된다. 셀의 임계 전압이 0V를 초과할 수 있으므로, 신뢰도는 바이너리 기법보다 낮다. 그러나, 바이너리 기법에 의한 소거 동작에서는, 아무런 소프트웨어 프로그램도 실행되지 않는다. 그러므로, 높은 신뢰도가 확보될 수 있다.
(4) 바이너리 플래그가 설정되는 메모리 블록(바이너리 모드에서 액세스될 메모리 블록)에 대해서는, 멀티레벨 기법을 이용한 기입이 거부되어 실행될 수 없다. 따라서, 그 메모리 블록에 대해서는 기입 속도 및 신뢰도가 확보될 수 있다.
(5) 바이너리 플래그 데이터는 인터페이스(데이터 입출력 버퍼(6) 및 명령 인터페이스(7))를 통하여 외부 장치로 출력될 수 있다. 그러므로, 메모리 블록이 바이너리 블록인지 멀티레벨 블록인지는 외부 장치로부터 쉽게 식별될 수 있다.
(6) 바이너리 플래그 데이터는 각 메모리 셀 블록 내의 복수의 메모리 셀들에 기입된다. 바이너리 플래그 데이터가 판독될 때, 다수 이론에 따라서 오류 정정이 실행된다. 그러므로, 메모리 블록에 대한 어떠한 인지 오류도 방지될 수 있다.
상술한 바와 같이, 이 실시예에 따른 비휘발성 반도체 메모리 장치에서는, 바이너리 모드 명령의 입력과 동시에 소거가 실행될 경우, 주어진 메모리 페이지의 소정의 메모리 셀들에 소정의 플래그 데이터가 기입되어 해당 블록이 바이너리 모드 블록으로 인지된다. 멀티레벨 NAND 플래시 메모리의 기입 시간은 바이너리 제품의 그것보다 길다. 그러나, 일부 메모리 블록들이 선택적으로 바이너리 블록으로 설정되고 SB 방법에 의해 기입 액세스될 경우, 그 블록들에 대한 기입 시간은 단축될 수 있다. 특히, 빈번히 재기입되는 FAT와 같은 블록이 바이너리 모드 블록으로 설정될 경우, 기입 속도가 증대될 수 있다. 게다가, 바이너리 모드의 신뢰도가 멀티레벨 모드의 신뢰도보다 높으므로, 신뢰도도 확보될 수 있다. 더욱이, 플래그 데이터가 복수의 메모리 셀들에 기입되고, 플래그 데이터의 판독 시에 다수 이론에 따라서 오류 정정이 실행될 경우, 신뢰도는 더 증대될 수 있다. 플래그 데이터는 외부 장치로 출력될 수 있으므로, 바이너리 모드에서 설정된 블록은 외부 장치로부터 쉽게 확인될 수 있다.
이러한 구성에 의하면, 메모리 셀 어레이 내의 임의의 메모리 블록이 높은 자유도로 바이너리 모드 또는 멀티레벨 모드에서 선택적으로 작동될 수 있다.
상기 실시예에서는, 비휘발성 반도체 메모리 장치의 일례로 NAND 플래시 메모리가 설명되었다. 그러나, 본 발명은 또한 NAND 플래시 메모리 및 논리 회로가 내장되어 있는 반도체 집적 회로나, 또는 하나의 칩에 시스템이 형성되어 있는 SOC라 불리는 반도체 집적 회로에도 적용될 수 있다. 본 발명은 또한 카드 형상의 패키지에 비휘발성 반도체 메모리 장치가 실장되어 있는 IC 카드 또는 메모리 카드나 또는 그러한 메모리 카드르 이용한 시스템과 같은 각종의 메모리 시스템들에도 적용될 수 있다.
상술한 바와 같이, 이 발명의 일 국면에 따르면, 메모리 셀 어레이 내의 각 메모리 블록이 자유로이 선택될 수 있고, 제1 또는 제2 기입 절차에 따라서 데이터가 기입될 수 있다. 플래그 데이터는 임의의 메모리 블록의 임의의 메모리 페이지에 배치될 수 있고 따라서 남아 있는 영역 내의 어디에나 배치될 수 있다. 게다가, 플래그 데이터는 기입 액세스되거나 소거될 메모리 블록에 기입되므로, 아무런 전용 하드웨어도 필요하지 않고, 칩 사이즈의 증가가 방지될 수 있다. 이러한 구성에 의하면, 메모리 셀 어레이 내의 임의의 메모리 블록이 높은 자유도로 바이너리 모드 또는 멀티레벨 모드에서 선택적으로 작동될 수 있다.
본 발명의 실시예에 따르면, 칩 사이즈를 증가시키지 않고도 메모리 셀 어레이 내의 임의의 메모리 블록을 높은 자유도로 바이너리 모드 또는 멀티레벨 모드에서 선택적으로 작동시킬 수 있는 비휘발성 반도체 메모리 장치가 얻어질 수 있다.
숙련된 당업자라면 부가적인 이점 및 변형들을 쉽게 떠올릴 수 있을 것이다. 따라서, 보다 넓은 국면에서의 본 발명은 여기에서 도시되고 설명된 특정 상세 및 대표적인 실시예들에 한정되지 않는다. 그러므로, 부속 청구항들 및 그들의 등가물에 의해 규정된 일반적 발명 개념의 정신 또는 범주를 벗어나지 않고 다양한 변형이 이루어질 수 있다.

Claims (9)

  1. 비휘발성 반도체 메모리 장치로서,
    전기적으로 재기입 가능한 비휘발성 반도체 메모리 셀들을 갖는 복수의 메모리 블록으로 구성된 메모리 셀 어레이와;
    외부 장치와 통신하는 인터페이스와;
    상기 인터페이스에 입력된 데이터 기입 명령에 따라서 제1 기입 절차 또는 제2 기입 절차에 의해 상기 메모리 셀 어레이에 데이터를 기입하는 기입 회로 - 상기 제1 기입 절차에 의한 상기 데이터 기입 명령이 상기 인터페이스로부터 입력되는 경우, 상기 기입 회로는 상기 기입 명령에 의해 기입 액세스될 블록 내의 메모리 셀에 기입된 플래그 데이터가 제1 값을 가질 때는 상기 기입 명령을 실행하고 상기 플래그 데이터가 제2 값을 가질 때는 상기 기입 명령을 실행하지 않음 -
    를 포함하는 비휘발성 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1 기입 절차는 상기 메모리 셀에 바이너리 데이터를 기입하기 위한 절차이고, 상기 제2 기입 절차는 상기 메모리 셀에 멀티레벨 데이터를 기입하기 위한 절차인 비휘발성 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 플래그 데이터는 상기 인터페이스를 통하여 상기 외부 장치로 출력될 수 있는 비휘발성 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 플래그 데이터는 각 메모리 블록 내의 복수의 메모리 셀들에 기입되고, 상기 플래그 데이터가 판독될 때, 다수 이론(majority theory)에 따라서 오류 정정이 실행되는 비휘발성 반도체 메모리 장치.
  5. 비휘발성 반도체 메모리 장치로서,
    전기적으로 재기입 가능한 비휘발성 반도체 메모리 셀들을 갖는 복수의 메모리 블록으로 구성된 메모리 셀 어레이와;
    외부 장치와 통신하는 인터페이스와;
    상기 인터페이스에 입력된 데이터 소거 명령에 따라서 제1 소거 절차 또는 제2 소거 절차에 의해 각 메모리 블록마다 상기 메모리 셀들 내의 데이터를 소거하는 소거 회로 - 상기 제1 소거 절차에 의한 상기 데이터 소거 명령이 상기 인터페이스로부터 입력되는 경우, 상기 소거 회로는 상기 제1 소거 절차를 이용하여 선택된 메모리 블록 내의 상기 메모리 셀들의 소거를 실행하고 상기 소거된 메모리 블록 내의 일부 메모리 셀들에 플래그 데이터를 기입함 - 와;
    상기 인터페이스에 입력된 데이터 기입 명령에 따라서 상기 소거가 상기 제1 소거 절차를 이용하여 실행될 때는 제1 기입 절차에 의해 또는 상기 소거가 상기 제2 소거 절차를 이용하여 실행될 때는 제2 기입 절차에 의해 각 메모리 블록의 각 페이지에 데이터를 기입하는 기입 회로 - 상기 제1 기입 절차에 의한 상기 데이터 기입 명령이 상기 인터페이스로부터 입력되는 경우, 상기 기입 회로는 상기 기입 명령에 의해 기입 액세스될 블록 내의 일부 메모리 셀들에 기입된 상기 플래그 데이터가 제1 값을 가질 때는 상기 기입 명령을 실행하고 상기 플래그 데이터가 제2 값을 가질 때는 상기 기입 명령을 실행하지 않음 -
    를 포함하는 비휘발성 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 제1 소거 절차는 바이너리 데이터 기입을 위해 상기 메모리 셀들 내의 데이터를 소거하기 위한 절차이고, 상기 제2 소거 절차는 멀티레벨 데이터 기입을 위해 상기 메모리 셀들 내의 데이터를 소거하기 위한 절차인 비휘발성 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 제1 기입 절차는 상기 메모리 셀들에 바이너리 데이터를 기입하기 위한 절차이고, 상기 제2 기입 절차는 상기 메모리 셀들에 멀티레벨 데이터를 기입하기 위한 절차인 비휘발성 반도체 메모리 장치.
  8. 제5항에 있어서, 상기 플래그 데이터는 상기 인터페이스를 통하여 상기 외부 장치로 출력될 수 있는 비휘발성 반도체 메모리 장치.
  9. 제5항에 있어서, 상기 플래그 데이터는 각 메모리 블록 내의 복수의 메모리 셀들에 기입되고, 상기 플래그 데이터가 판독될 때, 다수 이론에 따라서 오류 정정이 실행되는 비휘발성 반도체 메모리 장치.
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