JP3796063B2 - 不揮発性メモリの書き込み回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、データの電気消去及びデータの書き込み読み出しが可能な特性を有する不揮発性メモリの書き込み回路に関する。
【0002】
【従来の技術】
図3は不揮発性メモリの書き込み回路を示すブロック図である。
【0003】
図3において、フラッシュメモリ(101)はデータの電気消去及びデータの書き込み読み出しが可能な不揮発性の特性を有し、マイクロコンピュータのプログラムメモリ、データメモリ等に使用される。フラッシュメモリ(101)は一定記憶容量の複数ブロック1〜nに分割され、各ブロック単位でデータ書き換え動作を実行する構造である。例えば、フラッシュメモリ(101)の1ブロックは128バイト(=1ページ)である。ページバッファ(102)はフラッシュメモリ(102)の1ブロック分の記憶容量を有し、1バイトに1対1に対応するフラグを有する。例えば、ページバッファ(102)が128バイトの場合、内部フラグは128個である。ページバッファ(102)は、フラッシュメモリ(101)の予め定められた1ブロックの内容を書き換える際、新規データが格納されるものである。この時、ページバッファ(102)における新規データ格納位置に対応するフラグは論理値「1」に変化する。ページバッファ(102)のフラグが論理値「1」に変化すると、対応するバイトはその後は格納禁止状態となる(外部PROMライタを使用する場合は、フラグの状態に関わらず書き換え可能である)。
【0004】
使用者は、フラッシュメモリ(101)の記憶内容を書き換える場合、1ブロック単位で全内容を書き換えるか、又は、1ブロック単位で任意のバイトのみを書き換えるか、の何れかを選択することになる。
【0005】
即ち、1ブロック単位で全内容を書き換える場合、ページバッファ(102)の全バイトに対し外部のPROMライタ等から128バイトの新規データを格納する(ステップ1)。ページバッファ(102)に対しフラッシュメモリ(101)のnブロックのうち書き換えの対象である所定1ブロックの全内容を出力する。この時、ページバッファ(102)内部の全フラグは論理値「1」に変化済みの為、ページバッファ(102)の内容は外部からの供給内容のまま変更されることはない(ステップ2)。フラッシュメモリ(101)の所定1ブロックの全内容を消去する(ステップ3)。フラッシュメモリ(101)の所定1ブロックに対しページバッファ(102)の128バイト分の新規データを書き込む(ステップ4)。という4個の処理ステップを実行する必要がある。
【0006】
一方、1ブロック単位で一部内容のみを書き換える場合、ページバッファ(102)の書き換え対象バイトに対し外部のPROMライタ等から1〜127バイトの新規データを格納する(ステップ1)。ページバッファ(102)に対しフラッシュメモリ(101)のnブロックのうち書き換えの対象である所定1ブロックの全内容を出力する。この時、ページバッファ(102)内部の書き換え対象バイトのフラグのみが論理値「1」に変化する為、ページバッファ(102)内部の書き換え対象外のバイトはフラッシュメモリ(101)の所定1ブロックの出力と同一論理値となる(ステップ2)。フラッシュメモリ(101)の所定1ブロックの全内容を消去する(ステップ3)。フラッシュメモリ(101)の所定1ブロックに対しページバッファ(102)の128バイト分のデータを書き込む(ステップ4)。という4個の処理ステップを実行する必要がある。
【0007】
さて、フラッシュメモリ(101)を構成する各セルの状態を説明する。
【0008】
図4はスプリットゲート型のフラッシュメモリのプログラム状態を示すセル構造図である。例えば、コントロールゲート(201)、ドレイン(203)、ソース(204)に各々2ボルト、0ボルト、15ボルトを印加する。この電圧印加の作用として、コントロールゲート(201)、フローティングゲート(202)、ソース(204)の各間隙が容量結合される。即ち、フローティングゲート(202)は実際は電圧印加されないが、例えば11ボルトの高電圧印加を受けた状態と等価となる。これより、ドレイン(203)及びソース(204)間に電子の連続するチャネルが形成され、このチャネル中のホットエレクトロンが絶縁膜(図示せず)を介してフローティングゲート(202)に注入される。この結果、フローティングゲート(202)が負に帯電され、フラッシュメモリセルはプログラム状態となる。
【0009】
図5はプログラムされたフラッシュメモリの読み出し状態を示すセル構造図、図6はプログラムされていないフラッシュメモリの読み出し状態を示すセル構造図である。図5、図6の何れの場合も、コントロールゲート(201)、ドレイン(203)、ソース(204)に各々4ボルト、0ボルト、2ボルトを印加する。プログラムされている場合、フローティングゲート(202)が負に帯電している為、ドレイン(203)及びソース(204)間にチャネルが形成されず、フラッシュメモリセルはオフする。即ち、フラッシュメモリセルの読み出し内容は論理値「0」となる。一方、プログラムされていない場合、フローティングゲートが負に帯電していない為、ドレイン(203)及びソース(204)間にチャネルが形成され、フラッシュメモリセルはオンする。即ち、フラッシュメモリセルの読み出し内容は論理値「1」となる。
【0010】
図7はフラッシュメモリの消去状態を示すセル構造図である。例えば、コントロールゲート(201)、ドレイン(203)、ソース(204)に15ボルト、0ボルト、0ボルトを印加する。この電圧印加の作用として、フローティングゲート(202)に存在する電子は絶縁膜を介してコントロールゲート(201)へ移動する。この時、ドレイン(203)及びソース(204)間は同電位である為、チャネルは形成されない。この結果、フラッシュメモリセルは消去状態となる。
【0011】
フラッシュメモリセルをプログラム状態、読み出し状態、消去状態とする場合、従来は、コントロールゲート(201)、ドレイン(203)、ソース(204)に対し予め定められた固定電圧を固定時間だけ印加するに過ぎなかった。
【0012】
【発明が解決しようとする課題】
さて、フラッシュメモリの消去を実行すると、フローティングゲート(202)の注入電子がコントロールゲート(201)に移動する際、移動電子がコントロールゲート(201)及びフローティングゲート(202)間の絶縁膜にトラップされる現象を生じる。つまり、フラッシュメモリの消去動作を繰り返すに連れ、フローティングゲート(202)からコントロールゲート(201)への電子の移動が困難となり、消去特性が劣化する問題を生じる。これでは正しいデータを書き込めない支障が生じる。
【0013】
そこで、本発明は、不揮発性メモリセルの特性ばらつき、劣化等の状態に応じて、消去時間を制御する不揮発性メモリの書き込み回路を提供することを目的とする。
【0014】
【課題を解決するための手段】
本発明は、前記問題点を解決する為に創作されたものであり、データの電気消去及びデータの書き込み読み出しが可能な特性を有し、一定記憶容量の複数ブロックから成る不揮発性メモリと、前記不揮発性メモリを構成する1ブロック分の格納容量を有し、所定1ブロック中で書き換えを必要とするデータを格納するバッファ回路と、前記不揮発性メモリの所定1ブロックにデータを書き込む以前に、前記不揮発性メモリの為のアドレスデータ及び書き込み用データを予め定められた値で組み合わせたコマンドデータが供給され、前記コマンドデータの解読結果に応じて、前記不揮発性メモリを構成する1ブロック単位のセルのデータ消去時間を制御する制御回路と、を備えたことを特徴とする。
【0015】
【発明の実施の形態】
本発明の詳細を図面に従って具体的に説明する。
【0016】
図1は本発明の不揮発性メモリの書き込み回路を示すブロック図である。
【0017】
図1において、フラッシュメモリ(1)は、データを特定ブロック単位で電気消去でき且つデータを繰り返し書き込み及び読み出しできる不揮発性の特性を有し、各々第1記憶領域(1a:LEFT ARRAY)及び第2記憶領域(1b:RIGHT ARRAY)に均等分割される。フラッシュメモリ(1)にはマイクロコンピュータを各種論理演算動作させる為のプログラムデータ、テーブルデータ等が記憶される。フラッシュメモリ(1)の第1及び第2記憶領域(1a)(1b)は、例えば全記憶容量が各々64Kバイト(1ワード=8ビットを表す単位)で構成され、64バイト単位の偶数ブロックEVENと奇数ブロックODDを交互に繰り返すものである(偶数ブロックEVENは0,2,4…番目、奇数ブロックODDは1,3,5…番目を表す)。
【0018】
ローデコーダ(2)は、フラッシュメモリ(1)を構成する第1又は第2記憶領域(1a)(1b)の何れか一方を選択し、選択された側の記憶領域から64バイト単位の偶数ブロック又は奇数ブロックを選択するものである。第1カラムデコーダ(3)は、第1記憶領域(1a)内で指定された64バイト単位の偶数又は奇数の1ブロック中の所定1バイトのみを選択するものである。第2カラムデコーダ(4)は、第2記憶領域(1b)内で指定された64バイト単位の偶数又は奇数の1ブロック中の所定1バイトのみを選択するものである。
【0019】
ページバッファ(5)(6)は、各々64バイトの格納容量を有し、即ち、第1及び第2記憶領域(1a)(1b)を構成する偶数及び奇数ブロックと同一記憶容量を有する。ページバッファ(5)(6)は64バイトの格納位置に1対1に対応する64個のフラグ(図示せず)を有する。64個のフラグが論理値「0」に設定された状態のページバッファ(5)(6)に対し新規データを格納すると、新規データ格納位置に1対1に対応するフラグは論理値「1」に変化する。フラグが論理値「1」に変化するのに従い、ページバッファ(5)(6)のデータ格納済みバイトはその後の格納動作を禁止された状態となる(外部PROMライタを使用する場合は、フラグの状態に関わらず書き換え可能である)。センスアンプ(7)は、カラムデコーダ(3)(4)から選択出力される1バイトデータを電流増幅するものである。IOブロック(8)は、データD7〜D0を入出力するものである。
【0020】
コマンドデコーダ(9)は、フラッシュメモリ(1)を構成する第1又は第2記憶領域(1a)(1b)の選択された側の記憶領域の内容に関し、所定1ページの全内容を書き換えるか、所定1ページの任意バイトのみを書き換えるかを指示する指示信号PAGEWRTを出力するものである。コマンドデコーダ(9)は、フラッシュメモリ(1)の為のアドレスデータA15〜A0、データD7〜D0の状態を解読する。即ち、フラッシュメモリ(1)の特定ブロックの内容を書き換える場合、コマンドデコーダ(9)に対し、或る特徴付けられたアドレスデータA15〜A0及びデータD7〜D0の配列を事前に供給する。例えば、コマンドデコーダ(9)は、
▲1▼アドレスデータA15〜A0=AAAAH、データD7〜D0=55H
▲2▼アドレスデータA15〜A0=5555H、データD7〜D0=AAH
を解読することにより、コマンドデータが供給されているものと判断し、その後、
▲3▼アドレスデータA15〜A0=AAAAH、データD7〜D0=20H
を解読した時は、所定1ページの任意バイトのみを書き換える指示であると判断して論理値「0」の指示信号PAGEWRTを出力する。コマンドデコーダ(9)は▲1▼〜▲3▼のコマンドデータが供給されない時は、論理値「1」の指示信号PAGEWRTを出力する。
【0021】
書き込み制御回路(10)は、フラッシュメモリ(1)の書き込み方法を指示する指示信号PAGEWRTに従い、5個の信号BLC、DOLOWX、RECALL、ERASE、PROGを出力する。図2はフラッシュメモリ(1)に対する一連の書き込み処理を実行する際の書き込み制御回路(10)の信号出力状態を表す論理図である。
【0022】
16ビットのアドレスデータA15〜A0は、フラッシュメモリ(1)及びページバッファ(5)(6)をアドレス指定する為のデータであり、コマンドデコーダ(9)に対しフラッシュメモリ(1)の書き込み方法を識別するコマンドデータとしてデータD7〜D0と共に供給される。第1記憶領域(1a)は、256個の偶数ブロックEVEN及び256個の奇数ブロックODDを交互に配置した合計512ブロックから成る。第2記憶領域(1b)も同様に512ブロックから成る。即ち、ローデコーダ(2)は、アドレスデータA15〜A8が供給されることにより第1及び第2記憶領域(5)(6)間で相対応する1対の偶数ブロック及び1対の奇数ブロックの合計4ブロックを選択し、アドレスデータA6が供給されることにより1対の偶数ブロック又は1対の奇数ブロックの何れか一方を選択する。カラムデコーダ(3)(4)は、アドレスデータA5〜A0が供給されることによりローデコーダ(2)で選択済みの第1及び第2記憶領域(1a)(1b)における各1ブロック内の所定1バイトを選択する。但し、カラムデコーダ(3)(4)は、第1又は第2記憶領域(3)(4)の何れか一方を選択する為のアドレスデータA7も供給される為、アドレスデータA7が論理値「0」の時は第1記憶領域(1a)の所定1バイトを選択出力し、アドレスデータA7が論理値「1」の時は第2記憶領域(1b)の所定1バイトを選択出力する。
【0023】
ページバッファ(5)(6)は、第1又は第2記憶領域(1a)(1b)の何れの内容を書き換えるかに応じて格納順序が異なる。即ち、第1記憶領域(1a)の内容を書き換える場合はページバッファ(5)(6)の順番で新規データを書き込み、第2記憶領域(1b)の内容を書き換える場合はページバッファ(6)(5)の順番で新規データを書き込む。従って、2個のページバッファ(5)(6)は、128バイトの格納容量を有する1個のページバッファとして見立てる必要がある為にアドレスデータA6〜A0が供給され、ページバッファ(5)(6)の格納順序を決定する為にアドレスデータA7が供給される。
【0024】
電圧発生回路(12)は、フラッシュメモリ(1)を構成する各セルのコントロールゲート、ドレイン、ソースに対しプログラム状態、読み出し状態、消去状態に応じた電圧を供給するものである。つまり、電圧発生回路(12)の出力はフラッシュメモリ(1)内部のワード線及びビット線と接続される。
【0025】
コマンドデコーダ(9)に対し、フラッシュメモリ(1)の所定1ページの全内容を書き換えるか、任意バイトのみを書き換えるかを決定する前記▲1▼〜▲3▼のコマンドデータを供給する前に、フラッシュメモリ(1)のデータ消去時間を制御するコマンドデータ即ち指定セルのコントロールゲートに対する高電圧印加時間を制御するコマンドデータ▲4▼を供給する必要がある。コマンドレジスタ(13)はフラッシュメモリ(1)の書き込み信号WRTが論理値「1」(アクティブ)の時にリセット解除され、コマンドデータ▲4▼の解読結果として何れか1ビットのみ論理値「1」となる書き込み時間制御信号TIMECTLを保持するものである。コマンドレジスタ(13)は例えば4ビットである。カウンタ(14)はクロック信号CLKを計数し、例えば、0.8msec、1.6msec、3.2msec、6.4msecだけハイレベルとなる50%デューティの分周信号を出力する。ANDゲート及びORゲートから成る切換回路(15)は、コマンドレジスタ(13)のビット出力に応じて何れか1個の分周信号DIVIDEを出力し、電圧発生回路(12)に供給する。電圧発生回路(12)は、フラッシュメモリ(1)の指定ページ内のセルのコントロールゲートに対し選択された分周信号DIVIDEのハイレベル期間だけ高電圧15ボルトを印加し、分周信号DIVIDEの立下り変化を受けて高電圧出力を停止する。これより、フラッシュメモリ(1)のデータ消去時間を使用者の意志に応じて1ページ単位で変更可能となる。即ち、フラッシュメモリ(1)の特定ページの消去特性が元々の製造ばらつきが原因で他ページの消去特性より悪い場合、特定ページを構成する各セルのコントロールゲートに対する高電圧印加時間をコマンドデータ▲4▼に基づき長く設定することにより、確実なデータ消去が可能となる。また、フラッシュメモリ(1)の特定ページの消去特性が度重なる消去動作が原因で他ページの消去特性より劣化した場合も、同様にして確実なデータ消去が可能となる。
【0026】
以上より、使用者は、フラッシュメモリ(1)の指定ページの消去特性が製造ばらつき、複数回の消去動作の何れが原因で悪い場合であっても、消去時間を予め定められた設定時間だけ従来より延長することにより、従来活用不可能と判断していた指定ページを再活用でき、フラッシュメモリ(1)の全ページを有効活用できる。
【0027】
フラッシュメモリ(1)の所定1ページの全内容を書き換える場合の動作を説明する。例えば、第2記憶領域(1b)内の隣接する1対の偶数及び奇数ブロック(斜線)の全内容を書き換える場合とする。この場合、コマンドデータ▲4▼の後にコマンドデータ▲1▼〜▲3▼が存在しない為、書き込み制御回路(10)に対し論理値「1」の指示信号PAGEWRTが供給され、書き込み制御回路(10)の5出力信号の論理値に従い、フラッシュメモリ(1)の書き込みが制御される。先ず、信号BLCが「H」(論理値「1」)に変化し、ページバッファ(6)(5)に対しページバッファ(6)(5)の順番で128バイトの新規データが格納される。次に、信号DOLOWX、RECALLが「H」に変化する。この時、指示信号PAGEWRTが「H」である為、ページバッファ(5)(6)に対する第2記憶領域(1b)内のデータ読み出し動作が禁止される。詳しくは、ページバッファ(5)(6)に対する第2記憶領域(1b)内のデータ読み出し動作の開始検出に伴い、直ちにこの動作が禁止される。これにより、ページバッファ(5)(6)に対するフラッシュメモリ(1)の無駄な読み出し時間を省略できる。次に、信号DOLOWX、ERASEが「H」に変化し、第2記憶領域(1b)内における前記1対の偶数及び奇数ブロックの全内容が消去される。次に、信号DOLOWX、PROGが「H」に変化し、第2記憶領域(1b)の前記偶数ブロックEVEN(斜線)に対しページバッファ(6)に格納された64バイト分の新規データが書き込まれる。次に、信号RECALLのみが「H」に変化し、ページバッファ(5)に格納された64バイト分の新規データがIOバス(11)、センスアンプ(7)、IOブロック(8)、IOバス(11)を通ってページバッファ(6)に格納される。次に、信号PROGのみが「H」に変化し、第2記憶領域(1b)の前記奇数ブロックODD(斜線)に対しページバッファ(6)に格納された別の64バイト分の新規データが書き込まれる。以上より、第2記憶領域(1b)に対する1ページ分の全データ書き込み動作が終了する。
【0028】
次いで、フラッシュメモリ(1)における所定1ページの任意バイトのみを書き換える場合の動作を説明する。例えば、第1記憶領域(1a)内の隣接する1対の偶数及び奇数ブロック(斜線)の任意バイトのみを書き換える場合とする。この場合、コマンドデータ▲4▼の後にコマンドデータ▲1▼〜▲3▼が存在する為、書き込み制御回路(10)に対し論理値「0」の指示信号PAGEWRTが供給され、書き込み制御回路(10)の5出力信号の論理値に従い、フラッシュメモリ(1)の書き込みが制御される。先ず、信号BLCが「H」(論理値「1」)に変化し、ページバッファ(5)(6)に対しページバッファ(5)(6)の順番でアドレスデータA6〜A0での指定位置のみ新規データが格納される。次に、信号DOLOWX、RECALLが「H」に変化する。この時、指示信号PAGEWRTが「L」(論理値「0」)である為、ページバッファ(5)(6)に対する第1記憶領域(1a)内の前記偶数及び奇数ブロックのデータ読み出し動作が実行される。詳しくは、ページバッファ(5)に対し第1記憶領域(1a)内の前記偶数ブロックEVENの内容が出力され、ページバッファ(6)に対し第1記憶領域(1a)内の前記奇数ブロックODDの内容が出力される。ページバッファ(5)(6)の新規データ格納位置以外のバイトフラグは論理値「0」である為、残りのバイトには第1記憶領域(1a)の前記偶数及び奇数ブロックの既存データが格納される。次に、信号DOLOWX、ERASEが「H」に変化し、第1記憶領域(1a)内における前記1対の偶数及び奇数ブロックの全内容が消去される。次に、信号DOLOWX、PROGが「H」に変化し、第1記憶領域(1a)の前記偶数ブロックEVEN(斜線)に対しページバッファ(5)に格納された64バイト分の新規及び既存データが書き込まれる。次に、信号RECALLのみが「H」に変化し、ページバッファ(6)に格納された64バイト分の新規及び既存データがIOバス(11)、センスアンプ(7)、IOブロック(8)、IOバス(11)を通ってページバッファ(5)に格納される。次に、信号PROGのみが「H」に変化し、第1記憶領域(1a)の前記奇数ブロックODD(斜線)に対しページバッファ(5)に格納された別の64バイト分の新規及び既存データが書き込まれる。以上より、第1記憶領域(1a)に対する1ページ分のデータ書き込み動作が終了する。
【0029】
本発明の実施の形態によれば、フラッシュメモリ(1)の指定ページの消去特性が製造ばらつきが原因で悪い場合、若しくは、複数回の消去動作が原因で劣化した場合であっても、指定セルのコントロールゲートに対する高電圧印加時間(消去時間)を長く設定することにより、従来活用不可能と判断していた指定ページを再活用でき、フラッシュメモリ(1)の全ページを有効活用できる作用効果を奏する。
【0030】
【発明の効果】
本発明によれば、不揮発性メモリの指定ページの消去特性が製造ばらつきに起因して悪い場合、若しくは、複数回の消去動作が原因で劣化した場合であっても、指定セルのコントロールゲートに対する高電圧印加時間(消去時間)を長く設定することにより、従来活用不可能と判断していた指定ページを再活用でき、不揮発性メモリの全ページを有効活用できる利点が得られる。
【図面の簡単な説明】
【図1】本発明の不揮発性メモリの書き込み回路を示すブロック図である。
【図2】書き込み制御回路の信号出力状態を表す論理図である。
【図3】従来回路を示すブロック図である。
【図4】フラッシュメモリのプログラム状態を示すセル構造図である。
【図5】プログラムされたフラッシュメモリの読み出し状態を表すセル構造図である。
【図6】プログラムされないフラッシュメモリの読み出し状態を表すセル構造図である。
【図7】フラッシュメモリの消去状態を示すセル構造図である。
【符号の説明】
(1) フラッシュメモリ
(1a) 第1記憶領域
(1b) 第2記憶領域
(5)(6) ページバッファ
(9) コマンドデコーダ
(10) 書き込み制御回路
(12) 電圧発生回路
(13) コマンドレジスタ
(14) カウンタ
Claims (1)
- データの電気消去及びデータの書き込み読み出しが可能な特性を有し、一定記憶容量の複数ブロックから成る不揮発性メモリと、
該不揮発性メモリに用いられるアドレスデータ及び書き込み用データを組み合わせたデータが供給され、前記不揮発性メモリを構成する1ブロック分の格納容量を有し、所定1ブロック中で書き換えを必要とするデータを格納するバッファ回路と、
前記不揮発性メモリの為のアドレスデータ及び書き込み用データを予め定められた値で組み合わせたデータを用いてデータ消去時間を制御するコマンドデータとしてデコードするコマンドデコーダと、
該コマンドデコーダからの解読結果に応じて、前記不揮発性メモリを構成するセルのデータ消去時間を 1 ブロック単位で制御する制御回路と、
電気消去用の高電圧を供給する電圧発生回路と、
を備え、
前記制御回路は、前記解読結果に応じて特定ブロックに対する前記電圧発生回路から出力される電気消去用の高電圧印加時間を設定することを特徴とする不揮発性メモリの書き込み回路。
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