KR101038310B1 - 반도체 소자의 게이트 스페이서 형성방법 - Google Patents
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Abstract
본 발명은 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 게이트 스페이서 형성방법을 개시한다. 개시된 본 발명의 방법은, 셀영역과 주변영역이 정의된 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 제1산화막을 형성하는 단계; 상기 제1산화막을 선택적으로 식각하여 게이트 형성영역에 대응하는 기판 부분을 노출시키는 제1산화막 패턴을 형성하는 단계; 상기 제1산화막 패턴이 형성된 기판 결과물의 전면에 제2산화막, 다결정실리콘막, 텅스텐막 및 하드마스크막을 차례로 형성하는 단계; 상기 하드마스크막, 텅스텐막 및 다결정실리콘막을 패터닝하여 상기 제1산화막 패턴 사이의 상기 제2산화막 상에 게이트를 형성하는 단계; 상기 노출된 제2산화막의 표면 및 식각후 잔류된 다결정실리콘막의 측벽을 선택적으로 산화하여 제3산화막을 형성하는 단계; 상기 제3산화막이 형성된 결과물 상에 제1질화막, 제4산화막, 제2질화막 및 제5산화막을 차례로 형성하는 단계; 상기 주변영역의 제5산화막, 제2질화막, 제4산화막, 제1질화막, 제3산화막, 제2산화막 및 제1산화막 패턴을 선택적으로 식각하여, 상기 주변영역의 게이트 측벽에 제1게이트 스페이서를 형성하는 단계; 상기 셀영역의 제5산화막을 선택적으로 제거하는 단계; 상기 셀영역의 제5산화막이 선택적으로 제거된 결과물 상에 제3질화막을 형성하는 단계; 및 상기 셀영역의 제3질화막, 제2질화막, 제4산화막, 제1질화막, 제3산화막, 제2산화막 및 제1산화막을 선택적으로 식각하여, 상기 셀영역의 게이트 측벽에 제2게이트 스페이서를 형성하는 단계를 포함한다.
Description
도 1a 내지 도 1e는 종래의 기술에 따른 반도체 소자의 게이트 스페이서 형성방법을 설명하기 위한 각 공정별 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 게이트 스페이서 형성방법을 설명하기 위한 각 공정별 단면도.
-도면의 주요 부분에 대한 부호의 설명-
40 : 반도체 기판 41 : 제1산화막
41a : 제1산화막 패턴 42 : 제2산화막
43 : 다결정실리콘막 44 : 텅스텐막
45 : 하드마스크막 46 : 게이트
47 : 제3산화막 48 : 제1질화막
49 : 제4산화막 50 : 제2질화막
51 : 제5산화막 52 : 제1게이트 스페이서
53 : 제3질화막 54 : 제2게이트 스페이서
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 소자의 전기적 특성을 향상시키기 위한 반도체 소자의 게이트 스페이서 형성방법에 관한 것이다.
주지된 바와 같이, 게이트 스페이서는 단채널효과를 방지하기 위한 하나의 방법인 LDD(lightly doped drain)의 형성을 위해 형성하게 되었다.
그런데, 반도체 소자의 고집적화의 요구에 따라 다양한 공정 기술들이 개발되면서, 상기 게이트 스페이서는, 단지 LDD 영역을 형성하기 위한 기능 이외에, 인접하는 게이트 전극들간의 전기적 차단 수단으로서의 기능을 행하게 되었다.
예컨데, 상기 게이트 스페이서는 자기정렬콘택(self-aligned contact) 공정이 적용되는 고집적 반도체 소자의 제조 공정에서 LDD 영역의 형성 수단으로서 보다는 인접하는 게이트 전극들간이 전기적 차단 수단으로서의 기능에 더 큰 의미가 부여되고 있는 실정이다.
이와 같은 게이트 스페이서를 형성하기 위해, 종래에는 게이트 전극이 형성된 실리콘 기판 상에 스페이서용 물질막을 증착하고, 이를 블랭킷(blanket) 식각함으로써, 상기 게이트 전극의 측면에 게이트 스페이서를 형성하고 있다.
도 1a 내지 도 1e는 종래의 기술에 따른 반도체 소자의 게이트 스페이서 형성방법을 설명하기 위한 각 공정별 단면도로서, 이를 설명하면 다음과 같다.
종래의 반도체 소자의 게이트 스페이서 형성방법은, 도 1a에 도시된 바와 같이, 셀영역과 주변영역이 정의된 반도체 기판(10)을 제공한 다음, 상기 반도체 기 판(10) 상에 제1산화막(11), 다결정실리콘막(12), 텅스텐막(13) 및 하드마스크막(14)을 차례로 형성한다.
다음으로, 도 1b에 도시된 바와 같이, 상기 하드마스크막(14), 텅스텐막(13) 및 다결정실리콘막(12)을 선택적으로 식각하여 게이트(15)를 형성한 다음, 상기 게이트(15) 형성을 위한 식각 공정에 기인된 데미지를 회복시키기 위하여 상기 게이트(15)가 형성된 반도체 기판(10)에 재산화 공정을 실시한다. 이때, 도 1b에서 미설명된 도면부호 11b는 게이트가 형성되지 않은 영역에 잔류된 제1산화막을 나타낸 것이다.
여기서, 상기 재산화 공정은 산화 분위기에서 열처리 공정을 실시하는 것으로서, 실리콘만을 산화시키는 선택적 산화 공정(selective oxidation)으로 수행되며, 상기 선택적 산화 공정의 결과, 잔류된 게이트 산화막(11b)의 표면 및 게이트(15) 구조의 다결정실리콘막(12)의 측면에 제2산화막(16)이 형성된다.
그런후, 상기 텅스텐막(13)의 산화 방지를 위하여 상기 결과물 상에 제1질화막(17)을 형성한다.
이어서, 도 1c에 도시된 바와 같이, 상기 제1질화막(17) 상에 제3산화막(18), 제2질화막(19) 및 제4산화막(20)을 차례로 형성한다.
그리고나서, 도 1d에 도시된 바와 같이, 상기 주변영역의 제4산화막(20), 제2질화막(19), 제3산화막(18), 제1질화막(17), 제2산화막(16) 및 제1산화막(11b)을 식각하여, 상기 주변영역의 게이트(15) 측벽에 NONO(제1질화막(17)/제3산화막(18)/제2질화막(19)/제4산화막(20)) 구조의 제1게이트 스페이서(21)를 형성한 후, 상기 주변영역의 게이트(15) 및 제1게이트 스페이서(21)를 마스크로 이용하여 상기 반도체 기판(10)에 고농도 불순물 이온을 주입하여 소오스/드레인 영역(미도시)을 형성한다. 이어, 상기 셀영역의 제4산화막을 선택적으로 제거한다.
다음으로, 도 1e에 도시된 바와 같이, 상기 결과물 상에 제3질화막(22)을 형성한 후, 상기 셀영역의 제3질화막(22), 제2질화막(19), 제3산화막(18), 제1질화막(17), 제2산화막(16) 및 제1산화막(11b)을 식각하여 상기 셀영역의 게이트(15) 측벽에 NON(제1질화막(17)/제3산화막(18)/제2, 제3질화막(19, 22)) 구조의 제2게이트 스페이서(23)를 형성한다.
그러나, 종래의 기술에서는 NONO 및 NON 구조의 제1, 제2게이트 스페이서에 있어서, 상기 제1, 제2게이트 스페이서의 제1질화막과 그 하부의 제2산화막 계면에서, 차아지 트랩핑(charge trapping) 현상이 발생되는데, 이러한 차아지 트랩핑 현상이 발생되는 부분과 채널영역 간의 물리적 거리가 수십Å 밖에 되지 않아, 상기 차아지 트랩핑 현상이 채널영역에 직접적으로 전기적 악영향을 미쳐 HCD(hot carrier degradation) 및 GIDL(gate induced drain leakage)가 증가되고, 정션(junction)의 BV(breakdown voltage)가 감소되는 등의 소자의 전기적 특성이 저하되는 문제점이 발생된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 차아지 트랩핑 현상이 발생되는 부분과 채널영역 간의 물리적 거리를 증가시킴으로써, 상기 차아지 트랩핑 현상이 채널영역에 직접적으로 전기적 악영향을 미치는 것 을 억제하여 HCD 및 GIDL 증가를 방지함과 동시에, 정션 BV 감소를 방지하여 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 게이트 스페이서 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 게이트 스페이서 형성방법은, 셀영역과 주변영역이 정의된 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 제1산화막을 형성하는 단계; 상기 제1산화막을 선택적으로 식각하여 게이트 형성영역에 대응하는 기판 부분을 노출시키는 제1산화막 패턴을 형성하는 단계; 상기 제1산화막 패턴이 형성된 기판 결과물의 전면에 제2산화막, 다결정실리콘막, 텅스텐막 및 하드마스크막을 차례로 형성하는 단계; 상기 하드마스크막, 텅스텐막 및 다결정실리콘막을 패터닝하여 상기 제1산화막 패턴 사이의 상기 제2산화막 상에 게이트를 형성하는 단계; 상기 노출된 제2산화막의 표면 및 식각후 잔류된 다결정실리콘막의 측벽을 선택적으로 산화하여 제3산화막을 형성하는 단계; 상기 제3산화막이 형성된 결과물 상에 제1질화막, 제4산화막, 제2질화막 및 제5산화막을 차례로 형성하는 단계; 상기 주변영역의 제5산화막, 제2질화막, 제4산화막, 제1질화막, 제3산화막, 제2산화막 및 제1산화막 패턴을 선택적으로 식각하여, 상기 주변영역의 게이트 측벽에 제1게이트 스페이서를 형성하는 단계; 상기 셀영역의 제5산화막을 선택적으로 제거하는 단계; 상기 셀영역의 제5산화막이 선택적으로 제거된 결과물 상에 제3질화막을 형성하는 단계; 및 상기 셀영역의 제3질화막, 제2질화막, 제4산화막, 제1질화막, 제3산화막, 제2산화막 및 제1산화막을 선택적으로 식각하여, 상기 셀영역의 게이트 측벽에 제2게이트 스페이서를 형성하는 단계를 포함한다.
여기서, 상기 제1산화막은 100~180Å의 두께로 형성하고, 상기 제2산화막은 30~50Å의 두께로 형성한다. 그리고, 상기 다결정실리콘막은 400~700Å의 두께로 형성하며, 상기 텅스텐막은 300~600Å의 두께로 형성한다.
또한, 상기 하드마스크막은 2000~2500Å의 두께로 형성하고, 상기 제3산화막은 20~50Å의 두께로 형성하며, 상기 제1질화막은 70~100Å의 두께로 형성한다.
그리고, 상기 제4산화막은 80~120Å의 두께로 형성하고, 상기 제2질화막은 90~150Å의 두께로 형성한다. 또한, 상기 제5산화막은 400~600Å의 두께로 형성하며, 상기 제3질화막은 100~150Å의 두께로 형성한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 게이트 스페이서 형성방법을 설명하기 위한 각 공정별 단면도이다.
본 발명의 실시예에 따른 반도체 소자의 게이트 스페이서 형성방법은, 도 2a에 도시된 바와 같이, 셀영역과 주변영역이 정의된 반도체 기판(40)을 제공한 다음, 상기 반도체 기판(40) 상에 제1산화막(41)을 형성한다. 여기서, 상기 제1산화막(41)은 100~180Å의 두께로 형성한다.
이어서, 도 2b에 도시된 바와 같이, 상기 제1산화막을 선택적으로 식각하여 게이트 형성영역에 대응하는 기판 부분을 노출시키는 제1산화막 패턴(41a)을 형성한다. 그런 후, 상기 제1산화막 패턴(41a)이 형성된 기판 결과물의 전면에 제2산화막(42), 다결정실리콘막(43), 텅스텐막(44) 및 하드마스크막(45)을 차례로 형성한다. 여기서, 상기 제2산화막(42)은 30~50Å의 두께로 형성하고, 상기 다결정실리콘막(43)은 400~700Å의 두께로 형성하며, 상기 텅스텐막(44)은 300~600Å의 두께로 형성한다. 또한, 상기 하드마스크막(45)은 2000~2500Å의 두께로 형성한다.
다음으로, 도 2c에 도시된 바와 같이, 상기 하드마스크막(45), 텅스텐막(44) 및 다결정실리콘막(43)을 패터닝하여 상기 제1산화막 패턴(41a) 사이의 상기 제2산화막(42) 상에 게이트(46)를 형성한 후에, 상기 게이트(46) 형성을 위한 식각 공정에 기인된 데미지를 회복시키기 위하여 상기 게이트(46)가 형성된 반도체 기판(40)에 재산화 공정을 실시한다. 여기서, 상기 재산화 공정은 산화 분위기에서 열처리 공정을 실시하는 것으로서, 실리콘만을 산화시키는 선택적 산화 공정(selective oxidation)으로 수행되며, 상기 선택적 산화 공정의 결과, 상기 노출된 제2산화막(42)의 표면 및 식각후 잔류된 다결정실리콘막(43)의 측면에 제3산화막(47)이 형성된다. 이때, 상기 제3산화막(47)은 20~50Å의 두께로 형성한다.
그런다음, 상기 텅스텐막(44)의 산화 방지를 위하여 상기 제3산화막(47)이 형성된 결과물 상에 제1질화막(48)을 형성한다. 여기서, 상기 제1질화막(48)은 70~100Å의 두께로 형성한다.
여기서, 상기 재산화 공정으로 형성된 제3산화막(47)과 상기 제1질화막(48)의 계면에서 차아지 트랩핑 현상이 발생되는데, 이때, 본 발명에서는, 상기 차아지 트랩핑 현상 발생 부분과 상기 기판(40) 간의 물리적 거리가 상기 제1, 제2 및 제3산화막(41a, 42, 47)을 합한 두께인 100~200Å 정도 되기 때문에, 상기 차아지 트 랩핑 현상이 채널영역에 직접적으로 전기적 악영향을 미치는 것을 최소화 시킬 수 있게 된다.
이어, 도 2d에 도시된 바와 같이, 상기 제1질화막(48) 상에 제4산화막(49), 제2질화막(50) 및 제5산화막(51)을 차례로 형성한다. 여기서, 상기 제4산화막(49)은 80~120Å의 두께로 형성하고, 상기 제2질화막(50)은 90~150Å의 두께로 형성하며, 상기 제5산화막(51)은 400~600Å의 두께로 형성한다.
그리고나서, 도 2e에 도시된 바와 같이, 상기 주변영역의 제5산화막(51), 제2질화막(50), 제4산화막(49), 제1질화막(48), 제3산화막(47), 제2산화막(42) 및 제1산화막 패턴(41a)을 선택적으로 식각하여, 상기 주변영역의 게이트(46) 측벽에 NONO(제1질화막(48)/제4산화막(49)/제2질화막(50)/제5산화막(51)) 구조의 제1게이트 스페이서(52)를 형성한다.
그런 후, 상기 주변영역의 게이트(46) 및 제1게이트 스페이서(52)를 마스크로 이용하여 상기 반도체 기판(40)에 고농도 불순물 이온을 주입하여 소오스/드레인 영역(미도시)을 형성한다. 이어, 상기 셀영역의 제5산화막을 선택적으로 제거한다음, 상기 셀영역의 제5산화막이 선택적으로 제거된 결과물 상에 제3질화막(53)을 형성한다. 이때, 상기 제3질화막(53)은 100~150Å의 두께로 형성한다.
그리고나서, 도 2f에 도시된 바와 같이, 상기 셀영역의 제3질화막(53), 제2질화막(50), 제4산화막(49), 제1질화막(48), 제3산화막(47) 및 제2산화막(42) 및 제1산화막(41a)을 선택적으로 식각하여 상기 셀영역의 게이트(46) 측벽에 NON(제1질화막(48)/제4산화막(49)/제2, 제3질화막(50, 53)) 구조의 제2게이트 스페이서 (54)를 형성한다.
이상에서와 같이, 본 발명은 기판 상에 게이트 형성 영역을 노출시키는 제1산화막 패턴을 형성하고, 제2산화막을 개재시켜 상기 제1산화막 패턴 사이의 기판 위에 게이트 형성 및 재산화 공정을 진행함으로써, 종래에 비해 NONO 및 NON 구조의 제1, 제2게이트 스페이서 하부의 산화막 두께(제1산화막 패턴, 제2 및 제3산화막의 두께에 해당됨)를 두껍게 형성할 수 있다.
따라서, 본 발명은 차아지 트랩핑 현상이 발생되는 부분, 즉, 상기 제1, 제2게이트 스페이서와 그 하부의 제3산화막의 계면과 채널영역 간의 물리적 거리를 증가시킬 수 있으므로, 상기 차아지 트랩핑 현상이 채널영역에 직접적으로 전기적 악영향을 미치는 것을 억제하여 HCD 및 GIDL 증가를 방지함과 동시에, 정션 BV 감소를 방지하여 소자의 전기적 특성을 향상시킬 수 있다.
Claims (12)
- 셀영역과 주변영역이 정의된 반도체 기판을 제공하는 단계;상기 반도체 기판 상에 제1산화막을 형성하는 단계;상기 제1산화막을 선택적으로 식각하여 게이트 형성영역에 대응하는 기판 부분을 노출시키는 제1산화막 패턴을 형성하는 단계;상기 제1산화막 패턴이 형성된 기판 결과물의 전면에 제2산화막, 다결정실리콘막, 텅스텐막 및 하드마스크막을 차례로 형성하는 단계;상기 하드마스크막, 텅스텐막 및 다결정실리콘막을 패터닝하여 상기 제1산화막 패턴 사이의 상기 제2산화막 상에 게이트를 형성하는 단계;상기 노출된 제2산화막의 표면 및 식각후 잔류된 다결정실리콘막의 측벽을 선택적으로 산화하여 제3산화막을 형성하는 단계;상기 제3산화막이 형성된 결과물 상에 제1질화막, 제4산화막, 제2질화막 및 제5산화막을 차례로 형성하는 단계;상기 주변영역의 제5산화막, 제2질화막, 제4산화막, 제1질화막, 제3산화막, 제2산화막 및 제1산화막 패턴을 선택적으로 식각하여, 상기 주변영역의 게이트 측벽에 제1게이트 스페이서를 형성하는 단계;상기 셀영역의 제5산화막을 선택적으로 제거하는 단계;상기 셀영역의 제5산화막이 선택적으로 제거된 결과물 상에 제3질화막을 형성하는 단계; 및상기 셀영역의 제3질화막, 제2질화막, 제4산화막, 제1질화막, 제3산화막, 제2산화막 및 제1산화막을 선택적으로 식각하여, 상기 셀영역의 게이트 측벽에 제2게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 스페이서 형성방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서, 상기 제1산화막은 100~180Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 스페이서 형성방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서, 상기 제2산화막은 30~50Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 스페이서 형성방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서, 상기 다결정실리콘막은 400~700Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 스페이서 형성방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서, 상기 텅스텐막은 300~600Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 스페이서 형성방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서, 상기 하드마스크막은 2000~2500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 스페이서 형성방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서, 상기 제3산화막은 20~50Å의 두께로 형성하는 것을 특징 으로 하는 반도체 소자의 게이트 스페이서 형성방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서, 상기 제1질화막은 70~100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 스페이서 형성방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서, 상기 제4산화막은 80~120Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 스페이서 형성방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서, 상기 제2질화막은 90~150Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 스페이서 형성방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서, 상기 제5산화막은 400~600Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 스페이서 형성방법.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서, 상기 제3질화막은 100~150Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 스페이서 형성방법.
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|---|---|
| KR20060007680A KR20060007680A (ko) | 2006-01-26 |
| KR101038310B1 true KR101038310B1 (ko) | 2011-06-01 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10896967B2 (en) | 2018-09-13 | 2021-01-19 | Samsung Electronics Co., Ltd. | Integrated circuit device including gate spacer structure |
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| KR100356789B1 (ko) | 1999-06-28 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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2004
- 2004-07-20 KR KR1020040056542A patent/KR101038310B1/ko not_active IP Right Cessation
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