KR100849808B1 - 표시용 구동 회로 - Google Patents

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도시미쯔 마쯔도
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

프레임 메모리(105)는 인터페이스(103)를 통해 상위 장치(102)로부터 수신되는 원화상 데이터를 저장한다. 감색 처리 수단은 상위 장치(102)로부터의 전송, 스위치 등의 수동 설정 수단 또는 단자 설정을 통해 감색율 데이터를 수신한다. 이러한 감색율 데이터에 기초하여, 원화상의 계조 데이터에서의 색수가 삭감되고, 원화상의 색 수는 상기 삭감된 색 수를 이용하여 의사적으로 표현된다. 또한, 타이밍 발생 회로(106)와 계조 전압 생성 회로(107)가 포함된다. 계조 전압 셀렉터(108)는 감색율에 기초하여 구동 동작의 부분적 정지를 수행한다.
표시 장치, 화소부, 계조 전압, 색 수 정보량, 감색율

Description

표시용 구동 회로{DRIVING CIRCUIT FOR DISPLAYING}
도 1은 본 발명에 따른 표시 장치의 제1 실시예에 따른 표시 장치용 구동 회로를 설명하는 블록도.
도 2는 본 발명의 제1 실시예에 따른 인터페이스 입력 신호의 설명도.
도 3은 본 발명의 제1 실시예에 따른 인터페이스 입력 신호의 동작을 도시하는 타이밍 챠트.
도 4는 본 발명의 제1 실시예에 따른 인터페이스 입력 신호의 설명도.
도 5는 본 발명의 제1 실시예에 따른 인터페이스 입력 신호의 설명도.
도 6은 본 발명의 제1 실시예에 따른 감색율 데이터의 설명도.
도 7은 본 발명의 제1 실시예에 따른 디서링 방식의 원리 설명도.
도 8은 본 발명의 제1 실시예에 따른 디서 처리부의 구성을 도시하는 블록도.
도 9는 본 발명의 제1 실시예에 따른 디서 신호 생성부의 동작 설명도.
도 10은 본 발명의 제1 실시예에 따른 디서 신호 생성부의 동작 설명도.
도 11은 본 발명의 제1 실시예에 따른 데이터 변환부의 구성을 도시하는 블록도.
도 12는 본 발명의 제1 실시예에 따른 디서 신호 셀렉터의 동작 설명도.
도 13은 본 발명의 제1 실시예에 따른 비트 조작부 A의 동작 설명도.
도 14는 본 발명의 제1 실시예에 따른 비트 조작부 B의 동작 설명도.
도 15는 본 발명의 제1 실시예에 따른 디서 처리부의 동작 설명도.
도 16은 본 발명의 제1 실시예에 따른 디서 처리부의 동작 설명도.
도 17은 본 발명의 제1 실시예에 따른 계조 전압 생성부의 구성을 설명하는 회로도.
도 18은 본 발명의 제1 실시예에 따른 계조 전압 생성부의 동작 설명도.
도 19는 본 발명의 제1 실시예에 따른 계조 전압 셀렉터의 구성을 도시하는 블록도.
도 20은 본 발명의 제1 실시예에 따른 계조 전압 셀렉터의 동작을 설명하는 타이밍 챠트.
도 21은 본 발명의 제1 실시예에 따른 셀렉터의 동작 설명도.
도 22는 본 발명의 제1 실시예에 따른 화소부의 구성을 나타내는 등가 회로도.
도 23은 본 발명의 제1 실시예에 따른 주변 회로의 동작을 도시하는 타이밍 챠트.
도 24는 본 발명에 의한 표시 장치의 제2 실시예에 따른 표시 장치용 구동 회로의 구성을 도시하는 블록도.
도 25는 본 발명의 제2 실시예에 따른 FRC 방식의 원리 설명도.
도 26은 본 발명의 제2 실시예에 따른 감색율 데이터의 설명도.
도 27은 본 발명의 제2 실시예에 따른 FRC 처리부의 구성을 도시하는 블록도.
도 28은 본 발명의 제2 실시예에 따른 FRC 신호 생성부의 구성을 도시하는 블록도.
도 29는 본 발명의 제2 실시예에 따른 FRC 신호 생성부의 동작을 도시하는 타이밍 챠트.
도 30은 본 발명의 제2 실시예에 따른 FRC 신호 생성부의 동작 설명도.
도 31은 본 발명의 제2 실시예에 따른 데이터 변환부의 구성을 도시하는 블록도.
도 32는 본 발명의 제2 실시예에 따른 비트 조작부 A의 동작 설명도.
도 33은 본 발명의 제2 실시예에 따른 비트 조작부 B의 동작 설명도.
도 34는 본 발명의 제2 실시예에 따른 표시 장치용 구동 회로의 구성을 나타내는 블록도.
도 35는 본 발명의 제2 실시예에 따른 표시 장치용 구동 회로의 구성을 나타내는 블록도.
도 36은 본 발명의 표시 장치의 제3 실시예에 따른 표시 장치용 구동 회로의 구성을 도시하는 블록도.
도 37은 본 발명의 제3 실시예에 따른 입력 신호의 타이밍 챠트.
도 38은 본 발명의 제3 실시예에 따른 디서 처리부의 구성을 도시하는 블록 도.
도 39는 본 발명의 제3 실시예에 따른 디서 신호 생성부의 구성을 도시하는 블록도.
도 40은 본 발명의 제3 실시예에 따른 계조 전압 셀렉터의 구성을 도시하는 블록도.
도 41은 본 발명의 제3 실시예에 따른 계조 전압 셀렉터의 동작을 도시하는 타이밍 챠트.
도 42는 본 발명의 제4 실시예에 따른 표시 장치의 구성을 도시하는 블록도.
도 43은 본 발명의 제4 실시예에 따른 표시 장치의 구성을 도시하는 블록도.
도 44는 본 발명의 제4 실시예에 따른 표시 장치의 구성을 도시하는 블록도.
<도면의 주요 부분에 대한 부호의 설명>
101 : 데이터선 구동부
102 : CPU
103 : 인터페이스
104 : 디서 처리부
105 : 프레임 메모리
106 : 타이밍 발생부
107 : 계조 전압 생성부
108 : 계조 전압 셀렉터
109 : 화소부
2402 : FRC 처리부
3602 : 그래픽 컨트롤러
본 발명은 인가하는 전압에 의해 표시 휘도를 제어하는 패널형의 표시 장치에 관한 것으로, 보다 구체적으로는, 표시하는 색 수를 제어하여 저소비 전력화를 실현한 표시 장치 및 표시 장치용 구동 회로에 대한 기술에 관한 것이다.
인가하는 전압에 의해 표시 휘도를 제어하는 표시 장치의 저전력화 기술로서, ITE/SID 출판의 "Asia display/IDW '01 proceedings" P 1583∼1586에 기재된 표시 장치가 있다. 이 표시 장치는 입력되는 계조 데이터에 디서링(dithering)에 의한 감색 처리를 실시하여, 계조 데이터가 본래 갖는 색 수(이하, 실제 색의 수라고도 함)보다 적은 색 수로 실제 색의 수를 의사적으로 표현한다. 이에 의해, 실제 색의 수를 그대로 표시하는 경우와 비교하여, 저소비 전력을 도모할 수 있다.
일반적으로, 디서링 등의 감색 처리에서는 실제 색의 수에 대한 삭감된 색의 수의 비율(이하, 감색율이라고 함)을 선택 가능하고, 감색율이 작은(실제 색의 수에 가깝다)만큼 화질 열화가 적고, 커짐에 따라 화질이 열화된다. 한편, 표시 장치에서는 일반적으로 표시하는 색 수가 적을수록 회로의 동작을 적게 할 수 있어, 소비 전력을 삭감시킬 수 있다.
이로 인해, 표시 장치의 사용 목적에 따라, 감색율이 적은 고화질 표시나, 감색율이 큰 저전력 동작의 형태를 생각할 수 있다. 그러나, 종래의 기술에 기재되어 있는 감색율은 일정(262,144 색을 4096 색으로 감색)하고, 상기한 사용 형태에 대해서는 고려되어 있지 않았다.
본 발명의 목적은 상위 장치로부터 입력하는 원화상의 색 수를 삭감함과 함께, 이 삭감에 따라 전력 소비를 억제하여 장시간의 동작을 실현한 표시 장치와 그 구동 회로를 제공하는 데 있다.
본 발명은 복수의 감색율로 화상을 표시 가능하게 하고, 상위 장치(예를 들면 CPU)로부터의 전송, 또는 조작 스위치나 단자 설정 등에 의한 수동 설정 수단을 이용하여 감색율을 외부로부터 전환할 수도 있다. 이러한 기능을 실현하기 위해, 본 발명에 따른 표시 장치는 감색율을 지정하는 감색율 데이터에 따라, 원화상의 계조 데이터가 갖는 색 수를 삭감하고, 또한 삭감된 색 수만을 이용하여 원화상의 색 수를 의사적으로 표현하기 위한 감색 처리 수단과, 감색율에 따라 구동 회로의 동작을 일부 정지하는 수단을 종래의 표시 장치에 대하여 새롭게 설치하였다.
또한, 본 발명은 인가 전압에 따라 표시 휘도를 제어하는 표시 장치 및 표시 장치 구동 회로에 있어서, 외부로부터 감색율 데이터가 수신되고, 디스플레이 상에 표시된 색의 수가 상기 감색율 데이터에 따라 선택되며, 표시된 색의 수에 따라 불필요한 구동 회로들이 정지되는 표시 장치 및 표시 장치 구동 회로를 제공한다. 결과적으로, 표시 장치에 의해 소비되는 전력이 절감될 수 있다. 또한, 보다 적은 수의 감색수를 갖는 고품질 모드와 보다 많은 수의 감색수를 갖는 저전력 모드 사이에서 선택하는 것이 가능하다. 결과적으로, 사용하기에 편리한 표시 장치가 제공될 수 있다.
이하, 본 발명의 실시예에 대하여, 실시예의 도면을 이용하여 상세히 설명한다. 우선, 본 발명의 제1 실시예를 도 1∼도 23을 이용하여 설명한다.
도 1은 본 발명에 따른 표시 장치의 제1 실시예에 따른 표시 장치용 구동 회로를 설명하는 블록도이다. 도 1에서, 참조 부호(101)는 데이터선 구동부, 참조 부호(102)는 CPU, 참조 부호(103)는 인터페이스, 참조 부호(104)는 디서 처리부, 참조 부호(105)는 프레임 메모리, 참조 부호(106)는 타이밍 발생부, 참조 부호(107)는 계조 전압 생성부, 참조 부호(108)는 계조 전압 셀렉터, 참조 부호(109)는 화소부이다. 또한, 도 2는 본 발명의 제1 실시예에 따른 인터페이스 입력 신호의 설명도, 도 3은 본 발명의 제1 실시예에 따른 인터페이스 입력 신호의 동작을 도시하는 타이밍 챠트이다.
또, 본 발명의 실시예에서, 화소부(109)는 예를 들면 TFT 액정이고, 계조 데이터에 따른 레벨의 계조 전압을 데이터선 구동부(101)가 화소부(109)에 출력함으로써, 다색 표시를 행하는 것으로 한다. 또한, 본 실시예에서는 표시 장치에 입력하는 계조 데이터는 R(적), G(녹), B(청) 각6 비트의 디지털 데이터이고, 1 화소당 262, 144색분의 색 정보를 포함하는 것으로 한다.
우선, 데이터선 구동부(101)의 동작에 대하여 설명한다. 데이터선 구동부(101)에는 CPU(102)로부터 표시에 관한 신호가 주어진다. 이 신호에는 색의 농담의 정도를 나타내는 계조 데이터, 표시 위치를 나타내는 어드레스, 및 본 발명의 특징인 감색율 데이터가 포함된다. 또한, CPU(102)와 인터페이스(103)와의 신호는 도 2에 도시한 바와 같이 어드레스/계조 데이터를 선택하는 RS 신호, 기입의 기동을 지시하는 WR 신호, 어드레스/계조 데이터의 실제의 값인 D 신호로 이루어진다.
그리고, 이들 신호군은 도 3에 도시한 바와 같이 어드레스를 지정하는 사이클과, 계조 데이터를 기입하는 사이클을 갖는다. 예를 들면, 어드레스 지정의 사이클에서는 RS 신호가 "로우", D 신호가 소정의 어드레스값으로 세트되고, 그 후 WR 신호가 "로우"로 세트되었을 때, 동작이 실행된다. 한편, 계조 데이터 기입의 사이클에서는 RS 신호가 "하이", 신호가 소정의 계조 데이터로 세트되고, 그 후 WR 신호가 "로우"로 세트되었을 때, 동작이 실행된다. 또, 이들의 동작은 장치 전체를 제어하는 오퍼레이팅 시스템과 어플리케이션 소프트웨어에 의해, 미리 프로그램되어 있다. 다음으로, D 신호의 내역을 도 4에 도시한다.
도 4는 본 발명의 제1 실시예에 따른 인터페이스 입력 신호의 설명도이다. 도 4에 도시한 바와 같이 어드레스/계조 데이터의 실제의 값인 D 신호는 18비트이다. 이 D 신호는 어드레스 지정 사이클로서는 수평 방향 및 수직 방향의 어드레스(각 8비트)로, 계조 데이터 기입 사이클로서는 RGB의 계조 데이터(각 6비트)로 구성된다. 또, 도 5는 본 발명의 제1 실시예에 따른 인터페이스 입력 신호의 설명도이고, 본 인터페이스 전송의 이미지예를 나타낸다. 인터페이스(103)는 CPU로부터 전송되는 표시 신호를 디코드하여, 어드레스와 계조 데이터로 분리하여 출력한다.
도 6은 본 발명의 제1 실시예에 따른 감색율 데이터의 설명도이다. 도 1에서 의 디서 처리부(104)는 계조 데이터, 어드레스, 및 감색율 데이터를 입력하여, 계조 데이터를 디서링 처리에 의해 감색하여, 감색 계조 데이터로서 출력한다. 여기서, 감색율 데이터는 3종류의 감색율을 지시하는 2비트의 데이터이고, 도 6에 도시한 바와 같이 입력되는 RGB의 계조 데이터(각 6비트)에 대하여, 몇 비트분을 디서 처리하는지를 지시한다.
도 7은 본 발명의 제1 실시예에 따른 디서링 방식의 원리 설명도이다. 디서 처리는, 기존의 색을 공간적으로 조합하여 그 중간색을 생성하는 방법이고, 도 7은 각 감색율에 대한 처리의 이미지예를 나타낸다. 다음으로, 디서 처리부(104)의 구성과 동작을 도 8 내지 도 14를 이용하여 설명한다.
도 8은 본 발명의 제1 실시예에 따른 디서 처리부의 구성을 나타내는 블록도, 도 9는 본 발명의 제1 실시예에 따른 디서 신호 생성부의 동작 설명도이다. 도 8에서, 디서 처리부(104)는 디서 신호 생성부(801)와, 각각 R, G, B용의 데이터 변환부(802, 803, 804)를 갖는다. 디서 신호 생성부(801)는 도 9에 도시한 바와 같이 입력되는 어드레스의 수평 방향, 수직 방향의 최하위 비트의 값에 따른 4 종류의 디서 신호 A∼D를 생성한다.
도 10은 본 발명의 제1 실시예에 따른 디서 신호 생성부의 동작 설명도이다. 도 10은 실제의 화면에 대한 디서 신호의 값을 도시한 것이지만, 이것은 먼저 도 7에 도시한 기존색이 조합 패턴과 등가이다. 또한, 도 11은 본 발명의 제1 실시예에 따른 데이터 변환부의 구성을 도시하는 블록도이다. 데이터 변환기(802)는 도 11에 도시한 바와 같이 디서 신호 셀렉터(1101), 비트 조작부 A1102, 감산기(1103), 비 트 조작부 B1104로 구성된다. 또, 도 11에는 단순히 비트 조작 A, 비트 조작 B로 기재되어 있다.
도 12는 본 발명의 제1 실시예에 따른 디서 신호 셀렉터의 동작 설명도이다. 도 11에서의 디서 신호 셀렉터(1101)는 6비트의 계조 데이터의 하위2 비트에 따라, 디서 신호 A∼D에서 1종류를 선택하여 출력한다. 여기서, 선택되는 디서 신호는 감색율 데이터에 의해 서로 다르다. 이 관계를 도 12에 도시한다.
도 13은 본 발명의 제1 실시예에 따른 비트 조작부 A의 동작 설명도이다. 비트 조작부 A1102는 선택되는 디서 신호에 "0"를 부가하여 6비트화하지만, 어떤 비트에 "0"를 부가할지는 감색율 데이터에 의해 서로 다르다. 이 관계를 도 13에 도시한다. 또, 이 비트 조작의 목적은 차단의 감산 동작을 쉽게 하기 위함이다. 또한, 계조데이터 상정도 비트의 값에 따라 비트 조작부 A의 출력값을 바꾸는 이유는 감산 결과가 마이너스가 되는 것을 피하기 위함이다.
도 14는 본 발명의 제1 실시예에 따른 비트 조작부 B의 동작 설명도이다. 또한, 도 15는 본 발명의 제1 실시예에 따른 디서 처리부의 동작 설명도이다. 감산기(1103)는 계조 데이터로부터 비트 조작부 A의 출력을 감산하여 출력한다. 그리고, 비트 조작부 B1104는 도 14에 도시한 바와 같이 감산율 데이터에 따라 계조 데이터 비트를 재배열하여, 그 결과를 감색 계조 데이터로서 출력한다.
이상 설명한 디서 처리에 의해, 입력의 계조 데이터는 도 15에 도시하는 감색 계조 데이터로 변환된다. 도 15에서, 음영부는 2종류의 계조 데이터가 표시 위치에 의해 혼재하는 것을 의미하여, 예를 들면 12&14로 나타낸 개소는 12와 14의 계조 데이터가 표시 위치에 의해 할당된다. 다음으로, 본 디서 처리의 실제의 화면을 상정한 구체예를 설명한다.
도 16은 본 발명의 제1 실시예에 따른 디서 처리부의 동작 설명도이다. 도 16에 도시된 바와 같이 계조 데이터로부터 감색 계조 데이터에의 변환 동작은 2×2 화소를 단위로 한 디서링에 의한 감색 처리와 등가인 것을 알 수 있다. 또, 감색 처리의 다른 방법으로서, 오차 확산법이 잘 알려져 있지만, 이 방법의 적용도 물론 가능하다. 오차 확산법은 디서링과 비교하여 보다 고화질로 감색되는 반면, 회로 규모가 커지기 때문에, 용도에 따라 구분하여 사용하는 것이 바람직하다.
다음으로, 프레임 메모리는 참조 부호(105)는 인터페이스(103)로부터 전송되는 어드레스에 따라, 소정의 번지에 감색 계조 데이터를 저장한다. 또, 프레임 메모리(105)는 일반적인 SRAM으로 구성 가능하다. 타이밍 발생부(106)는 후술하는 타이밍 신호군을 스스로 생성하여, 이것을 프레임 메모리(105)와 계조 전압 셀렉터(108)로 출력한다. 상기 타이밍 신호는 프레임 메모리의 판독 제어 신호를 포함하여, 이 제어 신호에 의해, 프레임 메모리(105)로부터는 화면의 선두 라인에서 순서대로 1라인씩 감색 계조 데이터가 판독되고, 최종 라인의 다음은 다시 선두 라인에 되돌아가 이 동작을 반복한다. 또, 판독 라인의 전환 타이밍은 타이밍 발생부(106)로부터 주어지는 라인 신호에 동기하여, 선두 라인의 워드선을 선택하는 타이밍은 타이밍 발생부(107)로부터 주어지는 프레임 신호에 동기하는 것으로 한다. 이들이 구체적인 타이밍을 후술하는 도 20에 도시한다.
도 17은 본 발명의 제1 실시예에 따른 계조 전압 생성부의 구성을 설명하는 회로도이다. 계조 전압 생성부(107)는 계조 데이터를 전압 레벨로 변환할 때에 필요한 계조 전압군을 생성하는 블록이고, 도 17에 그 내부 구조를 도시한다. 도 17에서, 참조 부호 VDH와 VDD는 각각 외부로부터 주어지고, VDH는 계조 전압을 생성하기 위한 기준 전압, VDD는 연산 증폭기의 전원 전압이다.
우선, 64 종류의 계조 전압 V0∼V63은 기준 전압 VDH를 저항 분압함으로써 생성되어, 각각의 계조 전압은 전압 팔로워 회로의 연산 증폭기에 의해 버퍼링된다. 여기서, 도 17에 도시한 바와 같이 감색율 데이터를 제어 신호로 하는 스위치(1701, 1702)에 의해, 연산 증폭기의 전원 공급이 제어된다.
도 18은 본 발명의 제1 실시예에 따른 계조 전압 생성부의 동작 설명도이고, 각 감색율에서의 연산 증폭기의 전원 공급 상태를 도시한 것이다. 도 18에서, 음영부는 전원 공급 OFF, 그 이외는 전원 공급 ON의 연산 증폭기이다. 여기서, 각 감색율에 대하여 전원 공급이 ON이 되는 연산 증폭기의 그룹에 주목하면, 이들이 버퍼링하는 계조 전압의 번호는 도 15에서 도시한 감색 계조 데이터의 그룹과 동등하다. 이것은 감색 계조 데이터와 계조 전압의 번호를 의도적으로 일치시키고 있기 때문이다. 이 결과, 사용하는 연산 증폭기에만 전원을 공급할 수 있다. 또한, 도 15에 주목하면, 계조 전압 V0과 V63은 전부 감색율로 사용되어, 그 밖의 사용되는 계조 전압은 V0과 V63을 가능한 균등하게 분할한 레벨인 것을 알 수 있다. 이것은 어떤 감색율 모드에서도 표시 콘트라스트(다이내믹 범위)를 최대로 하기 위함이다. 계조 전압 셀렉터(108)는 복수의 계조 전압으로부터 감색 계조 데이터에 따라 1레벨을 선택하여, 출력하는 블록이다.
도 19는 본 발명의 제1 실시예에 따른 계조 전압 셀렉터의 구성을 도시하는 블록도이다. 또한, 도 20은 본 발명의 제1 실시예에 따른 계조 전압 셀렉터의 동작을 설명하는 타이밍 챠트, 도 21은 본 발명의 제1 실시예에 따른 셀렉터의 동작 설명도이다. 계조 전압 셀렉터는 래치부(1901)와 셀렉터(1902)로 구성된다. 래치부(1901)는 프레임 메모리(105)로부터 출력되는 1라인분의 감색 계조 데이터를 라인 신호에 동기하여 취득, 셀렉터(1902)로 출력한다. 셀렉터(1902)는 감색 계조 데이터와 교류화 신호에 따라, 복수의 계조 전압으로부터 1레벨을 선택한다.
도 22는 본 발명의 제1 실시예에 따른 화소부의 구성을 나타내는 등가 회로도이다. 화소부(109)는 3 단자의 박막 트랜지스터 TFT 소자, 액정층, 보유 용량로 구성되고, 박막 트랜지스터 TFT 소자의 드레인 단자는 데이터선에, 게이트 단자는 주사선에, 소스 단자는 액정 셀과 보유 용량에 접속된다. 또한, 액정층의 대향측에는 공통의 대향 전극이 있고, 액정층과 전기적으로 접속되어 있다. 또한, 보유 용량의 다른 쪽의 단자는 전단의 주사선에 접속된다. 이 구성을 실현하기 위해서, 예를 들면 데이터선, 주사선은 액정을 협지하는 2매의 투명 기판의 한쪽의 내면에 매트릭스 형상으로 형성되고, 대향 전극은 다른 쪽의 내면에 타이트하게 형성된다. 또, 본 실시예에서의 화소의 회로 구성은, 소위 Cadd 구조라고 하는 구성이지만, 보유 용량의 단자를 스토리지선에 접속하는, 소위 Cst 구조라고 하는 구성에도 적용 가능하다.
여기서, 본 발명의 표시 장치용 구동 회로(101)는 상기한 화소부(109)의 데이터선에 접속되고, 각각의 데이터선에 원하는 계조 전압을 출력한다. 또한, 실제 의 표시 장치를 실현하기 위해서는 주사선 구동부나 전원 회로가 필요하지만, 이들은 기존의 회로를 유용 가능하다. 이것을 도 23에서 설명한다.
도 23은 본 발명의 제1 실시예에 따른 주변 회로의 동작을 도시하는 타이밍 챠트이다. 예를 들면, 주사선 구동부는 도 23에 도시한 바와 같이 프레임 신호에 동기하여 선두의 주사선에 "하이 전압"을 인가하고, 그 후 라인 신호에 동기하고, 순차적으로 "하이 전압"을 다음의 주사선으로 인가한다. 여기서, "하이 전압"으로부터 "로우 전압"으로 전환하는 타이밍은 계조 전압의 전환 타이밍의 직전으로 하고, 이 때의 계조 전압은 당 해당의 주사선 상의 계조 데이터에 따른 레벨이 된다. 또한, 주사선 구동부는 시프트 레지스터 회로를 응용함으로써 용이하게 실현 가능하다.
한편, 대향 전극에의 인가 전압인 대향 전압은 교류 신호에 동기한 파형이고, 이것은 교류 신호의 진폭을 조정하는 회로에서 실현 가능하다. 또, 액정 인가 전압의 극성은 대향 전압으로부터 본 계조 전압의 극성이라고 생각할 수 있어, 교류 신호에 연동하여 액정 인가 전압의 극성이 반전한다. 이 동작은 소위 공통 반전 구동과 동등하다. 또, 본 발명의 제1 실시예에서는 공통 반전 구동을 예로 들었지만, 본 발명은 이에 한정되는 이유가 아니라, 대향 전압을 진폭시키지 않는, 소위 도트 반전 구동, 또는 열마다 반전 구동에도 용이하게 적용 가능하다. 또한, 본 실시예에서, 디스플레이의 종류를 박막 트랜지스터 TFT 방식의 액정 표시 장치로서 설명하였지만, 본 발명은 이에 한정되는 이유가 아니고, 전압 레벨로 표시 휘도를 제어하는 것 외의 디스플레이, 예를 들면 유기 EL 디스플레이 등에도 적용 가능하 다. 또, 본 발명의 제1 실시 형태의 데이터선 구동부는 LSI에서 집적화하는 것이 바람직하다.
이상 설명한 본 발명의 제1 실시예는 감색율 데이터에 따라 디스플레이에 표시하는 색 수를 전환하고, 또한 표시하는 색 수에 맞춰, 불필요한 구동 회로를 정지시키는 기능을 갖게 하였기 때문에, 표시 장치의 저소비 전력화가 도모할 수 있다. 또한, 감색이 적은 고화질 모드와, 감색이 많은 저소비 전력 모드를 전환 가능하다고 한 것으로 사용성이 향상된다. 예를 들면, 휴대 전화의 표시 장치로서 본 발명의 표시 장치와 표시 장치용 구동 회로를 사용함으로써, 대기 시에는 삭감된 색의 수가 많은 저소비 전력 모드를 동화상이나 자연 화상 등을 보는 경우에는 삭감된 색의 수가 적은 고화질 모드를 적용하는 것이 생각된다. 이 전환은, 예를 들면 단말 장치의 CPU가 동작 상태를 감시하여 자동적으로 전환해도 되고, 수동 설정, 단자 설정 등의 수단에 의해 사용자가 수동으로 전환하도록 해도 된다.
다음으로, 본 발명의 제2 실시예를 도 24∼33을 이용하여 설명한다. 상술한 본 발명의 제1 실시 형태는 감색 처리에 디서링 방식을 적용하였다. 이에 대하여, 본 발명의 제2 실시예는 감색 처리 방식에 FRC 방식을 적용한 것이다. FRC 방식은, 프레임 레이트 컨트롤의 약칭이다. 이 FRC 방식은 도 25에 도시한 바와 같이 기존의 색을 공간적이고 또한 시간적으로 조합하여 그 중간색을 생성하는 기법이고, 상술한 디서링과 비교하여, 해상도를 희생시키지 않고 중간색을 표현할 수 있다는 점에 특징이 있다.
도 24는 본 발명에 따른 표시 장치의 제2 실시예에 따른 표시 장치용 구동 회로의 구성을 도시하는 블록도이다. 도 25는 본 발명의 제2 실시예에 따른 FRC 방식의 원리 설명도이다. 또한, 도 26은 본 발명의 제2 실시예에 따른 감색율 데이터의 설명도이다. 도 24에서, 참조 부호(2401)는 데이터선 구동 회로, 참조 부호(2402)는 FRC 처리부이다. 그 밖의 블록에 대해서는 상기한 본 발명의 제1 실시예에서의 블록과 동일하고, 동일한 번호로 기재한다. 본 실시예에서의 데이터선 구동 회로(2401)가 본 발명의 제1 실시예의 데이터선 구동 회로(101)와 크게 다른 점은 FRC 처리부(2402)를 프레임 메모리(105)의 후단에 설치하고 있는 점이다. 이 이유는 FRC 방식에서는 1화면의 주사 시간인 프레임 기간마다 표시 화상을 전환하기 위해서, 프레임 메모리(105)의 판독 동작과 감색 처리를 동기시킬 필요가 있기 때문이다.
따라서, FRC 처리부(2402)는 프레임 메모리(105)로부터 순차적으로 판독되는 1라인분의 계조 데이터 전체에 대하여, 입력되는 감색율 데이터에 따른 FRC 처리를 실시하여, 계조 전압 셀렉터(108)로 출력한다. 또, 감색율 데이터는 본 실시예에서는 2종류의 감색율을 지시하는 1비트의 데이터로 하여, 도 26에 도시한 바와 같이 RGB의 계조 데이터(각 6비트)에 대하여, 몇 비트분을 FRC 처리하는지를 지시한다.
도 27은 본 발명의 제2 실시예에 따른 FRC 처리부의 구성을 도시하는 블록도이다. 또한, 도 28은 본 발명의 제2 실시예에 따른 FRC 신호 생성부의 구성을 나타내는 블록도, 도 29는 본 발명의 제2 실시예에 따른 FRC 신호 생성부의 동작을 도시하는 타이밍 챠트, 도 30은 본 발명의 제2 실시예에 따른 FRC 신호 생성부의 동작 설명도, 도 31은 본 발명의 제2 실시예에 따른 데이터 변환부의 구성을 도시하 는 블록도이다. 도 27에서, 참조 부호(2701)는 FRC 신호 생성부, 참조 부호(2702)는 데이터 변환부이다. FRC 신호 생성부(2701)는 도 28에 도시한 바와 같이 타이밍 발생부(106)로부터 전송되는 프레임 신호와 라인 신호로부터 2종류의 FRC 신호를 생성한다. 이들의 타이밍 챠트를 도 29에 도시한다.
상기 2종류의 FRC 신호는 도 27에 도시한 바와 같이 각각의 데이터 변환부에 교대로 접속된다. 이에 의해, 실제의 화면에 대한 FRC 신호의 값은 도 30에 도시하는 배열이 된다. 이것은 앞의 도 25에서 도시한 기존색이 조합하고 패턴과 등가이다. 다음으로, 데이터 변환부(2702)는 도 31에 도시한 바와 같이 비트 조작부 A3101, 감산기(3102), 비트 조작부 B3103으로 구성된다. 비트 조작부 A3101은 FRC 신호에 "0"를 부가하여 6비트화하지만, 어떤 비트에 "0"를 부가할지는 감색율 데이터에 의해 서로 다르다.
도 32는 본 발명의 제2 실시예에 따른 비트 조작부 A의 동작 설명도, 도 33은 본 발명의 제2 실시예에 따른 비트 조작부 B의 동작 설명도이다. 상기한 FRC 신호에 "0"를 부가하여 6비트화하는 관계를 도 32에 도시한다. 또, 이 비트 조작의 목적은 차단의 감산 동작을 쉽게 하기 위함이고, 또한 계조 데이터 상정도 비트의 값에 따라 비트 조작부 A의 출력값을 바꾸는 이유는 감산 결과가 마이너스가 되는 것을 피하기 위함이다.
다음으로, 감산기(3102)는 계조 데이터부터 비트 조작부 A의 출력을 감산하여 출력한다. 그리고, 비트 조작부 B3103은 도 33에 도시한 바와 같이 감산율 데이터에 따라 계조 데이터 비트를 재배열하여, 그 결과를 감색 계조 데이터로서 출력 한다.
이상 설명한 FRC 처리를 1라인분의 전부 계조 데이터에 대하여 동시에 행함으로써, 2×2 화소를 단위로 한 FRC 방식에 의한 감색 처리를 실현할 수 있다. 본 실시예에서는 6비트의 계조 데이터 중, 최하위 비트에 대하여 FRC 처리를 실시하는 예를 나타내었지만, 본 발명은 이에 한정되는 이유가 아니고, 하위 2비트분에 FRC 처리를 실시하는 것도 물론 가능하다.
그 밖의 블록에 관해서는 본 발명의 제1 실시예에 도시한 블록과 동일한 기능을 실행하는 것이므로, 이들의 설명에 대해서는 생략한다.
이상 설명한 본 발명의 제2 실시예는 본 발명의 제1 실시 형태와 마찬가지로, 감색율 데이터에 따라 디스플레이에 표시하는 색 수를 전환하고, 또한 표시하는 색 수에 맞춰, 불필요한 구동 회로를 정지시키는 기능을 가지므로, 표시 장치의 저소비 전력화를 도모할 수 있다. 또한, 삭감된 색의 수가 적은 고 화질 모드와, 삭감된 색의 수가 많은 저소비 전력 모드를 전환 가능하고, 사용성이 향상한다. 또한, 감색 처리에 FRC 방식을 이용하므로 해상도를 희생시키지 않고 중간색을 표현할 수 있다.
도 34는 본 발명의 제2 실시예에 따른 표시 장치용 구동 회로의 구성을 도시하는 블록도이다. 도 34에 도시한 바와 같이 디서 처리와 FRC 처리의 양방을 구비한 표시 장치용 구동 회로도 실현 가능하다. 이 경우, 디서 처리용과 FRC 처리의 어느 쪽인지를 동작시켜도 되고, 양방을 조합하여 동작시켜도 된다. 이것은 감색율 데이터를 디서 처리용과 FRC 처리용으로 나누어 제공함으로써 실현 가능하다. 또 한, 감색율 데이터는 CPU로부터의 전송에 한정되는 이유가 아니고, 단자 설정으로 실현해도 된다. 또한, 도 35에 도시한 바와 같이 CPU 전송과 단자 설정을 전환하여 사용해도 된다.
다음으로, 본 발명의 제3 실시예를 도 36∼도 41을 이용하여 설명한다. 본 발명의 제1 및 제2 실시예는 CPU에서 표시용의 신호가 전송되어, 표시 장치용 구동 회로에 프레임 메모리를 내장하는 타입이고, 이 구성은 휴대 전화를 중심으로 한 소형 디스플레이에 다용되어 있다. 이에 대하여, 이하에 설명하는 본 발명의 제3 실시예는 전용의 그래픽 컨트롤러로부터 표시용의 신호가 전송되고, 표시 장치용 구동 회로에 프레임 메모리를 갖지 않은 타입이고, 이 구성은 대형 디스플레이로 다용된다.
도 36은 본 발명의 표시 장치의 제3 실시예에 따른 표시 장치용 구동 회로의 구성을 나타내는 블록도, 도 37은 본 발명의 제3 실시예에 따른 입력 신호의 타이밍 챠트이다. 도 36에서, 참조 부호(3601)는 데이터선 구동부, 참조 부호(3602)는 그래픽 컨트롤러, 참조 부호(3603)는 디서 처리부, 참조 부호(3604)는 계조 전압 셀렉터이다. 또, 계조 전압 생성부(107)는 본 발명의 제1 및 제2 실시예에서의 계조 전압 생성부와 동일하다.
그래픽 컨트롤러(3602)는 소위 래스터 스캔용의 표시 신호군으로서, 도 37에 도시하는 표시 동기 신호군, 및 계조 데이터를 출력한다. 디서 처리부(3603)는 이들의 표시 동기 신호군, 계조 데이터, 및 감색율 데이터를 받아, 디서 처리를 이용하여 계조 데이터를 감색 처리하여, 감색 계조 데이터로서 출력한다. 여기서, 감색 율 데이터는 외부 CPU로부터 제공하는 방법, 단자 설정하는 방법, 또는 장치에 설치한 수동 스위치 설정하는 방법 등, 몇 개의 수단이 생각된다.
도 38은 본 발명의 제3 실시예에 따른 디서 처리부의 구성을 도시하는 블록도이다. 또한, 도 39는 본 발명의 제3 실시예에 따른 디서 신호 생성부의 구성을 도시하는 블록도이다. 도 38에서, 참조 부호(3801)는 디서 신호 생성부이고, 참조 부호(802∼804(는 본 발명의 제1 실시예와 동등한 데이터 변환부이다. 디서 신호 생성부(3801)는 도 39에 도시한 바와 같이 수직 위치 카운터(3901), 수평 위치 카운터(3902) 및, 디코더(3903)로 구성된다. 수직 위치 카운터(3901)는 프레임 신호의 "하이" 기간에 클리어되어, 유효 기간 신호의 상승에 동기하여 카운트 업한다. 수평 위치 카운터(3902)는 라인 신호의 "하이" 기간에 클리어되어, 유효 기간 신호가 "하이"의 기간, 도트 클럭의 상승에 동기하여 카운트 업한다.
이 동작에 의해, 각 카운터의 출력은 각각 상기 도 9에 도시한 수직 방향 어드레스, 및 수평 방향 어드레스와 등가가 된다. 또한, 차단의 디코더(3903)는 입력되는 카운트값으로부터, 도 9에 도시한 4종류의 디서 신호를 생성한다. 또한, 데이터 변환부는 본 발명의 제1 실시예와 동등한 것으로부터, 디서 처리부(3603)로부터는 본 발명의 제1 실시예와 동등한 감색 계조 데이터가 출력된다. 계조 전압 생성부(107)에 관해서는 본 발명의 제1 실시예와 동일한 구성, 동일한 동작이므로, 그 설명은 생략한다.
도 40은 본 발명의 제3 실시예에 따른 계조 전압 셀렉터의 구성을 도시하는 블록도이다. 또한, 도 41은 본 발명의 제3 실시예에 따른 계조 전압 셀렉터의 동작 을 도시하는 타이밍 챠트이다. 도 40에서, 계조 전압 셀렉터(3604)는 RGB 각 1화소마다 전송되는 감색 계조 데이터를 취득, 동기화함과 함께, 복수의 계조 전압으로부터 계조 데이터에 따라 1레벨을 선택하여, 출력하는 블록이다. 도 40에 도시한 바와 같이 입력 래치부(4001), 동기화 래치부(4002), 및 셀렉터(4003)로 구성된다.
입력 래치부(4001)는 라인 신호의 하강에서 클리어되어, 유효 기간 신호가 "하이"의 기간, 도트 클럭의 하강에 동기하여 감색 계조 데이터를, 순차적으로 1행분 저장한다. 동기화 래치부(4002)는 입력 래치부(4001)가 출력하는 감색 계조 데이터를 라인 신호의 상승에 동기하여 취득, 셀렉터(4003)로 출력한다. 셀렉터(4003)는 감색 계조 데이터와 교류화 신호에 따라, 복수의 계조 전압으로부터 1레벨을 선택한다. 또, 셀렉터(4003)의 동작은 본 발명 제1 실시 형태에 따른 셀렉터(1902)와 동일하다. 도 41에 계조 전압 셀렉터(3604)의 동작 타이밍을 도시한다.
이상 설명한 본 발명의 제3 실시예는 본 발명의 제1 실시예와 마찬가지로, 감색율 데이터에 따라 디스플레이에 표시하는 색 수를 전환하고, 또한 표시하는 색 수에 맞춰, 불필요한 구동 회로를 정지시키는 기능을 갖는 사항, 저소비 전력화를 도모할 수 있다. 또한, 감색이 적은 고화질 모드와, 감색이 많은 저소비 전력 모드를 전환 가능하고, 사용성이 향상한다. 또한, 표시 장치가 그래픽 컨트롤러와 접속되고, 래스터 스캔용의 신호가 표시 장치에 입력되는 구성에의 적용이 가능하다. 또, 본 발명의 제3 실시예에서는 디서 처리를 예로 들었지만, 이에 한정되는 이유가 아니고, FRC 처리를 이용하여도 실현 가능한 것은 물론이다.
다음으로, 본 발명의 제4 실시예를 도 42∼도 44를 이용하여 설명한다. 본 발명의 제4 실시예는 본 발명의 제1∼제3 실시예에서 설명한 표시 장치용 구동 회로를 표시 장치에 적용한 것이고, 도 42와 도 43은 표시 장치용 구동 회로에 프레임 메모리를 내장하는 구성, 도 44는 표시 장치용 구동 회로에 프레임 메모리를 갖지 않는 구성이다.
즉, 도 42는 본 발명의 제4 실시예에 따른 표시 장치의 구성을 나타내는 블록도, 도 43은 본 발명의 제4 실시예에 따른 표시 장치의 구성을 나타내는 블록도, 도 44는 본 발명의 제4 실시예에 따른 표시 장치의 구성을 도시하는 블록도이다.
도 42에서, 참조 부호(4201)는 표시 장치이고, 대별하여, 데이터선 구동부(4202), 주사선 구동부(4203), 전원부(4204), 화소부(109)로 구성된다. 데이터선 구동부(4202)는 본 발명의 제1 실시예의 데이터선 구동부(101)와 거의 동일하지만, 데이터 레지스터(4205)를 구비하고 있는 점이 서로 다르다. 데이터 레지스터(4205)는 CPU로부터 전송되는 각종 구동 파라미터를 기억하는 부분이고, 각 블록에 기억하여 파라미터 정보를 전송한다.
상기한 파라미터의 일례로서는 구동 라인 수, 프레임 주파수 등이 있어, 본 발명의 특징인 감색율 데이터도, 이 속에 포함되는 것으로 한다. 또, CPU로부터의 전송 방법으로서는, 예를 들면 상기 도 4에 도시한 어드레스 지정 사이클에 있어서의 미 사용 비트(예를 들면 D17)를 프레임 메모리와 데이터 레지스터의 식별 비트라고 하면, 도 3에 도시한 전송 방법을 프레임 메모리와 데이터 레지스터로 공용할 수 있다.
주사선 구동부(4203)는 화소부(109)의 주사선을 구동하는 블록이고, 출력하 는 신호 파형은 도 23에 도시한 주사 전압과 동일하다. 전원부(4204)는 도 23에 도시한 대향 전압을 출력하는 것 외에, 본 발명의 표시 장치에 필요한 전원 전압을 생성하여, 각 블록으로 출력한다. 이 동작은 외부로부터 주어지는 시스템 전원을 승압하는 수단, 및 승압된 전압을 조정하는 수단에 의해 실현 가능하다. 또, 전압 조정 등의 제어 정보는 데이터 레지스터(4205)로부터 전송되는 것으로 한다. 화소부(109)에 관해서는 본 발명의 제1 실시예와 동일한 구성, 동일한 동작이므로, 그 설명은 생략한다.
상기한 바와 같이 도 43은 상기 표시 장치의 데이터선 구동 회로에 FRC 처리부를 추가한 구성, 도 44는 데이터선 구동 회로에 프레임 메모리를 갖지 않는 구성이다. 이들 동작에 대해서는 도 42, 도 36에서 도시한 데이터선 구동 회로에, 주사선 구동 회로와 전원부를 추가한 것이므로, 상세한 설명은 생략한다.
이상 설명한 본 발명의 제4 실시예에서는 본 발명의 제1∼제3 실시예와 마찬가지로 감색율 데이터에 따라 디스플레이에 표시하는 색 수를 전환하고, 또한 표시하는 색 수에 맞춰, 불필요한 구동 회로를 정지시키는 기능을 가지므로, 표시 장치의 저소비 전력화를 도모할 수 있다. 또한, 삭감된 색의 수가 적은 고화질 모드와, 삭감된 색의 수가 많은 저소비 전력 모드를 전환 가능하고, 표시 장치의 사용성이 향상된다.
또, 본 발명은 상기 특허 청구의 범위에 기재된 구성 및 상기 실시예에서 설명한 구성에 한정되는 것이 아니고, 본 발명의 기술 사상을 일탈하지 않고, 여러가지의 변경이 가능한 것은 물론이다.
이상 설명한 바와 같이 본 발명에 따르면, 인가하는 전압에 의해 표시 휘도를 제어하는 표시 장치 및 그 표시 장치용 구동 회로에서, 감색율 데이터를 외부로부터 입력하여, 이 감색율 데이터에 따라 디스플레이에 표시하는 색 수를 전환함과 함께 표시하는 색 수에 합쳐서 불필요한 구동 회로를 정지시키는 기능을 갖게 함으로써, 표시 장치의 저소비 전력화를 도모할 수 있다. 또한, 삭감된 색의 수가 적은 고화질 모드와, 삭감된 색의 수가 많은 저소비 전력 모드를 감색율 데이터에 따라 전환 가능하므로, 사용성을 향상시킨 표시 장치를 제공할 수 있다.

Claims (11)

  1. 외부로부터의 계조 데이터에 대응하는 계조 전압을 화소부에 출력하는 표시용 구동회로에 있어서,
    기준 전압으로부터 복수 레벨의 계조 전압을 생성하기 위한 생성기와,
    상기 계조 데이터에 대응하는 레벨의 계조 전압을 상기 복수 레벨의 계조 전압 중에서 선택하는 셀렉터(selector)를 포함하고,
    상기 계조 데이터는, RGB의 각 색마다 복수의 비트를 포함하고,
    상기 생성기는, 상기 외부로부터의 감색 모드를 나타내는 데이터에 따라, 각 레벨의 계조 전압을 출력 또는 정지하고,
    상기 생성기는, 상기 외부로부터의 감색 모드를 나타내는 데이터에 따라 감색 동작을 수행하는 경우에, 상기 복수 레벨의 계조 전압 중에서 최고 레벨의 계조 전압 및 최저 레벨의 계조 전압 이외의 중간 레벨의 계조 전압으로서 상기 감색 동작에 의해 표시에 불필요하게 되는 중간 레벨의 계조 전압을 정지하는 표시용 구동회로.
  2. 제1항에 있어서,
    상기 생성기는 상기 기준 전압을 분할하는 저항과, 분할 이후의 전압을 버퍼링하는 연산 증폭기(OP AMP)를 포함하고,
    상기 생성기는, 상기 연산 증폭기에 공급하는 전원을 정지함으로써, 상기 감색 동작에 의해 표시에 불필요하게 되는 레벨의 계조 전압을 정지하는 표시용 구동회로.
  3. 제1항에 있어서,
    상기 복수 레벨의 계조 전압은, V0~V63의 64 레벨의 계조 전압이고,
    상기 최고 레벨의 계조 전압은, V63이고,
    상기 최저 레벨의 계조 전압은, V0인 표시용 구동회로.
  4. 외부로부터의 계조 데이터에 대응하는 계조 전압을 화소부에 출력하는 표시용 구동회로에 있어서,
    상기 외부로부터 주어지는 계조 데이터를 입력하는 인터페이스와,
    상기 계조 데이터를 기억하는 메모리와,
    상기 외부로부터 주어지는 제어 데이터에 기초하여 표시 동기 신호를 생성하는 타이밍 생성 회로와,
    기준 전압으로부터 복수 레벨의 상기 계조 전압을 생성하는 생성기와,
    상기 메모리로부터 판독된 계조 데이터에 대응하는 레벨의 계조 전압을, 상기 생성기에서 생성된 상기 복수 레벨의 계조 전압으로부터 선택하고, 상기 표시 동기 신호에 따라, 상기 선택된 계조 전압을 상기 화소부에 출력하는 셀렉터(selector)를 포함하고,
    상기 계조 데이터는, RGB의 각 색마다 복수의 비트를 포함하고,
    상기 생성기는 상기 외부로부터의 감색을 나타내는 데이터에 따라, 각 레벨의 계조 전압을 출력 또는 정지하고,
    상기 생성기는 상기 외부로부터의 감색을 나타내는 데이터에 따라 감색 동작을 수행하는 경우에, 상기 복수 레벨의 계조 전압 중에서 최고 레벨의 계조 전압 및 최저 레벨의 계조 전압 이외의 중간 레벨의 계조 전압으로서 상기 감색 동작에 의해 표시에 불필요하게 되는 중간 레벨의 계조 전압을 정지하는 표시용 구동회로.
  5. 외부로부터의 계조 데이터에 대응하는 계조 전압을 화소부에 출력하는 표시용 구동회로에 있어서,
    기준 전압으로부터 복수 레벨의 계조 전압을 생성하기 위한 생성기와,
    상기 계조 데이터에 대응하는 레벨의 계조 전압을 상기 복수 레벨의 계조 전압 중에서 선택하는 셀렉터(selector)를 포함하고,
    상기 표시용 구동 회로는 고화질 모드와 저소비전력 모드를 갖고,
    상기 계조 데이터는, RGB의 각 색마다 복수의 비트를 포함하고,
    상기 생성기는, 상기 기준 전압을 분할하는 저항과, 분할 이후의 전압을 버퍼링하는 연산 증폭기(OP AMP)를 포함하고,
    상기 생성기는, 상기 저소비전력 모드인 경우에, 상기 연산 증폭기에 공급하는 전원을 정지함으로써, 상기 복수 레벨의 계조 전압 중에서 최고 레벨의 계조 전압 및 최저 레벨의 계조 전압 이외의 중간 레벨의 계조 전압을 정지하는 표시용 구동회로.
  6. 외부로부터의 계조 데이터에 대응하는 계조 전압을 화소부에 출력하는 표시용 구동회로에 있어서,
    기준 전압으로부터 V0~V63의 64 레벨의 계조 전압을 생성하기 위한 생성기와,
    상기 계조 데이터에 대응하는 레벨의 계조 전압을 상기 64 레벨의 계조 전압중에서 선택하는 셀렉터(selector)를 포함하고,
    상기 표시용 구동 회로는 고화질 모드와 저소비전력 모드를 갖고,
    상기 계조 데이터는 RGB의 각 색마다 6 비트를 포함하고,
    상기 생성기는 상기 저소비전력 모드인 경우에, V0의 계조 전압과 V63의 계조 전압 이외의 V1~V62의 계조 전압을 정지하는 표시용 구동회로.
  7. 제4항에 있어서,
    상기 생성기는, 상기 기준 전압을 분할하는 저항과, 분할 이후의 전압을 버퍼링하는 연산 증폭기(OP AMP)를 포함하고,
    상기 생성기는, 상기 연산 증폭기에 공급하는 전원을 정지함으로써, 상기 감색 동작에 의해 표시에 불필요하게 되는 레벨의 계조 전압을 정지하는 표시용 구동회로.
  8. 제4항에 있어서,
    상기 복수 레벨의 계조 전압은, V0~V63의 64 레벨의 계조 전압이고,
    상기 최고 레벨의 계조 전압은, V63이고,
    상기 최저 레벨의 계조 전압은, V0인 표시용 구동회로.
  9. 제5항에 있어서,
    상기 생성기는, 상기 기준 전압을 분할하는 저항과, 분할 이후의 전압을 버퍼링하는 연산 증폭기(OP AMP)를 포함하고,
    상기 생성기는, 상기 연산 증폭기에 공급하는 전원을 정지함으로써, 상기 복수 레벨의 계조 전압 중에서 최고 레벨의 계조 전압 및 최저 레벨의 계조 전압 이외의 중간 레벨의 계조 전압을 정지하는 표시용 구동회로.
  10. 제5항에 있어서,
    상기 복수 레벨의 계조 전압은, V0~V63의 64 레벨의 계조 전압이고,
    상기 최고 레벨의 계조 전압은, V63이고,
    상기 최저 레벨의 계조 전압은, V0인 표시용 구동회로.
  11. 제6항에 있어서,
    상기 생성기는, 상기 기준 전압을 분할하는 저항과, 분할 이후의 전압을 버퍼링하는 연산 증폭기(OP AMP)를 포함하고,
    상기 생성기는, 상기 연산 증폭기에 공급하는 전원을 정지함으로써, 상기 V1~V62의 계조 전압을 정지하는 표시용 구동회로.
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7256795B2 (en) * 2002-07-31 2007-08-14 Ati Technologies Inc. Extended power management via frame modulation control
TWI224300B (en) * 2003-03-07 2004-11-21 Au Optronics Corp Data driver and related method used in a display device for saving space
JP4601279B2 (ja) * 2003-10-02 2010-12-22 ルネサスエレクトロニクス株式会社 コントローラドライバ，及びその動作方法
KR100536233B1 (ko) * 2003-10-23 2005-12-12 삼성에스디아이 주식회사 플라즈마 디스플레이 패널의 계조 표현 방법 및 플라즈마디스플레이 패널의 구동 장치
JP4217196B2 (ja) 2003-11-06 2009-01-28 インターナショナル・ビジネス・マシーンズ・コーポレーション ディスプレイ駆動装置、画像表示システム、および表示方法
JP4193771B2 (ja) * 2004-07-27 2008-12-10 セイコーエプソン株式会社 階調電圧発生回路及び駆動回路
JP4677343B2 (ja) * 2005-01-14 2011-04-27 キヤノン株式会社 画像表示装置及び方法
US7634152B2 (en) * 2005-03-07 2009-12-15 Hewlett-Packard Development Company, L.P. System and method for correcting image vignetting
WO2006123551A1 (ja) * 2005-05-16 2006-11-23 Tpo Hong Kong Holding Limited マトリクス駆動方法及び回路並びにこれを用いた表示装置
CN100399412C (zh) * 2005-05-24 2008-07-02 乐金电子（昆山）电脑有限公司 Lcd模块接口装置及方法
EP1862995A1 (en) * 2006-05-31 2007-12-05 Texas Instruments France S.A. Method and apparatus for spatial and temporal dithering
TWI373034B (en) * 2007-05-23 2012-09-21 Chunghwa Picture Tubes Ltd Pixel dithering driving method and timing controller using the same
JP5311447B2 (ja) * 2008-01-22 2013-10-09 ルネサスエレクトロニクス株式会社 表示装置、表示パネルドライバ、及び表示パネル駆動方法
US8223166B2 (en) * 2008-05-19 2012-07-17 Samsung Electronics Co., Ltd. Input gamma dithering systems and methods
JP4577590B2 (ja) * 2008-10-22 2010-11-10 ソニー株式会社 画像処理装置、画像処理方法、及び、プログラム
JP5691706B2 (ja) * 2011-03-22 2015-04-01 セイコーエプソン株式会社 制御装置、表示装置および電子機器
JP5691707B2 (ja) * 2011-03-22 2015-04-01 セイコーエプソン株式会社 制御装置、表示装置、電子機器および駆動方法
KR101476882B1 (ko) * 2012-02-06 2014-12-26 엘지디스플레이 주식회사 액정표시장치와 그 ｆｒｃ 방법
KR102068165B1 (ko) * 2012-10-24 2020-01-21 삼성디스플레이 주식회사 타이밍 컨트롤러 및 이를 포함하는 표시 장치
US9524092B2 (en) * 2014-05-30 2016-12-20 Snaptrack, Inc. Display mode selection according to a user profile or a hierarchy of criteria
US20160027410A1 (en) * 2014-07-25 2016-01-28 Qualcomm Mems Technologies, Inc. Content update from a display driver in mobile applications
EP3396661B1 (en) * 2015-12-24 2023-09-20 Panasonic Intellectual Property Management Co., Ltd. Real time measurement-projection device and real time measurement-projection method
KR102503819B1 (ko) * 2016-08-31 2023-02-23 엘지디스플레이 주식회사 타이밍 컨트롤러 및 이를 포함하는 표시 장치
JP7065458B2 (ja) * 2018-07-13 2022-05-12 パナソニックＩｐマネジメント株式会社 映像表示装置、および映像表示方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5734369A (en) 1995-04-14 1998-03-31 Nvidia Corporation Method and apparatus for dithering images in a digital display system
US5920305A (en) 1996-12-27 1999-07-06 Lg Electronics Inc. Multicolor display control circuit and method for liquid crystal display
US6028588A (en) 1997-05-09 2000-02-22 Lg Electronics Inc. Multicolor display control method for liquid crystal display
US6052113A (en) 1997-05-30 2000-04-18 Hewlett-Packard Company Methods and apparatus for processing data values representative of an image with efficient dither matrices

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05313612A (ja) 1992-05-14 1993-11-26 Seiko Epson Corp 液晶表示装置及び電子機器
JPH088702A (ja) 1994-06-23 1996-01-12 Toshiba Corp ディジタル入力回路
JPH09101771A (ja) 1995-10-04 1997-04-15 Hitachi Ltd 画像処理装置
JPH09127918A (ja) 1995-11-06 1997-05-16 Fujitsu Ltd 液晶表示装置の駆動回路、液晶表示装置、ならびに液晶表示装置の駆動方法
JPH10326084A (ja) 1997-05-23 1998-12-08 Sony Corp 表示装置
JP2000338938A (ja) 1999-05-31 2000-12-08 Hitachi Ltd 液晶表示装置
JP3428529B2 (ja) 1999-10-13 2003-07-22 日本電気株式会社 表示装置および情報端末装置
JP4183222B2 (ja) * 2000-06-02 2008-11-19 日本電気株式会社 携帯電話機の省電力駆動方法
JP3651371B2 (ja) * 2000-07-27 2005-05-25 株式会社日立製作所 液晶駆動回路及び液晶表示装置
JP3832627B2 (ja) 2000-08-10 2006-10-11 シャープ株式会社 信号線駆動回路、画像表示装置および携帯機器
JP4929431B2 (ja) * 2000-11-10 2012-05-09 Ｎｌｔテクノロジー株式会社 パネル表示装置のデータ線駆動回路
JP3533185B2 (ja) * 2001-01-16 2004-05-31 Ｎｅｃエレクトロニクス株式会社 液晶ディスプレイの駆動回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5734369A (en) 1995-04-14 1998-03-31 Nvidia Corporation Method and apparatus for dithering images in a digital display system
US5920305A (en) 1996-12-27 1999-07-06 Lg Electronics Inc. Multicolor display control circuit and method for liquid crystal display
US6028588A (en) 1997-05-09 2000-02-22 Lg Electronics Inc. Multicolor display control method for liquid crystal display
US6052113A (en) 1997-05-30 2000-04-18 Hewlett-Packard Company Methods and apparatus for processing data values representative of an image with efficient dither matrices

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Publication number Publication date
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