KR100826761B1 - 시모스 공정의 단계별 테스트 패턴 세트와 테스트 방법 - Google Patents
시모스 공정의 단계별 테스트 패턴 세트와 테스트 방법 Download PDFInfo
- Publication number
- KR100826761B1 KR100826761B1 KR1020060124222A KR20060124222A KR100826761B1 KR 100826761 B1 KR100826761 B1 KR 100826761B1 KR 1020060124222 A KR1020060124222 A KR 1020060124222A KR 20060124222 A KR20060124222 A KR 20060124222A KR 100826761 B1 KR100826761 B1 KR 100826761B1
- Authority
- KR
- South Korea
- Prior art keywords
- test
- ion implantation
- test pattern
- region
- active region
- Prior art date
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 76
- 238000000034 method Methods 0.000 title claims abstract description 67
- 238000010998 test method Methods 0.000 title abstract description 7
- 238000005468 ion implantation Methods 0.000 claims abstract description 59
- 239000004065 semiconductor Substances 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000004519 manufacturing process Methods 0.000 abstract description 8
- 238000005259 measurement Methods 0.000 description 13
- 239000010410 layer Substances 0.000 description 7
- 239000002184 metal Substances 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- 239000007943 implant Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000010924 continuous production Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- High Energy & Nuclear Physics (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Ceramic Engineering (AREA)
- Automation & Control Theory (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
본 발명은 반도체 소자의 테스트 패턴에 관한 것으로서, 시모스(CMOS; Complementary Metal Oxide Semiconductor) 공정에서 각각의 이온주입 단계별 저항 측정 테스트 패턴 세트와 테스트 방법에 관한 것이다.
이를 실현하기 위한 본 발명은, 시모스 공정의 이온 주입 공정을 테스트함에 있어서, 저면에 형성되어 있는 반도체 기판; 상기 반도체 기판 상에 필드 산화막에 의해 정의되는 활성 영역; 상기 활성영역 상에 형성되는 도전형의 테스트 LDD 영역 및 테스트 소스/드레인 영역으로 구성된 테스트 이온 주입 영역; 상기 활성 영역 양측 끝단에 연결되는 콘택;및 상기 콘택을 통해 테스트 신호를 인가하기 위한 테스트 패드쌍;으로 구성된 저항 측정 테스트 패턴을, 단계별 이온 주입 공정 후 각각 삽입하여, 각 이온 주입 공정의 전기적 특성을 테스트함을 특징으로 한다.
또한 각 테스트 패턴의 콘택의 저항을 각각 달리 구성할 수 있다.
본 발명을 통하여 각 이온 주입 공정에 해당하는 테스트 패턴을 따로 제작함에 따라 각 공정을 독립적으로 모니터링 할 수 있으며, 문제가 발생된 경우 문제된 해당 공정의 파악을 용이하게 하는 장점이 있다.
시모스 공정 테스트, 이온 주입 공정 테스트, 테스트 패턴, 공정 테스트
Description
도 1은 종래 시모스 트랜지스터의 이온 주입된 모습을 나타내는 도면,
도 2는 종래 저항 측정 테스트 패턴을 나타내는 단면도,
도 3은 종래 시모스 트랜지스터 제조 공정 중 모든 이온 주입 공정 진행 후 저항을 측정하는 테스트 패턴 공정도,
도 4는 본 발명 시모스 트랜지스터 제조 공정 중 각 이온 주입 공정 진행 후 각각 따로 저항을 측정하는 테스트 패턴 공정도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 포켓 이온 주입 2 : 얇게 도핑된 이온 주입
3 : 깊게 도핑된 이온 주입 4 : 폴리 실리콘
5 : 측벽 10 : 반도체 기판
11 : 활성영역 12 : 필드산화막
13 : 콘택 14 : 테스트 LDD 영역
15 : 테스트 소스/드레인 영역 16 : 테스트 패드쌍
본 발명은 반도체 소자의 테스트 패턴에 관한 것으로서, 더욱 상세하게는 시모스 공정에서 각각의 이온주입 단계별 저항 측정 테스트 패턴 세트와 테스트 방법에 관한 것이다.
반도체 소자의 제조 공정 중 이온 주입 공정은 확산 공정과 더불어 반도체 기판속으로 불순물(Dopant)을 주입하여 전기적 특성을 갖도록 하는 공정으로서, 이온 주입 공정이 도입되기 전의 불순물 주입은 대부분 확산 공정에 의하여 이루어졌으나, 소자가 고집적화·고밀도화 되어가는 현재는 주로 이온 주입 공정이 사용된다. 즉, 이온 주입은 이온의 양을 조절할 수 있고 에너지에 의하여 이온 주입 깊이를 조절할 수 있어서 균일성 및 재현성이 뛰어나 양산 측면에서 유용하다.
반도체 소자 중 시모스 트랜지스터의 경우 일반적으로 100 여개 이상의 다양한 공정으로 구성되며, 각각의 공정이 필수적이라서 단 하나의 공정에 이상이 온다면 제작된 시모스 트랜지스터의 성능을 보장할 수가 없다.
따라서 각 공정을 모니터링 하기 위한 다양한 방법이 존재하지만, 종래에는 시모스 트랜지스터의 제작이 완성된 후 전기적 테스트 패턴을 측정하여 시모스 트랜지스터의 무결성을 검사하는 방법을 이용하였다. 그러나 종래의 방법은 완성된 시모스 트랜지스터를 직접 측정하여 문제점을 파악할 수는 있지만, 과연 어떤 공정에서 문제가 생겼는지를 알 수 없는 문제점이 있다.
도 1은 종래 시모스 트랜지스터의 이온 주입된 모습을 나타내는 도면이다.
이온 주입 과정은 실리콘 기판의 전기적 특성을 변화시키기 위해서 첨가되는 도펀트의 양을 제어하는 공정으로서, 도시된 바와 같이 폴리실리콘(4)의 아래 채널 영역의 가장자리 부분에는 포켓 이온 주입(Pocket Implant)(1)이 이루어져 이온주입의 기울기 변화에 대응하도록 구성되며, 그 상방향으로는 소스/드레인(Source/Drain) 영역에서 점진적인 도펀트 농도를 제공하기 위해 얇게 도핑된 이온주입(Lightly Dope Implant)(2)이 실시된다. 그후 실리콘 산화막이나 실리콘 질화막으로 이루어지는 측벽(side-wall, spacer)(5)이 설치되며, 깊게 도핑된 이온 주입(Deep Source Drain Implant)(3)이 실시된다.
도 2는 종래 저항 측정 테스트 패턴을 나타내는 단면도이다.
도시된 저항 측정 테스트 패턴은 필드 산화막(12)에 의해 정의되는 활성영역(11)에 이온주입영역과 동일한 도전형의 테스트 이온주입 영역들(14,15)이 형성된다. 그리고 활성영역(11)의 양측 끝단에 콘택(13)을 통해 테스트 신호를 인가하기 위한 테스트 패드쌍(16)이 연결된다.
반도체 기판(10)의 소정 표면에는 활성영역(11)을 정의하는 필드산화막(12)이 형성되고, 활성 영역(11) 내부에 트랜지스터의 LDD(Lightly Doped Drain)영역 및 소스/드레인 영역과 동일한 테스트 LDD 영역(14)과 테스트 소스/드레인 영역(15)이 형성된다.
그리고 활성 영역(11)의 상부를 층간 절연막으로 덮고, 층간 절연막을 식각하여 형성한 홀에 활성 영역(11)과 연결되는 콘택(13)이 매립되고, 이 콘택(13)에 각각 테스트 패드쌍(16)이 연결된다.
테스트 패턴은 테스트 패드쌍(16)에 전류를 흘려 주어 테스트 LDD 영역(14)과 테스트 소스/드레인 영역(15)의 저항을 측정함으로써 이온주입 공정시 형성되는 이온주입 영역들의 전기적 특성을 검사할 수 있다.
도 3은 종래 시모스 트랜지스터 제조 공정 중 모든 이온 주입 공정 진행 후 저항을 측정하는 테스트 패턴 공정도이다.
도시된 바와 같이, 종래에는 CMOS 트랜지스터의 제조 공정 중 이온 주입 공정의 모든 단계가 완성된 후 저항을 측정하는 방법을 사용함으로써, 그 결과에 따라 완성된 CMOS 트랜지스터의 무결성 검사는 가능하지만, 공정 단계 중 어느 단계에서 문제가 생겼는지를 파악하기 어려워 문제 발생시 해결까지 많은 시간과 노력이 소요되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 각각의 이온 주입 공정의 단계별로 무결성을 검사할 수 있는 저항 측정 테스트 패턴을 삽입하여, 문제 발생시 원인 공정 분석을 용이하게 하기 위한 시모스 공정의 단계별 테스트 패턴 세트와 테스트 방법을 제공함을 목적으로 한다.
상술한 바와 같은 목적을 구현하기 위한 본 발명 시모스 공정의 단계별 테스 트 패턴 세트는, 저면에 형성되어 있는 반도체 기판; 상기 반도체 기판 상에 필드 산화막에 의해 정의되는 활성 영역; 상기 활성영역 상에 형성되는 도전형의 테스트 LDD 영역 및 테스트 소스/드레인 영역으로 구성된 테스트 이온 주입 영역; 상기 활성 영역 양측 끝단에 연결되는 콘택;및 상기 콘택을 통해 테스트 신호를 인가하기 위한 테스트 패드쌍;으로 구성된 저항 측정 테스트 패턴을, 단계별 이온 주입 공정 후 각각 삽입하여, 각 이온 주입 공정의 전기적 특성을 테스트함을 특징으로 한다.
또한 각 테스트 패턴의 콘택의 저항을 각각 달리 구성할 수 있다.
본 발명 시모스 공정의 단계별 테스트 방법은, 단계별 이온 주입 공정 후 각 공정의 무결성을 테스트하기 위한 저항 측정 테스트 패턴을 단계별 이온 주입 공정 후 각각 삽입하는 단계; 상기 단계별 이온 주입 공정 후 각 테스트 패턴을 통하여 저항을 측정하는 단계; 상기 측정된 저항과 표준 데이터를 비교하는 단계;및 상기 비교한 결과에 따라 이후 공정의 진행 여부를 결정하는 단계;로 구성된다.
이하에서는 주어진 도면을 참조하여 본 발명의 구성과 실시예를 상술하기로 한다.
도 4는 본 발명 시모스 트랜지스터 제조 공정 중 각 이온 주입 공정 진행 후 각각 따로 저항을 측정하는 테스트 패턴 공정도이다.
도시된 바와 같이 CMOS 공정의 여러 공정 단계 중 이온 주입 공정은 일련의 연속된 공정으로 이루어지며, 반복된 공정이 진행되어 요구되는 전기적 특성을 만족하게 된다.
도 4는 이온 주입 단계 중 세가지 단계에 대한 일실시예를 나타낸 것이다. 포켓 이온 주입 단계, 얇게 도핑된 이온 주입 단계, 깊게 도핑된 이온 주입 단계를 예로 들고 있다. 상기한 세단계 이외에도 여러 단계의 이온 주입 공정이 연속되어 이루어 진다.
본 발명 시모스 공정의 단계별 테스트 패턴 세트는 각 이온 주입 단계가 완성되고 다음 단계로 넘어가기 전에 당해 이온 주입 단계에서의 무결성 테스트를 실시하기 위한 저항 측정 테스트 패턴을 삽입함에 그 특징이 있다.
이하에서는 본 발명의 작용에 대하여 설명한다.
본 발명에서 사용되는 저항 측정 테스트 패턴은 종래 기술인 도 2에 도시된 저항 측정 테스트 패턴을 그대로 사용하므로, 본 발명의 작용을 설명함에 있어서도 도 2에 도시된 도면 부호를 함께 사용하기로 한다.
이온 주입 공정을 통하여 다층 금속층 별로 이온 주입이 이루어 지며, 각 금속층에 대하여 모두 2개씩의 단자를 이용하여 측정하게 된다.
포켓 이온 주입(1) 후 형성되는 제 1 금속층에 대하여 도 2에 도시된 저항 측정 테스트 패턴(제 1 테스트 패턴)을 이용하여 테스트 패턴쌍(16)과 연결된 콘택(13)을 통해 테스트 LDD 영역(14)과 테스트 소스/드레인 영역(15)의 저항을 측정한다.
본 발명 시모스 공정의 단계별 테스트 방법은 상기 과정을 통하여 측정된 저항과 표준 데이터를 비교하여 포켓 이온 주입(1)의 적정성을 비교한다.
비교한 결과 적정한 결과가 얻어진 경우에는 다음 이온 주입 공정으로 진행되지만, 비교한 결과 적정한 결과가 얻어지지 않은 경우라면 당해 이온 주입 공정 의 문제점에 대한 시정의 기회를 갖게 된다.
이후 공정이 진행되어 얇게 도핑된 이온 주입(2) 공정, 깊게 도핑된 이온 주입(3) 공정을 진행한 이후에도 상기 방식을 적용하여 각각의 저항 측정 테스트 패턴(제 2 테스트 패턴, 제 3 테스트 패턴)을 이용하여 제 2 금속층과 제 3 금속층의 저항을 측정하고 각각의 표준 데이터와 비교하게 된다.
또한 이온 주입 단계는 수십번의 공정이 반복 수행되므로 측정된 저항값은 비슷한 범위에서 형성될 수 있다.
상기 저항 측정 테스트 패턴은 각 이온 주입 공정에 따라 각각 다른 테스트 패턴을 사용하므로, 저항 측정값을 각 공정 그룹별로 분류하기 위해 콘택(13)의 저항을 달리하여 구성할 수 있다.
이러한 각각의 이온 주입 공정의 진행 후의 데이터의 비교를 위해서는 각 이온 주입 이후의 기준이 될 수 있는 정확한 표준 데이터를 가지고 있어야 한다.
상기 표준 데이터는 각 이온 주입 공정별로 측정된 저항을 기록하고, 모든 공정이 완료된 후 완성된 시모스 트랜지스터의 저항을 측정하여 완성품의 결함이 없는 상태를 확인하여 역으로 각 공정의 표준 데이터를 얻는 방법을 이용할 수 있다. 또는 각 이온 주입 공정별로 공정 전후의 저항의 변화에 대한 시험을 통하여 표준 데이터를 얻을 수 있다.
본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
본 발명 시모스 공정의 단계별 테스트 패턴 세트와 테스트 방법을 통하여, 각 이온 주입 공정에 해당하는 테스트 패턴을 따로 제작함에 따라 각 공정을 독립적으로 모니터링 할 수 있으며, 문제가 발생된 경우 문제된 해당 공정의 파악을 용이하게 하는 장점이 있다.
Claims (3)
- 삭제
- 시모스 공정의 이온 주입 공정의 전기적 특성을 테스트함에 있어서,저면에 형성되어 있는 반도체 기판;상기 반도체 기판 상에 필드 산화막에 의해 정의되는 활성 영역;상기 활성영역 상에 형성되는 도전형의 테스트 LDD 영역 및 테스트 소스/드레인 영역으로 구성된 테스트 이온 주입 영역;상기 활성 영역 양측 끝단에 연결되는 콘택;및상기 콘택을 통해 테스트 신호를 인가하기 위한 테스트 패드쌍;으로 구성된 저항 측정 테스트 패턴을, 단계별 이온 주입 공정 후 각각 삽입하여, 각 이온 주입 공정의 전기적 특성을 테스트하며 단계별 이온 주입 공정 후 각각 삽입되는 각 테스트 패턴의 콘택의 저항을 각각 달리 구성하는 것을 특징으로 하는 시모스 공정의 단계별 테스트 패턴 세트.
- 삭제
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060124222A KR100826761B1 (ko) | 2006-12-08 | 2006-12-08 | 시모스 공정의 단계별 테스트 패턴 세트와 테스트 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060124222A KR100826761B1 (ko) | 2006-12-08 | 2006-12-08 | 시모스 공정의 단계별 테스트 패턴 세트와 테스트 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR100826761B1 true KR100826761B1 (ko) | 2008-04-30 |
Family
ID=39573037
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020060124222A KR100826761B1 (ko) | 2006-12-08 | 2006-12-08 | 시모스 공정의 단계별 테스트 패턴 세트와 테스트 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100826761B1 (ko) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20040093903A (ko) * | 2003-04-30 | 2004-11-09 | 매그나칩 반도체 유한회사 | 이온주입의 시트저항 측정용 테스트패턴 및 그가 내장된씨모스 이미지 센서 및 그의 제조 방법 |
-
2006
- 2006-12-08 KR KR1020060124222A patent/KR100826761B1/ko not_active IP Right Cessation
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20040093903A (ko) * | 2003-04-30 | 2004-11-09 | 매그나칩 반도체 유한회사 | 이온주입의 시트저항 측정용 테스트패턴 및 그가 내장된씨모스 이미지 센서 및 그의 제조 방법 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7129099B2 (en) | Method for manufacturing semiconductor device | |
CN109560001B (zh) | 半导体器件的缺陷检测结构、装置及其检测方法 | |
CN110335861B (zh) | 一种半导体器件及其制作方法 | |
US7033846B2 (en) | Method for manufacturing semiconductor devices by monitoring nitrogen bearing species in gate oxide layer | |
KR100558064B1 (ko) | 접합누설전류 측정 패턴의제조방법 | |
KR100826761B1 (ko) | 시모스 공정의 단계별 테스트 패턴 세트와 테스트 방법 | |
TWI472005B (zh) | 監測閘極導體對深溝渠電容錯位之測試單元結構及其測試方法 | |
US20120168751A1 (en) | Integrated Circuit Test Units with Integrated Physical and Electrical Test Regions | |
CN103472115B (zh) | 离子敏感场效应晶体管及其制备方法 | |
US20130106448A1 (en) | Test key structure and method for measuring step height by such test key structure | |
JP2008147402A (ja) | モニタリング方法 | |
US7192790B2 (en) | Manufacturing method for a semiconductor device | |
US6313480B1 (en) | Structure and method for evaluating an integrated electronic device | |
KR100788373B1 (ko) | 실리사이드 모니터링 패턴을 갖는 반도체 소자 | |
CN112331579B (zh) | 测试结构及测试方法 | |
US7859290B2 (en) | Apparatus and method for measuring effective channel | |
US7351595B2 (en) | Method for manufacturing semiconductor device | |
US7043328B2 (en) | Method for manufacturing semiconductor device utilizing monitor wafers | |
US6403979B1 (en) | Test structure for measuring effective channel length of a transistor | |
KR20080029699A (ko) | 리세스 깊이 측정 방법 | |
KR100958623B1 (ko) | 트랜지스터의 공핍층 깊이 측정 방법, 측정 패턴 및 그패턴의 제조 방법 | |
KR20080088996A (ko) | 반도체 소자의 테스트 패턴 | |
JP3827983B2 (ja) | 半導体評価方法および半導体評価装置 | |
KR20090044484A (ko) | 반도체 소자의 테스트 패턴 및 그의 형성방법 | |
KR20080060635A (ko) | 반도체 이온주입공정의 모니터링 패턴 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
LAPS | Lapse due to unpaid annual fee |