KR100826761B1 - Test pattern set and test method of cmos process step - Google Patents

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Abstract

A test pattern set of a CMOS process and a test method are provided to monitor independently each of ion implantation processes by manufacturing a test pattern corresponding to each of the ion implantation processes. A semiconductor substrate is formed on a bottom surface of a test pattern set for measuring resistance. An active region is defined by using a field oxide layer on the semiconductor substrate. A test ion implantation region is formed on the active region. The test ion implantation region is composed of a conductive type test LDD region and test source/drain regions. A contact is connected to both ends of the active region. A pair of test pads are formed to apply test signal through the contact. The test pattern is used for testing electrical characteristics of each of ion implantation processes.

Description

시모스 공정의 단계별 테스트 패턴 세트와 테스트 방법{Test pattern set and test method of CMOS process step}Test pattern set and test method of CMOS process step

도 1은 종래 시모스 트랜지스터의 이온 주입된 모습을 나타내는 도면,1 is a view showing an ion implanted state of a conventional CMOS transistor,

도 2는 종래 저항 측정 테스트 패턴을 나타내는 단면도,2 is a cross-sectional view showing a conventional resistance measurement test pattern,

도 3은 종래 시모스 트랜지스터 제조 공정 중 모든 이온 주입 공정 진행 후 저항을 측정하는 테스트 패턴 공정도,3 is a test pattern process chart for measuring resistance after all ion implantation processes in the conventional CMOS transistor manufacturing process;

도 4는 본 발명 시모스 트랜지스터 제조 공정 중 각 이온 주입 공정 진행 후 각각 따로 저항을 측정하는 테스트 패턴 공정도.4 is a test pattern process chart for measuring resistance separately after each ion implantation process of the present invention CMOS transistor manufacturing process.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1 : 포켓 이온 주입 2 : 얇게 도핑된 이온 주입 1: pocket ion implantation 2: thinly doped ion implantation

3 : 깊게 도핑된 이온 주입 4 : 폴리 실리콘 3: deeply doped ion implantation 4: polysilicon

5 : 측벽 10 : 반도체 기판 5 sidewall 10 semiconductor substrate

11 : 활성영역 12 : 필드산화막11 active region 12 field oxide film

13 : 콘택 14 : 테스트 LDD 영역13 contact 14 test LDD area

15 : 테스트 소스/드레인 영역 16 : 테스트 패드쌍15: Test source / drain area 16: Test pad pair

본 발명은 반도체 소자의 테스트 패턴에 관한 것으로서, 더욱 상세하게는 시모스 공정에서 각각의 이온주입 단계별 저항 측정 테스트 패턴 세트와 테스트 방법에 관한 것이다.The present invention relates to a test pattern of a semiconductor device, and more particularly, to a test pattern set and a test method for each ion implantation step in a CMOS process.

반도체 소자의 제조 공정 중 이온 주입 공정은 확산 공정과 더불어 반도체 기판속으로 불순물(Dopant)을 주입하여 전기적 특성을 갖도록 하는 공정으로서, 이온 주입 공정이 도입되기 전의 불순물 주입은 대부분 확산 공정에 의하여 이루어졌으나, 소자가 고집적화·고밀도화 되어가는 현재는 주로 이온 주입 공정이 사용된다. 즉, 이온 주입은 이온의 양을 조절할 수 있고 에너지에 의하여 이온 주입 깊이를 조절할 수 있어서 균일성 및 재현성이 뛰어나 양산 측면에서 유용하다.In the manufacturing process of the semiconductor device, the ion implantation process is a process of injecting impurities into the semiconductor substrate in addition to the diffusion process to have electrical characteristics. The impurity implantation before the ion implantation process is introduced is mostly performed by the diffusion process. At present, the ion implantation process is mainly used as the device is becoming highly integrated and denser. In other words, the ion implantation can adjust the amount of ions and the ion implantation depth by the energy, so that the uniformity and reproducibility are excellent, which is useful in terms of mass production.

반도체 소자 중 시모스 트랜지스터의 경우 일반적으로 100 여개 이상의 다양한 공정으로 구성되며, 각각의 공정이 필수적이라서 단 하나의 공정에 이상이 온다면 제작된 시모스 트랜지스터의 성능을 보장할 수가 없다.In the semiconductor device, the CMOS transistor is generally composed of more than 100 various processes, and since each process is essential, if more than one process comes over, the performance of the manufactured CMOS transistor cannot be guaranteed.

따라서 각 공정을 모니터링 하기 위한 다양한 방법이 존재하지만, 종래에는 시모스 트랜지스터의 제작이 완성된 후 전기적 테스트 패턴을 측정하여 시모스 트랜지스터의 무결성을 검사하는 방법을 이용하였다. 그러나 종래의 방법은 완성된 시모스 트랜지스터를 직접 측정하여 문제점을 파악할 수는 있지만, 과연 어떤 공정에서 문제가 생겼는지를 알 수 없는 문제점이 있다.Therefore, various methods exist for monitoring each process, but conventionally, a method of checking the integrity of the CMOS transistors by measuring electrical test patterns after fabricating the CMOS transistors is used. However, while the conventional method can directly identify the problem by measuring the completed CMOS transistor, there is a problem that it is not known in which process the problem occurs.

도 1은 종래 시모스 트랜지스터의 이온 주입된 모습을 나타내는 도면이다.1 is a view showing an ion implanted state of a conventional CMOS transistor.

이온 주입 과정은 실리콘 기판의 전기적 특성을 변화시키기 위해서 첨가되는 도펀트의 양을 제어하는 공정으로서, 도시된 바와 같이 폴리실리콘(4)의 아래 채널 영역의 가장자리 부분에는 포켓 이온 주입(Pocket Implant)(1)이 이루어져 이온주입의 기울기 변화에 대응하도록 구성되며, 그 상방향으로는 소스/드레인(Source/Drain) 영역에서 점진적인 도펀트 농도를 제공하기 위해 얇게 도핑된 이온주입(Lightly Dope Implant)(2)이 실시된다. 그후 실리콘 산화막이나 실리콘 질화막으로 이루어지는 측벽(side-wall, spacer)(5)이 설치되며, 깊게 도핑된 이온 주입(Deep Source Drain Implant)(3)이 실시된다.The ion implantation process is a process of controlling the amount of dopant added to change the electrical properties of the silicon substrate, and as shown, a pocket implant (1) in the edge portion of the lower channel region of the polysilicon 4 And a thinly doped ion implant (2) to provide a gradual dopant concentration in the source / drain region. Is carried out. Thereafter, sidewalls (side-wall, spacer) 5 made of a silicon oxide film or a silicon nitride film are provided, and a deeply doped deep source drain implant 3 is performed.

도 2는 종래 저항 측정 테스트 패턴을 나타내는 단면도이다.2 is a cross-sectional view showing a conventional resistance measurement test pattern.

도시된 저항 측정 테스트 패턴은 필드 산화막(12)에 의해 정의되는 활성영역(11)에 이온주입영역과 동일한 도전형의 테스트 이온주입 영역들(14,15)이 형성된다. 그리고 활성영역(11)의 양측 끝단에 콘택(13)을 통해 테스트 신호를 인가하기 위한 테스트 패드쌍(16)이 연결된다.In the resistance measurement test pattern shown, test ion implantation regions 14 and 15 of the same conductivity type as the ion implantation region are formed in the active region 11 defined by the field oxide film 12. The test pad pair 16 for applying a test signal through the contact 13 is connected to both ends of the active region 11.

반도체 기판(10)의 소정 표면에는 활성영역(11)을 정의하는 필드산화막(12)이 형성되고, 활성 영역(11) 내부에 트랜지스터의 LDD(Lightly Doped Drain)영역 및 소스/드레인 영역과 동일한 테스트 LDD 영역(14)과 테스트 소스/드레인 영역(15)이 형성된다.A field oxide film 12 defining the active region 11 is formed on a predetermined surface of the semiconductor substrate 10, and the same test as the lightly doped drain (LDD) region and the source / drain region of the transistor is formed in the active region 11. LDD region 14 and test source / drain region 15 are formed.

그리고 활성 영역(11)의 상부를 층간 절연막으로 덮고, 층간 절연막을 식각하여 형성한 홀에 활성 영역(11)과 연결되는 콘택(13)이 매립되고, 이 콘택(13)에 각각 테스트 패드쌍(16)이 연결된다.A contact 13, which is connected to the active region 11, is filled in a hole formed by covering the upper portion of the active region 11 with an interlayer insulating layer and etching the interlayer insulating layer. 16) is connected.

테스트 패턴은 테스트 패드쌍(16)에 전류를 흘려 주어 테스트 LDD 영역(14)과 테스트 소스/드레인 영역(15)의 저항을 측정함으로써 이온주입 공정시 형성되는 이온주입 영역들의 전기적 특성을 검사할 수 있다.The test pattern applies current to the test pad pair 16 to measure the resistance of the test LDD region 14 and the test source / drain region 15 to examine the electrical characteristics of the ion implantation regions formed during the ion implantation process. have.

도 3은 종래 시모스 트랜지스터 제조 공정 중 모든 이온 주입 공정 진행 후 저항을 측정하는 테스트 패턴 공정도이다.3 is a test pattern process chart for measuring resistance after all ion implantation processes in a conventional CMOS transistor manufacturing process.

도시된 바와 같이, 종래에는 CMOS 트랜지스터의 제조 공정 중 이온 주입 공정의 모든 단계가 완성된 후 저항을 측정하는 방법을 사용함으로써, 그 결과에 따라 완성된 CMOS 트랜지스터의 무결성 검사는 가능하지만, 공정 단계 중 어느 단계에서 문제가 생겼는지를 파악하기 어려워 문제 발생시 해결까지 많은 시간과 노력이 소요되는 문제점이 있다.As shown, conventionally, by using a method of measuring the resistance after all the steps of the ion implantation process in the CMOS transistor manufacturing process is completed, it is possible to check the integrity of the completed CMOS transistor according to the result, There is a problem that it takes a lot of time and effort to solve the problem when it is difficult to determine at what stage the problem occurs.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 각각의 이온 주입 공정의 단계별로 무결성을 검사할 수 있는 저항 측정 테스트 패턴을 삽입하여, 문제 발생시 원인 공정 분석을 용이하게 하기 위한 시모스 공정의 단계별 테스트 패턴 세트와 테스트 방법을 제공함을 목적으로 한다.The present invention has been made to solve the above problems, by inserting a resistance measurement test pattern that can check the integrity of each ion implantation step by step of the CMOS process to facilitate the cause process analysis when a problem occurs It aims to provide a step-by-step set of test patterns and test methods.

상술한 바와 같은 목적을 구현하기 위한 본 발명 시모스 공정의 단계별 테스 트 패턴 세트는, 저면에 형성되어 있는 반도체 기판; 상기 반도체 기판 상에 필드 산화막에 의해 정의되는 활성 영역; 상기 활성영역 상에 형성되는 도전형의 테스트 LDD 영역 및 테스트 소스/드레인 영역으로 구성된 테스트 이온 주입 영역; 상기 활성 영역 양측 끝단에 연결되는 콘택;및 상기 콘택을 통해 테스트 신호를 인가하기 위한 테스트 패드쌍;으로 구성된 저항 측정 테스트 패턴을, 단계별 이온 주입 공정 후 각각 삽입하여, 각 이온 주입 공정의 전기적 특성을 테스트함을 특징으로 한다.The test pattern set for each step of the CMOS process of the present invention for achieving the above object is a semiconductor substrate formed on the bottom surface; An active region defined by a field oxide film on the semiconductor substrate; A test ion implantation region including a conductive test LDD region and a test source / drain region formed on the active region; A resistance measurement test pattern including a contact connected to both ends of the active region; and a pair of test pads for applying a test signal through the contact, respectively, after the step-by-step ion implantation process to insert electrical characteristics of each ion implantation process. Characterized by testing.

또한 각 테스트 패턴의 콘택의 저항을 각각 달리 구성할 수 있다.In addition, the resistance of the contact of each test pattern may be configured differently.

본 발명 시모스 공정의 단계별 테스트 방법은, 단계별 이온 주입 공정 후 각 공정의 무결성을 테스트하기 위한 저항 측정 테스트 패턴을 단계별 이온 주입 공정 후 각각 삽입하는 단계; 상기 단계별 이온 주입 공정 후 각 테스트 패턴을 통하여 저항을 측정하는 단계; 상기 측정된 저항과 표준 데이터를 비교하는 단계;및 상기 비교한 결과에 따라 이후 공정의 진행 여부를 결정하는 단계;로 구성된다. The step-by-step test method of the present CMOS process may include inserting resistance measurement test patterns for testing the integrity of each step after the step-by-step ion implantation step, respectively, after the step-by-step ion implantation step; Measuring resistance through each test pattern after the step-by-step ion implantation process; Comparing the measured resistance and the standard data; and determining whether to proceed with the subsequent process according to the comparison result.

이하에서는 주어진 도면을 참조하여 본 발명의 구성과 실시예를 상술하기로 한다.Hereinafter, with reference to the drawings given in the configuration and embodiments of the present invention will be described in detail.

도 4는 본 발명 시모스 트랜지스터 제조 공정 중 각 이온 주입 공정 진행 후 각각 따로 저항을 측정하는 테스트 패턴 공정도이다.4 is a test pattern process chart for measuring resistance separately after each ion implantation process in the present invention CMOS transistor manufacturing process.

도시된 바와 같이 CMOS 공정의 여러 공정 단계 중 이온 주입 공정은 일련의 연속된 공정으로 이루어지며, 반복된 공정이 진행되어 요구되는 전기적 특성을 만족하게 된다. As shown, the ion implantation process among the various process steps of the CMOS process consists of a series of continuous processes, and the repeated process proceeds to satisfy the required electrical characteristics.

도 4는 이온 주입 단계 중 세가지 단계에 대한 일실시예를 나타낸 것이다. 포켓 이온 주입 단계, 얇게 도핑된 이온 주입 단계, 깊게 도핑된 이온 주입 단계를 예로 들고 있다. 상기한 세단계 이외에도 여러 단계의 이온 주입 공정이 연속되어 이루어 진다.Figure 4 shows an embodiment of three of the ion implantation step. Examples include pocket ion implantation steps, thinly doped ion implantation steps, and deeply doped ion implantation steps. In addition to the three steps described above, several steps of ion implantation are performed continuously.

본 발명 시모스 공정의 단계별 테스트 패턴 세트는 각 이온 주입 단계가 완성되고 다음 단계로 넘어가기 전에 당해 이온 주입 단계에서의 무결성 테스트를 실시하기 위한 저항 측정 테스트 패턴을 삽입함에 그 특징이 있다.The step-by-step test pattern set of the present CMOS process is characterized by inserting a resistance measurement test pattern for conducting an integrity test in the ion implantation step before each ion implantation step is completed and proceeds to the next step.

이하에서는 본 발명의 작용에 대하여 설명한다.Hereinafter, the operation of the present invention will be described.

본 발명에서 사용되는 저항 측정 테스트 패턴은 종래 기술인 도 2에 도시된 저항 측정 테스트 패턴을 그대로 사용하므로, 본 발명의 작용을 설명함에 있어서도 도 2에 도시된 도면 부호를 함께 사용하기로 한다.Since the resistance measurement test pattern used in the present invention uses the resistance measurement test pattern shown in FIG. 2 as it is, the reference numerals shown in FIG. 2 will also be used in describing the operation of the present invention.

이온 주입 공정을 통하여 다층 금속층 별로 이온 주입이 이루어 지며, 각 금속층에 대하여 모두 2개씩의 단자를 이용하여 측정하게 된다.Ion implantation is performed for each of the multi-layered metal layers through an ion implantation process, and each metal layer is measured using two terminals.

포켓 이온 주입(1) 후 형성되는 제 1 금속층에 대하여 도 2에 도시된 저항 측정 테스트 패턴(제 1 테스트 패턴)을 이용하여 테스트 패턴쌍(16)과 연결된 콘택(13)을 통해 테스트 LDD 영역(14)과 테스트 소스/드레인 영역(15)의 저항을 측정한다. The test LDD region (for the first metal layer formed after the pocket ion implantation 1) through the contact 13 connected to the test pattern pair 16 using the resistance measurement test pattern (first test pattern) illustrated in FIG. 2. 14) and the resistance of the test source / drain region 15 is measured.

본 발명 시모스 공정의 단계별 테스트 방법은 상기 과정을 통하여 측정된 저항과 표준 데이터를 비교하여 포켓 이온 주입(1)의 적정성을 비교한다.In the step-by-step test method of the present CMOS system, the adequacy of the pocket ion implantation 1 is compared by comparing the resistance measured through the above process with standard data.

비교한 결과 적정한 결과가 얻어진 경우에는 다음 이온 주입 공정으로 진행되지만, 비교한 결과 적정한 결과가 얻어지지 않은 경우라면 당해 이온 주입 공정 의 문제점에 대한 시정의 기회를 갖게 된다.If the comparison results in an appropriate result, the process proceeds to the next ion implantation process, but if the comparison results in an inadequate result, there is a chance of correcting the problem of the ion implantation process.

이후 공정이 진행되어 얇게 도핑된 이온 주입(2) 공정, 깊게 도핑된 이온 주입(3) 공정을 진행한 이후에도 상기 방식을 적용하여 각각의 저항 측정 테스트 패턴(제 2 테스트 패턴, 제 3 테스트 패턴)을 이용하여 제 2 금속층과 제 3 금속층의 저항을 측정하고 각각의 표준 데이터와 비교하게 된다.After the process proceeds to the thinly doped ion implantation (2) process and the deeply doped ion implantation (3) process, the above method is applied to each resistance measurement test pattern (second test pattern, third test pattern) The resistance of the second metal layer and the third metal layer is measured by using and compared with the respective standard data.

또한 이온 주입 단계는 수십번의 공정이 반복 수행되므로 측정된 저항값은 비슷한 범위에서 형성될 수 있다.In addition, since the ion implantation step is repeated several dozen times, the measured resistance value can be formed in a similar range.

상기 저항 측정 테스트 패턴은 각 이온 주입 공정에 따라 각각 다른 테스트 패턴을 사용하므로, 저항 측정값을 각 공정 그룹별로 분류하기 위해 콘택(13)의 저항을 달리하여 구성할 수 있다.Since the resistance measurement test pattern uses a different test pattern for each ion implantation process, the resistance of the contact 13 may be configured to classify the resistance measurement value by each process group.

이러한 각각의 이온 주입 공정의 진행 후의 데이터의 비교를 위해서는 각 이온 주입 이후의 기준이 될 수 있는 정확한 표준 데이터를 가지고 있어야 한다.In order to compare the data after each of these ion implantation processes, it is necessary to have accurate standard data that can serve as a reference after each ion implantation.

상기 표준 데이터는 각 이온 주입 공정별로 측정된 저항을 기록하고, 모든 공정이 완료된 후 완성된 시모스 트랜지스터의 저항을 측정하여 완성품의 결함이 없는 상태를 확인하여 역으로 각 공정의 표준 데이터를 얻는 방법을 이용할 수 있다. 또는 각 이온 주입 공정별로 공정 전후의 저항의 변화에 대한 시험을 통하여 표준 데이터를 얻을 수 있다.The standard data records the resistance measured for each ion implantation process, and after all processes are completed, the resistance of the finished CMOS transistor is measured to confirm a defect-free state of the finished product, and vice versa. It is available. Alternatively, standard data can be obtained by testing the change of resistance before and after each ion implantation process.

본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.It is apparent to those skilled in the art that the present invention is not limited to the above embodiments and can be practiced in various ways without departing from the technical spirit of the present invention. will be.

본 발명 시모스 공정의 단계별 테스트 패턴 세트와 테스트 방법을 통하여, 각 이온 주입 공정에 해당하는 테스트 패턴을 따로 제작함에 따라 각 공정을 독립적으로 모니터링 할 수 있으며, 문제가 발생된 경우 문제된 해당 공정의 파악을 용이하게 하는 장점이 있다.Through the step-by-step test pattern set and test method of the present invention, each process can be independently monitored as a test pattern corresponding to each ion implantation process, and if a problem occurs, identify the relevant process There is an advantage to facilitate this.

Claims (3)

삭제delete 시모스 공정의 이온 주입 공정의 전기적 특성을 테스트함에 있어서,In testing the electrical properties of the ion implantation process of the CMOS process, 저면에 형성되어 있는 반도체 기판;A semiconductor substrate formed on the bottom surface; 상기 반도체 기판 상에 필드 산화막에 의해 정의되는 활성 영역;An active region defined by a field oxide film on the semiconductor substrate; 상기 활성영역 상에 형성되는 도전형의 테스트 LDD 영역 및 테스트 소스/드레인 영역으로 구성된 테스트 이온 주입 영역;A test ion implantation region including a conductive test LDD region and a test source / drain region formed on the active region; 상기 활성 영역 양측 끝단에 연결되는 콘택;및Contacts connected to both ends of the active region; and 상기 콘택을 통해 테스트 신호를 인가하기 위한 테스트 패드쌍;으로 구성된 저항 측정 테스트 패턴을, 단계별 이온 주입 공정 후 각각 삽입하여, 각 이온 주입 공정의 전기적 특성을 테스트하며 단계별 이온 주입 공정 후 각각 삽입되는 각 테스트 패턴의 콘택의 저항을 각각 달리 구성하는 것을 특징으로 하는 시모스 공정의 단계별 테스트 패턴 세트.A resistance test pattern consisting of a pair of test pads for applying a test signal through the contact, respectively, inserted after each step of the ion implantation process to test electrical characteristics of each ion implantation process, and each inserted after the step of ion implantation process, respectively A test pattern set for each step of the CMOS process, characterized in that the resistance of the contact of the test pattern is configured differently. 삭제delete
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* Cited by examiner, † Cited by third party
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KR20040093903A (en) * 2003-04-30 2004-11-09 매그나칩 반도체 유한회사 Test pattern for monitoring sheet resistivity of implantation process and cmos image sensor with built in the same

Patent Citations (1)

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