KR100824198B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR100824198B1 KR1020060121545A KR20060121545A KR100824198B1 KR 100824198 B1 KR100824198 B1 KR 100824198B1 KR 1020060121545 A KR1020060121545 A KR 1020060121545A KR 20060121545 A KR20060121545 A KR 20060121545A KR 100824198 B1 KR100824198 B1 KR 100824198B1
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Abstract

본 발명은 하드 마스크막을 포함하는 반도체 기판 상부에 선택 트랜지스터 영역을 클로즈(close)한 형태의 제1 포토레지스트 패턴을 형성하는 단계, 제1 포토레지스트 패턴을 마스크로 하드 마스크막을 제거하여 워드라인 영역과 선택 트랜지스터 영역 상에 제1 하드 마스크 패턴을 형성하는 단계, 제1 하드 마스크 패턴 상부에 선택 트랜지스터 영역의 중앙 부분만 노출된 형태의 제2 포토레지스트 패턴을 형성하는 단계, 제2 포토레지스트 패턴을 마스크로 제1 하드 마스크 패턴을 식각하여 워드라인 영역과 선택 트랜지스터 영역의 선택 라인 영역 상에 잔류하는 제2 하드 마스크 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조방법으로 이루어진다.
게이트, 선택 트랜지스터 영역, 드레인 선택 라인, 소스 선택 라인, 초점심도

Description

반도체 소자의 제조방법{Method of manufacturing a semiconductor device}
도 1a 및 도 1b는 일반적인 노광 마스크로 제1 영역과 제2 영역에서 노광 및 현상 공정을 실시한 소자의 단면도이다.
도 2는 제2 영역이 선택 라인(Select Line; SL) 영역과 선택 라인(SL) 사이의 영역을 모두 포함하는 패턴 형태로 형성된 노광 마스크를 이용하여 노광 및 현상 공정을 실시한 소자의 단면도이다.
도 3a 내지 도 3f는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
200, 300 : 반도체 기판 202, 310 : 하드 마스크막
204 : 포토레지스트 패턴 206 : 노광 마스크
302 : 터널 절연막 304 : 전하 저장막
306 : 유전체막 308 : 도전막
310a : 제1 하드 마스크 패턴 310b : 제2 하드 마스크 패턴
312 : 제1 포토레지스트막 312a : 제1 포토레지스트 패턴
314 : 제1 노광 마스크 316 : 제2 포토레지스트막
316a : 제2 포토레지스트 패턴 318 : 제2 노광 마스크
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 제2 영역에서 선택 라인(Select Line; SL)의 취약한 초점심도(depth of focus; DOF) 마진 개선 및 소자의 축소화에 따른 선 폭 감소를 용이하게 하기 위한 반도체 소자의 제조방법에 관한 것이다.
도 1a 및 도 1b는 일반적인 노광 마스크로 제1 영역과 제2 영역에서 노광 및 현상 공정을 실시한 소자의 단면도이다.
도 1a 및 도 1b를 참조하면, 셀 영역에서 제1 영역 및 제2 영역이 정의된 반도체 기판(100 및 100a) 상부에 하드 마스크막(102 및 102a) 및 포토레지스트막(104 및 104a)을 형성한 후 포토레지스트막(104 및 104a)을 노광 마스크(106 및 106a)를 사용하여 선택적으로 노광한다. 이때, 제1 영역은 워드 라인이 형성되는 영역이고, 제2 영역은 선택 라인(Select Line; SL)이 형성되는 영역이다. 포토레지스트막(104 및 104a)의 노광 영역을 광원으로 제거하여 라인(line)/스페이스(space) 패턴으로 된 포토레지스트 패턴(104 및 104a)을 형성한다.
도 1a에서 형성된 포토레지스트 패턴(104)은 초점을 0.1㎛로 하여 노광 및 현상 공정을 실시한 것이고, 도 1b에서 형성된 포토레지스트 패턴(104a)은 초점을 0.15㎛로 하여 노광 및 현상 공정을 실시한 것이다. 초점을 0.1㎛로 한 도 1a에서는 정상적인 워드 라인과 선택 라인(SL)을 구현하는 것이 가능하다. 그러나 초점을 0.15㎛로 한 도 1b를 보면, 제1 영역에서는 정상적인 워드 라인을 구현하는 것이 가능하였으나, 제2 영역에서는 선택 라인(SL)의 임계치수(Critical Dimension; CD)가 급격히 감소하여 정상적인 선택 라인(SL)을 구현하는 것이 어렵다. 이로써, 제2 영역에서 선택 라인(SL)을 정상적으로 구현하지 못하기 때문에 게이트를 형성하기 위한 패턴 형성 공정시 초점심도(depth of focus; DOF) 마진이 0.1㎛로 제약을 받게 된다.
또한, 소자의 디자인 규칙(design rule)이 축소화되어 감에 따라 선 폭은 점차 감소하나 선택 라인(SL)의 경우 광학 근접 효과를 보상하기 위한 광학 근접 보상(Optical Proximity Correction; OPC) 마스크의 제약 사항으로 인하여 사이즈(size) 감소가 용이하지 않다.
본 발명은 제2 영역이 선택 라인(Select Line; SL) 영역과 선택 라인(SL) 사이의 영역을 모두 포함하는 패턴 형태로 형성된 제1 노광 마스크와 제2 영역의 중앙 부분만 노출된 형태로 형성된 제2 노광 마스크를 이용하여 제2 영역에서 선택 라인(SL)의 취약한 초점심도(depth of focus; DOF) 마진 개선 및 소자의 축소화에 따른 선 폭 감소를 용이하게 하기 위한 것이다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조방법은, 하드 마스크막을 포함하는 반도체 기판 상부에 선택 트랜지스터 영역을 클로즈(close)한 형태의 제1 포토레지스트 패턴을 형성한다. 제1 포토레지스트 패턴을 마스크로 하드 마스크막을 제거하여 워드라인 영역과 선택 트랜지스터 영역 상에 제1 하드 마스크 패턴을 형성한다. 제1 하드 마스크 패턴 상부에 선택 트랜지스터 영역의 중앙 부분만 노출된 형태의 제2 포토레지스트 패턴을 형성한다. 제2 포토레지스트 패턴을 마스크로 제1 하드 마스크 패턴을 식각하여 워드라인 영역과 선택 트랜지스터 영역의 선택 라인 영역 상에 잔류하는 제2 하드 마스크 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조방법으로 이루어진다.
상기에서, 하드 마스크막은 폴리실리콘막 또는 질화막으로 형성한다. 선택 트랜지스터 영역을 클로즈한 부분의 너비는 소자의 디자인 규칙(design rule)이 축소화되어 감에 따라 감소한다. 제2 포토레지스트 패턴에서 노출된 영역의 너비는 소자의 디자인 규칙이 축소화되어 감에 따라 감소하거나, 증가한다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조방법은, 터널 절연막, 전하 저장막, 유전체막, 콘트롤 게이트용 도전막 및 하드 마스크가 형성된 반도체 기판이 제공된다. 워드 라인이 형성될 영역을 정의하기 위하여 제1 식각 공정으로 하드 마스크를 1차 패터닝하여 워드라인 영역이 정의된 제1 하드 마스크 패턴을 형성한다. 선택 라인이 형성될 영역을 정의하기 위하여 제2 식각 공정으로 제1 하드 마스크 패턴을 2차 패터닝하여 워드라인 영역과 함께 선택 라인 영역이 정의된 제2 하드 마스크 패턴을 형성한다. 제2 하드 마스크 패턴으로 도전막, 유전체막, 전하 저장막 및 터널 절연막을 식각하는 단계를 포함하는 반도체 소자의 제조방법으로 이루어진다.
상기에서, 제1 식각 공정은, 워드 라인 영역, 선택 라인 영역 및 선택 라인 사이들의 영역들 상에 제1 포토레지스트 패턴을 형성하고, 제1 포토레지스트 패턴을 이용하여 하드 마스크를 1차 패터닝한다. 제1 포토레지스트 패턴의 너비는 소자의 디자인 규칙이 축소화되어 감에 따라 감소한다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조방법은, 터널 절연막, 전하 저장막, 유전체막, 콘트롤 게이트용 도전막 및 하드 마스크가 형성된 반도체 기판이 제공된다. 하드 마스크 상부에 제1 포토레지스트를 도포한다. 제1 노광 및 현상 공정으로 워드 라인 영역, 선택 라인 영역 및 선택 라인 사이의 영역에만 제1 포토레지스트를 잔류시켜 제1 포토레지스트 패턴을 형성한다. 제1 포토레지스트 패턴을 이용하여 하드 마스크를 1차 패터닝한다. 하드 마스크를 포함한 전체 구조 상부에 제2 포토레지스트를 도포한다. 제2 노광 및 현상 공정으로 선택 라인 사이의 영역이 노출되도록 제2 포토레지스트를 제거하여 제2 포토레지스트 패턴을 형성한다. 제2 포토레지스트 패턴을 이용하여 하드 마스크를 2차 패터닝한다.
상기에서, 1차 패터닝을 실시한 후, 제1 포토레지스트 패턴을 제거한다. 2차 패터닝을 실시한 후, 2차 패터닝된 하드 마스크로 도전막, 유전체막, 전하 저장막 및 터널 절연막을 식각한다. 선택 라인 영역 및 선택 라인 사이의 영역에 잔류하는 제1 포토레지스트 패턴의 너비는 소자의 디자인 규칙이 축소화되어 감에 따라 감소한다. 제2 포토레지스트 패턴에서 노출된 선택 라인 사이의 영역의 너비는 소자의 디자인 규칙이 축소화되어 감에 따라 감소하거나, 증가한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 2는 제2 영역이 선택 라인(Select Line; SL) 영역과 선택 라인(SL) 사이의 영역을 모두 포함하는 패턴 형태로 형성된 노광 마스크를 이용하여 노광 및 현상 공정을 실시한 소자의 단면도이다.
셀 영역에서 제1 영역 및 제2 영역이 정의된 반도체 기판(200) 상부에 하드 마스크막(202) 및 포토레지스트막(204)을 형성한다. 제1 영역(A)은 워드 라인이 형성되는 영역이고, 제2 영역(B)은 선택 라인(SL)이 형성되는 영역이다. 포토레지스트막(204)을 제2 영역이 선택 라인(SL) 영역과 선택 라인(SL) 사이의 영역을 모두 포함하는 패턴 형태로 형성된 노광 마스크(206)를 사용하여 선택적으로 노광한다. 포토레지스트막(204)의 노광 영역을 광원으로 제거하여 라인(line)/스페이스(space) 패턴으로 된 포토레지스트 패턴(204)을 형성한다.
상기와 같이 형성된 포토레지스트 패턴(204)은 초점(focus)을 0.15㎛로 하여 노광 및 현상 공정을 실시한 것이다. 초점이 0.15㎛일 경우에도 제2 영역의 선택 라인(SL)을 정상적으로 구현할 수 있기 때문에 게이트를 형성하기 위한 패턴 형성 공정시 선택 라인(SL)의 임계 치수(Critical Dimension; CD)가 감소하지 않음을 확인할 수 있다. 이로써, 제2 영역에서 선택 라인(SL)의 취약한 초점심도(depth of focus; DOF) 마진이 증가함을 알 수 있다.
도 3a 내지 도 3f는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
도 3a를 참조하면, 셀 영역은 제1 영역(A)과 제2 영역(B)으로 구분된다. 제1 영역(A)은 워드 라인이 형성되는 영역이고, 제2 영역(B)은 선택 라인(Select Line; SL)이 형성되는 영역이다. 셀 영역에서 제1 영역(A)과 제2 영역(B)으로 정의된 반도체 기판(300) 상부에 터널 절연막(302), 전하 저장막(304), 유전체막(306), 컨트롤 게이트용 도전막(308), 하드 마스크막(310) 및 제1 포토레지스트막(312)을 순차적으로 형성한다.
그런 다음, 제1 포토레지스트막(312)을 라인/스페이스의 광 차단막 패턴이 투명한 석영 기판 상부에 형성되어 있는 제1 노광 마스크(314)를 사용하여 선택적으로 노광한다. 이때, 제1 노광 마스크(314)의 제1 영역(A)은 워드 라인을 형성하기 위한 워드 라인 패턴 형태로 마스크가 형성되고, 제2 영역(B)은 선택 라인(SL) 패턴 형태로 형성하는 것이 아니라, 선택 라인(SL) 영역과 선택 라인(SL) 사이의 영역을 모두 포함하는 패턴의 형태로 마스크를 형성한다. 제1 노광 마스크(314)에서 선택 라인(SL) 영역과 선택 라인(SL) 사이의 영역을 모두 포함하는 패턴 형태의 너비는 소자의 디자인 규칙(design rule)이 축소화되어 감에 따라 가변적으로 형성된다.
도 3b를 참조하면, 제1 포토레지스트막(312)의 노광 영역을 광원으로 제거하여 라인/스페이스 패턴으로 된 제1 포토레지스트 패턴(312a)을 형성한다.
도 3c를 참조하면, 제1 포토레지스트 패턴(312a)을 마스크로 하드 마스크막(310)을 식각하여 제1 하드 마스크 패턴(310a)을 형성한 후 제1 포토레지스트 패 턴(312a)을 제거한다.
도 3d를 참조하면, 제1 하드 마스크 패턴(310a)을 포함한 반도체 기판(300) 상부에 제2 포토레지스트막(316)을 형성한다. 제2 포토레지스트막(316)을 라인.스페이스의 광 차단막 패턴이 투명한 석영 기판 상부에 형성되어 있는 제2 노광 마스크(318)를 사용하여 선택적으로 노광한다. 이때, 제2 노광 마스크(318)는 제2 영역(B)의 중앙 부분만 노출된 형태의 패턴으로 형성한다. 제2 노광 마스크(318)에서 노출된 영역의 너비는 소자의 디자인 규칙이 축소화되어 감에 따라 가변적으로 형성된다. 제2 노광 마스크(318)는 제2 영역(B)을 분할하여 선택 라인(SL)을 형성하기 위한 것이다.
도 3e를 참조하면, 제2 포토레지스트막(316)의 노광 영역을 광원으로 제거하여 라인이 스페이스보다 큰 선 폭을 갖는 라인/스페이스 패턴으로 된 제2 포토레지스트 패턴(316a)을 형성한다.
도 3f를 참조하면, 제2 포토레지스트 패턴(316a)을 마스크로 노출된 제1 하드 마스크 패턴(310a)을 식각하여 제2 하드 마스크 패턴(310b)을 형성한 후 제2 포토레지스트 패턴(316a)을 제거한다.
도면에는 도시되어 있지 않지만, 제2 하드 마스크 패턴(310b)을 마스크로, 도전막(308), 유전체막(306), 전하 저장막(304) 및 터널 절연막(302)을 순차적으로 식각하여 제1 영역(A)에 워드 라인을, 제2 영역(B)에 선택 라인(SL)을 형성한다.
상기와 같이, 제2 영역(B)이 선택 라인(SL) 영역과 선택 라인(SL) 사이의 영역을 모두 포함하는 패턴 형태로 형성된 제1 노광 마스크(314)와 제2 영역(B)의 중 앙 부분만 노출된 형태로 형성된 제2 노광 마스크(318)를 사용함으로써 제2 영역(B)에서 선택 라인(SL)의 취약한 초점심도(DOF) 마진을 개선할 수 있으며, 소자의 디자인 규칙이 축소화되어 감에 따라 선 폭 감소를 용이하게 할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.
첫째, 제2 영역이 선택 라인(Select Line; SL) 영역과 선택 라인(SL) 사이의 영역을 모두 포함하는 패턴 형태로 형성된 제1 노광 마스크와 제2 영역의 중앙 부분만 노출된 형태로 형성된 제2 노광 마스크를 사용함으로써 제2 영역(B)에서 선택 라인(SL)의 취약한 초점심도(depth of focus; DOF) 마진을 개선할 수 있다.
둘째, 제1 노광 마스크와 제2 노광 마스크를 사용함으로써 소자의 디자인 규칙(design rule)이 축소화되어 감에 따라 선 폭 감소를 용이하게 할 수 있다.

Claims (12)

  1. 하드 마스크막을 포함하는 반도체 기판 상부에 선택 트랜지스터 영역을 클로즈(close)한 형태의 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 마스크로 상기 하드 마스크막을 제거하여 워드라인 영역과 상기 선택 트랜지스터 영역 상에 제1 하드 마스크 패턴을 형성하는 단계;
    상기 제1 하드 마스크 패턴 상부에 상기 선택 트랜지스터 영역의 중앙 부분만 노출된 형태의 제2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제2 포토레지스트 패턴을 마스크로 상기 제1 하드 마스크 패턴을 식각하여 상기 워드라인 영역과 상기 선택 트랜지스터 영역의 선택 라인 영역 상에 잔류하는 제2 하드 마스크 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 하드 마스크막은 폴리실리콘막 또는 질화막으로 형성하는 반도체 소자의 제조방법.
  3. 제1항에 있어서,
    상기 선택 트랜지스터 영역을 클로즈한 부분의 너비는 소자의 디자인 규칙(design rule)이 축소화되어 감에 따라 감소하는 반도체 소자의 제조방법.
  4. 제1항에 있어서,
    상기 제2 포토레지스트 패턴에서 상기 노출된 영역의 너비는 소자의 디자인 규칙이 축소화되어 감에 따라 감소하거나, 증가하는 반도체 소자의 제조방법.
  5. 터널 절연막, 전하 저장막, 유전체막, 콘트롤 게이트용 도전막 및 하드 마스크가 형성된 반도체 기판이 제공되는 단계;
    워드 라인이 형성될 영역을 정의하기 위하여 제1 식각 공정으로 상기 하드 마스크를 1차 패터닝하여 워드라인 영역이 정의된 제1 하드 마스크 패턴을 형성하는 단계;
    선택 라인이 형성될 영역을 정의하기 위하여 제2 식각 공정으로 상기 제1 하드 마스크 패턴을 2차 패터닝하여 상기 워드라인 영역과 함께 선택 라인 영역이 정의된 제2 하드 마스크 패턴을 형성하는 단계; 및
    상기 제2 하드 마스크 패턴으로 상기 도전막, 유전체막, 전하 저장막 및 터널 절연막을 식각하는 단계를 포함하는 반도체 소자의 제조방법.
  6. 제5항에 있어서,
    상기 제1 식각 공정은,
    상기 워드 라인 영역, 상기 선택 라인 영역 및 상기 선택 라인 사이들의 영역들 상에 제1 포토레지스트 패턴을 형성하는 단계; 및
    상기 제1 포토레지스트 패턴을 이용하여 상기 하드 마스크를 1차 패터닝하는 단계를 더 포함하는 반도체 소자의 제조방법.
  7. 제6항에 있어서,
    상기 제1 포토레지스트 패턴의 너비는 소자의 디자인 규칙이 축소화되어 감에 따라 감소하는 반도체 소자의 제조방법.
  8. 터널 절연막, 전하 저장막, 유전체막, 콘트롤 게이트용 도전막 및 하드 마스크가 형성된 반도체 기판이 제공되는 단계;
    상기 하드 마스크 상부에 제1 포토레지스트를 도포하는 단계;
    제1 노광 및 현상 공정으로 워드 라인 영역, 선택 라인 영역 및 선택 라인 사이의 영역에만 상기 제1 포토레지스트를 잔류시켜 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 이용하여 상기 하드 마스크를 1차 패터닝하는 단계;
    상기 하드 마스크를 포함한 전체 구조 상부에 제2 포토레지스트를 도포하는 단계;
    제2 노광 및 현상 공정으로 상기 선택 라인 사이의 영역이 노출되도록 상기 제2 포토레지스트를 제거하여 제2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제2 포토레지스트 패턴을 이용하여 상기 하드 마스크를 2차 패터닝하는 단계를 포함하는 반도체 소자의 제조방법.
  9. 제8항에 있어서,
    상기 1차 패터닝을 실시한 후,
    상기 제1 포토레지스트 패턴을 제거하는 단계를 더 포함하는 반도체 소자의 제조방법.
  10. 제8항에 있어서,
    상기 2차 패터닝을 실시한 후,
    상기 2차 패터닝된 하드 마스크로 상기 도전막, 유전체막, 전하 저장막 및 터널 절연막을 식각하는 단계를 더 포함하는 반도체 소자의 제조방법.
  11. 제8항에 있어서,
    상기 선택 라인 영역 및 선택 라인 사이의 영역에 잔류하는 상기 제1 포토레지스트 패턴의 너비는 소자의 디자인 규칙이 축소화되어 감에 따라 감소하는 반도 체 소자의 제조방법.
  12. 제8항에 있어서,
    상기 제2 포토레지스트 패턴에서 상기 노출된 선택 라인 사이의 영역의 너비는 소자의 디자인 규칙이 축소화되어 감에 따라 감소하거나, 증가하는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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JP2002231701A (ja) * 2001-02-06 2002-08-16 Mitsubishi Electric Corp 半導体装置の製造方法
KR20040001786A (ko) * 2002-06-28 2004-01-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002231701A (ja) * 2001-02-06 2002-08-16 Mitsubishi Electric Corp 半導体装置の製造方法
KR20040001786A (ko) * 2002-06-28 2004-01-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법

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