KR100824198B1 - Method of manufacturing a semiconductor device - Google Patents

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Abstract

A method for fabricating a semiconductor device is provided to easily reduce the line width as the design rule of a device shrinks by using first and second exposure masks. A first photoresist pattern is formed on a semiconductor substrate(300) including a hard mask layer, having a type in which a select transistor region is closed. The hard mask layer is removed by using the first photoresist pattern as a mask to form a first hard mask pattern in a wordline region and the select transistor region. A second photoresist pattern is formed on the first hard mask pattern, having a type in which only the center portion of the select transistor region is exposed. The first hard mask pattern is etched by using the second photoresist pattern as a mask to form a second hard mask pattern(310b) remaining on a select line region in the wordline region and the select transistor region. The width of a closed part of the select transistor region can be reduced as the design rule of a device shrinks.

Description

반도체 소자의 제조방법{Method of manufacturing a semiconductor device}Method of manufacturing a semiconductor device

도 1a 및 도 1b는 일반적인 노광 마스크로 제1 영역과 제2 영역에서 노광 및 현상 공정을 실시한 소자의 단면도이다. 1A and 1B are cross-sectional views of devices in which exposure and development processes are performed in a first area and a second area using a general exposure mask.

도 2는 제2 영역이 선택 라인(Select Line; SL) 영역과 선택 라인(SL) 사이의 영역을 모두 포함하는 패턴 형태로 형성된 노광 마스크를 이용하여 노광 및 현상 공정을 실시한 소자의 단면도이다. FIG. 2 is a cross-sectional view of a device subjected to an exposure and development process using an exposure mask formed in a pattern form in which the second region includes all of a region between a selection line (SL) region and a selection line SL.

도 3a 내지 도 3f는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 단면도이다.3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

200, 300 : 반도체 기판 202, 310 : 하드 마스크막200, 300: semiconductor substrate 202, 310: hard mask film

204 : 포토레지스트 패턴 206 : 노광 마스크204 photoresist pattern 206 exposure mask

302 : 터널 절연막 304 : 전하 저장막302 tunnel insulating film 304 charge storage film

306 : 유전체막 308 : 도전막306: dielectric film 308: conductive film

310a : 제1 하드 마스크 패턴 310b : 제2 하드 마스크 패턴310a: first hard mask pattern 310b: second hard mask pattern

312 : 제1 포토레지스트막 312a : 제1 포토레지스트 패턴312: First Photoresist Film 312a: First Photoresist Pattern

314 : 제1 노광 마스크 316 : 제2 포토레지스트막314: first exposure mask 316: second photoresist film

316a : 제2 포토레지스트 패턴 318 : 제2 노광 마스크316a: second photoresist pattern 318: second exposure mask

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 제2 영역에서 선택 라인(Select Line; SL)의 취약한 초점심도(depth of focus; DOF) 마진 개선 및 소자의 축소화에 따른 선 폭 감소를 용이하게 하기 위한 반도체 소자의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and in particular, to improve the weak depth of focus (DOF) margin of a select line (SL) in the second region and to reduce the line width due to the reduction of the device. The present invention relates to a method for manufacturing a semiconductor device.

도 1a 및 도 1b는 일반적인 노광 마스크로 제1 영역과 제2 영역에서 노광 및 현상 공정을 실시한 소자의 단면도이다. 1A and 1B are cross-sectional views of devices in which exposure and development processes are performed in a first area and a second area using a general exposure mask.

도 1a 및 도 1b를 참조하면, 셀 영역에서 제1 영역 및 제2 영역이 정의된 반도체 기판(100 및 100a) 상부에 하드 마스크막(102 및 102a) 및 포토레지스트막(104 및 104a)을 형성한 후 포토레지스트막(104 및 104a)을 노광 마스크(106 및 106a)를 사용하여 선택적으로 노광한다. 이때, 제1 영역은 워드 라인이 형성되는 영역이고, 제2 영역은 선택 라인(Select Line; SL)이 형성되는 영역이다. 포토레지스트막(104 및 104a)의 노광 영역을 광원으로 제거하여 라인(line)/스페이스(space) 패턴으로 된 포토레지스트 패턴(104 및 104a)을 형성한다. 1A and 1B, the hard mask layers 102 and 102a and the photoresist films 104 and 104a are formed on the semiconductor substrates 100 and 100a in which the first and second regions are defined in the cell region. The photoresist films 104 and 104a are then selectively exposed using the exposure masks 106 and 106a. In this case, the first region is a region where a word line is formed, and the second region is a region where a select line SL is formed. The exposure areas of the photoresist films 104 and 104a are removed with a light source to form the photoresist patterns 104 and 104a in a line / space pattern.

도 1a에서 형성된 포토레지스트 패턴(104)은 초점을 0.1㎛로 하여 노광 및 현상 공정을 실시한 것이고, 도 1b에서 형성된 포토레지스트 패턴(104a)은 초점을 0.15㎛로 하여 노광 및 현상 공정을 실시한 것이다. 초점을 0.1㎛로 한 도 1a에서는 정상적인 워드 라인과 선택 라인(SL)을 구현하는 것이 가능하다. 그러나 초점을 0.15㎛로 한 도 1b를 보면, 제1 영역에서는 정상적인 워드 라인을 구현하는 것이 가능하였으나, 제2 영역에서는 선택 라인(SL)의 임계치수(Critical Dimension; CD)가 급격히 감소하여 정상적인 선택 라인(SL)을 구현하는 것이 어렵다. 이로써, 제2 영역에서 선택 라인(SL)을 정상적으로 구현하지 못하기 때문에 게이트를 형성하기 위한 패턴 형성 공정시 초점심도(depth of focus; DOF) 마진이 0.1㎛로 제약을 받게 된다. The photoresist pattern 104 formed in FIG. 1A performs an exposure and development process with a focus of 0.1 μm, and the photoresist pattern 104a formed in FIG. 1B performs an exposure and development process with a focus of 0.15 μm. In FIG. 1A having a focus of 0.1 μm, it is possible to implement a normal word line and a selection line SL. However, referring to FIG. 1B having a focal point of 0.15 μm, it is possible to implement a normal word line in the first region, but in the second region, the critical dimension (CD) of the selection line SL is rapidly decreased, thereby allowing for normal selection. It is difficult to implement the line SL. As a result, since the selection line SL is not normally implemented in the second region, a margin of focus (DOF) margin is limited to 0.1 μm during the pattern forming process for forming the gate.

또한, 소자의 디자인 규칙(design rule)이 축소화되어 감에 따라 선 폭은 점차 감소하나 선택 라인(SL)의 경우 광학 근접 효과를 보상하기 위한 광학 근접 보상(Optical Proximity Correction; OPC) 마스크의 제약 사항으로 인하여 사이즈(size) 감소가 용이하지 않다. In addition, the line width gradually decreases as the device's design rule shrinks, but constraints of the Optical Proximity Correction (OPC) mask to compensate for the optical proximity effect in the case of the selection line SL. Because of this, size reduction is not easy.

본 발명은 제2 영역이 선택 라인(Select Line; SL) 영역과 선택 라인(SL) 사이의 영역을 모두 포함하는 패턴 형태로 형성된 제1 노광 마스크와 제2 영역의 중앙 부분만 노출된 형태로 형성된 제2 노광 마스크를 이용하여 제2 영역에서 선택 라인(SL)의 취약한 초점심도(depth of focus; DOF) 마진 개선 및 소자의 축소화에 따른 선 폭 감소를 용이하게 하기 위한 것이다. According to an exemplary embodiment of the present invention, only a central portion of a first exposure mask and a second region formed in a pattern form including a region including a select line (SL) region and a region between the selection line SL is formed. The second exposure mask is used to facilitate the improvement of the weak depth of focus (DOF) margin of the selection line SL in the second area and the reduction of the line width due to the reduction of the device.

본 발명의 일 실시 예에 따른 반도체 소자의 제조방법은, 하드 마스크막을 포함하는 반도체 기판 상부에 선택 트랜지스터 영역을 클로즈(close)한 형태의 제1 포토레지스트 패턴을 형성한다. 제1 포토레지스트 패턴을 마스크로 하드 마스크막을 제거하여 워드라인 영역과 선택 트랜지스터 영역 상에 제1 하드 마스크 패턴을 형성한다. 제1 하드 마스크 패턴 상부에 선택 트랜지스터 영역의 중앙 부분만 노출된 형태의 제2 포토레지스트 패턴을 형성한다. 제2 포토레지스트 패턴을 마스크로 제1 하드 마스크 패턴을 식각하여 워드라인 영역과 선택 트랜지스터 영역의 선택 라인 영역 상에 잔류하는 제2 하드 마스크 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조방법으로 이루어진다.In the method of manufacturing a semiconductor device according to an embodiment of the present disclosure, a first photoresist pattern having a shape in which a selection transistor region is closed is formed on a semiconductor substrate including a hard mask layer. The hard mask layer is removed using the first photoresist pattern as a mask to form a first hard mask pattern on the word line region and the selection transistor region. A second photoresist pattern in which only a central portion of the selection transistor region is exposed is formed on the first hard mask pattern. And etching the first hard mask pattern using the second photoresist pattern as a mask to form a second hard mask pattern remaining on the word line region and the selection line region of the selection transistor region. .

상기에서, 하드 마스크막은 폴리실리콘막 또는 질화막으로 형성한다. 선택 트랜지스터 영역을 클로즈한 부분의 너비는 소자의 디자인 규칙(design rule)이 축소화되어 감에 따라 감소한다. 제2 포토레지스트 패턴에서 노출된 영역의 너비는 소자의 디자인 규칙이 축소화되어 감에 따라 감소하거나, 증가한다.In the above, the hard mask film is formed of a polysilicon film or a nitride film. The width of the closed portion of the selection transistor region decreases as the design rule of the device is reduced. The width of the exposed area in the second photoresist pattern decreases or increases as the device's design rule shrinks.

본 발명의 일 실시 예에 따른 반도체 소자의 제조방법은, 터널 절연막, 전하 저장막, 유전체막, 콘트롤 게이트용 도전막 및 하드 마스크가 형성된 반도체 기판이 제공된다. 워드 라인이 형성될 영역을 정의하기 위하여 제1 식각 공정으로 하드 마스크를 1차 패터닝하여 워드라인 영역이 정의된 제1 하드 마스크 패턴을 형성한다. 선택 라인이 형성될 영역을 정의하기 위하여 제2 식각 공정으로 제1 하드 마스크 패턴을 2차 패터닝하여 워드라인 영역과 함께 선택 라인 영역이 정의된 제2 하드 마스크 패턴을 형성한다. 제2 하드 마스크 패턴으로 도전막, 유전체막, 전하 저장막 및 터널 절연막을 식각하는 단계를 포함하는 반도체 소자의 제조방법으로 이루어진다.A semiconductor device manufacturing method according to an embodiment of the present invention provides a semiconductor substrate having a tunnel insulating film, a charge storage film, a dielectric film, a control gate conductive film, and a hard mask. In order to define a region where a word line is to be formed, a first mask is first patterned to form a first hard mask pattern in which a word line region is defined. In order to define a region where the select line is to be formed, the second hard pattern is second patterned by a second etching process to form a second hard mask pattern in which the select line region is defined together with the word line region. A method of manufacturing a semiconductor device comprising etching a conductive film, a dielectric film, a charge storage film, and a tunnel insulating film with a second hard mask pattern.

상기에서, 제1 식각 공정은, 워드 라인 영역, 선택 라인 영역 및 선택 라인 사이들의 영역들 상에 제1 포토레지스트 패턴을 형성하고, 제1 포토레지스트 패턴을 이용하여 하드 마스크를 1차 패터닝한다. 제1 포토레지스트 패턴의 너비는 소자의 디자인 규칙이 축소화되어 감에 따라 감소한다.In the above, the first etching process may form a first photoresist pattern on regions between the word line region, the selection line region, and the selection lines, and first pattern the hard mask using the first photoresist pattern. The width of the first photoresist pattern decreases as the design rule of the device shrinks.

본 발명의 일 실시 예에 따른 반도체 소자의 제조방법은, 터널 절연막, 전하 저장막, 유전체막, 콘트롤 게이트용 도전막 및 하드 마스크가 형성된 반도체 기판이 제공된다. 하드 마스크 상부에 제1 포토레지스트를 도포한다. 제1 노광 및 현상 공정으로 워드 라인 영역, 선택 라인 영역 및 선택 라인 사이의 영역에만 제1 포토레지스트를 잔류시켜 제1 포토레지스트 패턴을 형성한다. 제1 포토레지스트 패턴을 이용하여 하드 마스크를 1차 패터닝한다. 하드 마스크를 포함한 전체 구조 상부에 제2 포토레지스트를 도포한다. 제2 노광 및 현상 공정으로 선택 라인 사이의 영역이 노출되도록 제2 포토레지스트를 제거하여 제2 포토레지스트 패턴을 형성한다. 제2 포토레지스트 패턴을 이용하여 하드 마스크를 2차 패터닝한다. A semiconductor device manufacturing method according to an embodiment of the present invention provides a semiconductor substrate having a tunnel insulating film, a charge storage film, a dielectric film, a control gate conductive film, and a hard mask. The first photoresist is applied on the hard mask. In the first exposure and development process, the first photoresist remains only in a region between the word line region, the selection line region, and the selection line to form the first photoresist pattern. The hard mask is first patterned using the first photoresist pattern. A second photoresist is applied over the entire structure, including the hard mask. In the second exposure and development process, the second photoresist is removed to form a second photoresist pattern such that the region between the selection lines is exposed. The hard mask is second patterned using the second photoresist pattern.

상기에서, 1차 패터닝을 실시한 후, 제1 포토레지스트 패턴을 제거한다. 2차 패터닝을 실시한 후, 2차 패터닝된 하드 마스크로 도전막, 유전체막, 전하 저장막 및 터널 절연막을 식각한다. 선택 라인 영역 및 선택 라인 사이의 영역에 잔류하는 제1 포토레지스트 패턴의 너비는 소자의 디자인 규칙이 축소화되어 감에 따라 감소한다. 제2 포토레지스트 패턴에서 노출된 선택 라인 사이의 영역의 너비는 소자의 디자인 규칙이 축소화되어 감에 따라 감소하거나, 증가한다.In the above, after the first patterning, the first photoresist pattern is removed. After the secondary patterning is performed, the conductive film, the dielectric film, the charge storage film, and the tunnel insulating film are etched with the second patterned hard mask. The width of the first photoresist pattern remaining in the selection line region and the region between the selection lines decreases as the design rule of the device is reduced. The width of the region between the selection lines exposed in the second photoresist pattern decreases or increases as the device design rules shrink.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 제2 영역이 선택 라인(Select Line; SL) 영역과 선택 라인(SL) 사이의 영역을 모두 포함하는 패턴 형태로 형성된 노광 마스크를 이용하여 노광 및 현상 공정을 실시한 소자의 단면도이다. FIG. 2 is a cross-sectional view of a device subjected to an exposure and development process using an exposure mask formed in a pattern form in which the second region includes all of a region between a selection line (SL) region and a selection line SL.

셀 영역에서 제1 영역 및 제2 영역이 정의된 반도체 기판(200) 상부에 하드 마스크막(202) 및 포토레지스트막(204)을 형성한다. 제1 영역(A)은 워드 라인이 형성되는 영역이고, 제2 영역(B)은 선택 라인(SL)이 형성되는 영역이다. 포토레지스트막(204)을 제2 영역이 선택 라인(SL) 영역과 선택 라인(SL) 사이의 영역을 모두 포함하는 패턴 형태로 형성된 노광 마스크(206)를 사용하여 선택적으로 노광한다. 포토레지스트막(204)의 노광 영역을 광원으로 제거하여 라인(line)/스페이스(space) 패턴으로 된 포토레지스트 패턴(204)을 형성한다. The hard mask layer 202 and the photoresist layer 204 are formed on the semiconductor substrate 200 in which the first region and the second region are defined in the cell region. The first region A is a region where a word line is formed, and the second region B is a region where a selection line SL is formed. The photoresist film 204 is selectively exposed using an exposure mask 206 formed in a pattern form in which the second region includes both the region between the selection line SL and the selection line SL. The exposure region of the photoresist film 204 is removed with a light source to form a photoresist pattern 204 having a line / space pattern.

상기와 같이 형성된 포토레지스트 패턴(204)은 초점(focus)을 0.15㎛로 하여 노광 및 현상 공정을 실시한 것이다. 초점이 0.15㎛일 경우에도 제2 영역의 선택 라인(SL)을 정상적으로 구현할 수 있기 때문에 게이트를 형성하기 위한 패턴 형성 공정시 선택 라인(SL)의 임계 치수(Critical Dimension; CD)가 감소하지 않음을 확인할 수 있다. 이로써, 제2 영역에서 선택 라인(SL)의 취약한 초점심도(depth of focus; DOF) 마진이 증가함을 알 수 있다.The photoresist pattern 204 formed as described above is subjected to an exposure and development process with a focus of 0.15 μm. Since the selection line SL of the second region may be normally implemented even when the focal point is 0.15 μm, the critical dimension (CD) of the selection line SL does not decrease during the pattern forming process for forming the gate. You can check it. Accordingly, it can be seen that the margin of focus (DOF) margin of the selection line SL is increased in the second region.

도 3a 내지 도 3f는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 단면도이다.3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 3a를 참조하면, 셀 영역은 제1 영역(A)과 제2 영역(B)으로 구분된다. 제1 영역(A)은 워드 라인이 형성되는 영역이고, 제2 영역(B)은 선택 라인(Select Line; SL)이 형성되는 영역이다. 셀 영역에서 제1 영역(A)과 제2 영역(B)으로 정의된 반도체 기판(300) 상부에 터널 절연막(302), 전하 저장막(304), 유전체막(306), 컨트롤 게이트용 도전막(308), 하드 마스크막(310) 및 제1 포토레지스트막(312)을 순차적으로 형성한다. Referring to FIG. 3A, the cell area is divided into a first area A and a second area B. FIG. The first region A is a region where a word line is formed, and the second region B is a region where a select line SL is formed. The tunnel insulating film 302, the charge storage film 304, the dielectric film 306, and the control gate conductive film on the semiconductor substrate 300 defined as the first region A and the second region B in the cell region. 308, the hard mask film 310 and the first photoresist film 312 are sequentially formed.

그런 다음, 제1 포토레지스트막(312)을 라인/스페이스의 광 차단막 패턴이 투명한 석영 기판 상부에 형성되어 있는 제1 노광 마스크(314)를 사용하여 선택적으로 노광한다. 이때, 제1 노광 마스크(314)의 제1 영역(A)은 워드 라인을 형성하기 위한 워드 라인 패턴 형태로 마스크가 형성되고, 제2 영역(B)은 선택 라인(SL) 패턴 형태로 형성하는 것이 아니라, 선택 라인(SL) 영역과 선택 라인(SL) 사이의 영역을 모두 포함하는 패턴의 형태로 마스크를 형성한다. 제1 노광 마스크(314)에서 선택 라인(SL) 영역과 선택 라인(SL) 사이의 영역을 모두 포함하는 패턴 형태의 너비는 소자의 디자인 규칙(design rule)이 축소화되어 감에 따라 가변적으로 형성된다. Thereafter, the first photoresist film 312 is selectively exposed using the first exposure mask 314 formed on the quartz substrate on which the line / space light blocking film pattern is transparent. In this case, a mask is formed in the first area A of the first exposure mask 314 in the form of a word line pattern for forming a word line, and a second area B is formed in the form of a selection line SL pattern. Instead, the mask is formed in the form of a pattern including both the selection line SL region and the region between the selection line SL. In the first exposure mask 314, the width of the pattern shape including both the region of the selection line SL and the region of the selection line SL is variably formed as the design rule of the device is reduced. .

도 3b를 참조하면, 제1 포토레지스트막(312)의 노광 영역을 광원으로 제거하여 라인/스페이스 패턴으로 된 제1 포토레지스트 패턴(312a)을 형성한다. Referring to FIG. 3B, the exposure area of the first photoresist film 312 is removed with a light source to form a first photoresist pattern 312a having a line / space pattern.

도 3c를 참조하면, 제1 포토레지스트 패턴(312a)을 마스크로 하드 마스크막(310)을 식각하여 제1 하드 마스크 패턴(310a)을 형성한 후 제1 포토레지스트 패 턴(312a)을 제거한다.Referring to FIG. 3C, the hard mask layer 310 is etched using the first photoresist pattern 312a as a mask to form the first hard mask pattern 310a, and then the first photoresist pattern 312a is removed. .

도 3d를 참조하면, 제1 하드 마스크 패턴(310a)을 포함한 반도체 기판(300) 상부에 제2 포토레지스트막(316)을 형성한다. 제2 포토레지스트막(316)을 라인.스페이스의 광 차단막 패턴이 투명한 석영 기판 상부에 형성되어 있는 제2 노광 마스크(318)를 사용하여 선택적으로 노광한다. 이때, 제2 노광 마스크(318)는 제2 영역(B)의 중앙 부분만 노출된 형태의 패턴으로 형성한다. 제2 노광 마스크(318)에서 노출된 영역의 너비는 소자의 디자인 규칙이 축소화되어 감에 따라 가변적으로 형성된다. 제2 노광 마스크(318)는 제2 영역(B)을 분할하여 선택 라인(SL)을 형성하기 위한 것이다. Referring to FIG. 3D, a second photoresist film 316 is formed on the semiconductor substrate 300 including the first hard mask pattern 310a. The second photoresist film 316 is selectively exposed to light using a second exposure mask 318 formed over the quartz substrate having the light-blocking film pattern of the line and space. In this case, the second exposure mask 318 is formed in a pattern in which only a central portion of the second region B is exposed. The width of the area exposed by the second exposure mask 318 is variably formed as the design rule of the device is reduced. The second exposure mask 318 divides the second region B to form the selection line SL.

도 3e를 참조하면, 제2 포토레지스트막(316)의 노광 영역을 광원으로 제거하여 라인이 스페이스보다 큰 선 폭을 갖는 라인/스페이스 패턴으로 된 제2 포토레지스트 패턴(316a)을 형성한다.Referring to FIG. 3E, the exposure region of the second photoresist film 316 is removed with a light source to form a second photoresist pattern 316a having a line / space pattern having a line width larger than a space.

도 3f를 참조하면, 제2 포토레지스트 패턴(316a)을 마스크로 노출된 제1 하드 마스크 패턴(310a)을 식각하여 제2 하드 마스크 패턴(310b)을 형성한 후 제2 포토레지스트 패턴(316a)을 제거한다. Referring to FIG. 3F, after etching the first hard mask pattern 310a exposing the second photoresist pattern 316a as a mask to form a second hard mask pattern 310b, the second photoresist pattern 316a is formed. Remove it.

도면에는 도시되어 있지 않지만, 제2 하드 마스크 패턴(310b)을 마스크로, 도전막(308), 유전체막(306), 전하 저장막(304) 및 터널 절연막(302)을 순차적으로 식각하여 제1 영역(A)에 워드 라인을, 제2 영역(B)에 선택 라인(SL)을 형성한다. Although not shown in the drawing, the conductive film 308, the dielectric film 306, the charge storage film 304, and the tunnel insulating film 302 are sequentially etched using the second hard mask pattern 310b as a mask. The word line is formed in the region A, and the select line SL is formed in the second region B. FIG.

상기와 같이, 제2 영역(B)이 선택 라인(SL) 영역과 선택 라인(SL) 사이의 영역을 모두 포함하는 패턴 형태로 형성된 제1 노광 마스크(314)와 제2 영역(B)의 중 앙 부분만 노출된 형태로 형성된 제2 노광 마스크(318)를 사용함으로써 제2 영역(B)에서 선택 라인(SL)의 취약한 초점심도(DOF) 마진을 개선할 수 있으며, 소자의 디자인 규칙이 축소화되어 감에 따라 선 폭 감소를 용이하게 할 수 있다. As described above, the middle of the first exposure mask 314 and the second area B is formed in a pattern form in which the second area B includes both the area between the selection line SL and the selection line SL. By using the second exposure mask 318 formed to expose only the angular portion, it is possible to improve the weak depth of focus (DOF) margin of the selection line SL in the second region B, and reduce the design rule of the device. In line with this, it is possible to easily reduce the line width.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.As described above, the effects of the present invention are as follows.

첫째, 제2 영역이 선택 라인(Select Line; SL) 영역과 선택 라인(SL) 사이의 영역을 모두 포함하는 패턴 형태로 형성된 제1 노광 마스크와 제2 영역의 중앙 부분만 노출된 형태로 형성된 제2 노광 마스크를 사용함으로써 제2 영역(B)에서 선택 라인(SL)의 취약한 초점심도(depth of focus; DOF) 마진을 개선할 수 있다.First, the first exposure mask formed in the form of a pattern including the area between the selection line SL and the selection line SL and the first exposure mask formed in the form in which only the central portion of the second area is exposed. By using the second exposure mask, a weak depth of focus (DOF) margin of the selection line SL in the second region B may be improved.

둘째, 제1 노광 마스크와 제2 노광 마스크를 사용함으로써 소자의 디자인 규칙(design rule)이 축소화되어 감에 따라 선 폭 감소를 용이하게 할 수 있다. Second, by using the first exposure mask and the second exposure mask, it is possible to reduce the line width as the design rule of the device is reduced.

Claims (12)

하드 마스크막을 포함하는 반도체 기판 상부에 선택 트랜지스터 영역을 클로즈(close)한 형태의 제1 포토레지스트 패턴을 형성하는 단계;Forming a first photoresist pattern in a form in which a selection transistor region is closed on a semiconductor substrate including a hard mask layer; 상기 제1 포토레지스트 패턴을 마스크로 상기 하드 마스크막을 제거하여 워드라인 영역과 상기 선택 트랜지스터 영역 상에 제1 하드 마스크 패턴을 형성하는 단계;Removing the hard mask layer using the first photoresist pattern as a mask to form a first hard mask pattern on a word line region and the selection transistor region; 상기 제1 하드 마스크 패턴 상부에 상기 선택 트랜지스터 영역의 중앙 부분만 노출된 형태의 제2 포토레지스트 패턴을 형성하는 단계; 및Forming a second photoresist pattern on the first hard mask pattern to expose only a central portion of the selection transistor region; And 상기 제2 포토레지스트 패턴을 마스크로 상기 제1 하드 마스크 패턴을 식각하여 상기 워드라인 영역과 상기 선택 트랜지스터 영역의 선택 라인 영역 상에 잔류하는 제2 하드 마스크 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조방법.Etching the first hard mask pattern using the second photoresist pattern as a mask to form a second hard mask pattern remaining on the word line region and the selection line region of the selection transistor region. Manufacturing method. 제1항에 있어서, The method of claim 1, 상기 하드 마스크막은 폴리실리콘막 또는 질화막으로 형성하는 반도체 소자의 제조방법. The hard mask film is a method of manufacturing a semiconductor device formed of a polysilicon film or a nitride film. 제1항에 있어서, The method of claim 1, 상기 선택 트랜지스터 영역을 클로즈한 부분의 너비는 소자의 디자인 규칙(design rule)이 축소화되어 감에 따라 감소하는 반도체 소자의 제조방법.And a width of the portion of the selection transistor region that is closed decreases as the design rule of the device decreases. 제1항에 있어서,The method of claim 1, 상기 제2 포토레지스트 패턴에서 상기 노출된 영역의 너비는 소자의 디자인 규칙이 축소화되어 감에 따라 감소하거나, 증가하는 반도체 소자의 제조방법.The width of the exposed region in the second photoresist pattern is reduced or increased as the design rule of the device is reduced. 터널 절연막, 전하 저장막, 유전체막, 콘트롤 게이트용 도전막 및 하드 마스크가 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having a tunnel insulating film, a charge storage film, a dielectric film, a conductive film for a control gate, and a hard mask; 워드 라인이 형성될 영역을 정의하기 위하여 제1 식각 공정으로 상기 하드 마스크를 1차 패터닝하여 워드라인 영역이 정의된 제1 하드 마스크 패턴을 형성하는 단계;Forming a first hard mask pattern in which a word line region is defined by first patterning the hard mask by a first etching process to define an area where a word line is to be formed; 선택 라인이 형성될 영역을 정의하기 위하여 제2 식각 공정으로 상기 제1 하드 마스크 패턴을 2차 패터닝하여 상기 워드라인 영역과 함께 선택 라인 영역이 정의된 제2 하드 마스크 패턴을 형성하는 단계; 및Second patterning the first hard mask pattern by a second etching process to define a region where a selection line is to be formed, and forming a second hard mask pattern having a selection line region together with the word line region; And 상기 제2 하드 마스크 패턴으로 상기 도전막, 유전체막, 전하 저장막 및 터널 절연막을 식각하는 단계를 포함하는 반도체 소자의 제조방법.And etching the conductive film, the dielectric film, the charge storage film, and the tunnel insulating film with the second hard mask pattern. 제5항에 있어서,The method of claim 5, 상기 제1 식각 공정은,The first etching process, 상기 워드 라인 영역, 상기 선택 라인 영역 및 상기 선택 라인 사이들의 영역들 상에 제1 포토레지스트 패턴을 형성하는 단계; 및Forming a first photoresist pattern on the word line region, the select line region, and regions between the select lines; And 상기 제1 포토레지스트 패턴을 이용하여 상기 하드 마스크를 1차 패터닝하는 단계를 더 포함하는 반도체 소자의 제조방법.And first patterning the hard mask using the first photoresist pattern. 제6항에 있어서,The method of claim 6, 상기 제1 포토레지스트 패턴의 너비는 소자의 디자인 규칙이 축소화되어 감에 따라 감소하는 반도체 소자의 제조방법.The width of the first photoresist pattern is reduced as the design rule of the device is reduced. 터널 절연막, 전하 저장막, 유전체막, 콘트롤 게이트용 도전막 및 하드 마스크가 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having a tunnel insulating film, a charge storage film, a dielectric film, a conductive film for a control gate, and a hard mask; 상기 하드 마스크 상부에 제1 포토레지스트를 도포하는 단계;Applying a first photoresist on the hard mask; 제1 노광 및 현상 공정으로 워드 라인 영역, 선택 라인 영역 및 선택 라인 사이의 영역에만 상기 제1 포토레지스트를 잔류시켜 제1 포토레지스트 패턴을 형성하는 단계;Forming a first photoresist pattern by remaining the first photoresist only in a region between the word line region, the selection line region, and the selection line in a first exposure and development process; 상기 제1 포토레지스트 패턴을 이용하여 상기 하드 마스크를 1차 패터닝하는 단계;First patterning the hard mask using the first photoresist pattern; 상기 하드 마스크를 포함한 전체 구조 상부에 제2 포토레지스트를 도포하는 단계;Applying a second photoresist over the entire structure including the hard mask; 제2 노광 및 현상 공정으로 상기 선택 라인 사이의 영역이 노출되도록 상기 제2 포토레지스트를 제거하여 제2 포토레지스트 패턴을 형성하는 단계; 및Forming a second photoresist pattern by removing the second photoresist to expose a region between the selection lines in a second exposure and development process; And 상기 제2 포토레지스트 패턴을 이용하여 상기 하드 마스크를 2차 패터닝하는 단계를 포함하는 반도체 소자의 제조방법.And second patterning the hard mask using the second photoresist pattern. 제8항에 있어서,The method of claim 8, 상기 1차 패터닝을 실시한 후, After the first patterning, 상기 제1 포토레지스트 패턴을 제거하는 단계를 더 포함하는 반도체 소자의 제조방법.The method of claim 1, further comprising removing the first photoresist pattern. 제8항에 있어서,The method of claim 8, 상기 2차 패터닝을 실시한 후,After the second patterning, 상기 2차 패터닝된 하드 마스크로 상기 도전막, 유전체막, 전하 저장막 및 터널 절연막을 식각하는 단계를 더 포함하는 반도체 소자의 제조방법.And etching the conductive film, the dielectric film, the charge storage film, and the tunnel insulating film with the second patterned hard mask. 제8항에 있어서,The method of claim 8, 상기 선택 라인 영역 및 선택 라인 사이의 영역에 잔류하는 상기 제1 포토레지스트 패턴의 너비는 소자의 디자인 규칙이 축소화되어 감에 따라 감소하는 반도 체 소자의 제조방법.The width of the first photoresist pattern remaining in the selection line region and the region between the selection line is reduced as the design rule of the device is reduced. 제8항에 있어서,The method of claim 8, 상기 제2 포토레지스트 패턴에서 상기 노출된 선택 라인 사이의 영역의 너비는 소자의 디자인 규칙이 축소화되어 감에 따라 감소하거나, 증가하는 반도체 소자의 제조방법.The width of the region between the exposed selection lines in the second photoresist pattern is reduced or increased as the design rule of the device is reduced.
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