KR101037495B1 - 고집적 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

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Abstract

본 발명은 수직형 트랜지스터를 포함하는 반도체 장치를 제조함에 있어서 도전 물질로 비트 라인을 형성하고 비트 라인 형성시 정렬 오차를 제거하기 위한 반도체 장치의 제조 방법과 그에 따라 제조된 반도체 장치를 제공한다. 본 발명에 따른 반도체 장치는 도전 영역을 기둥 형태의 채널 영역 아래에 형성된 소스/드레인 영역에 대응하는 금속막을 포함하는 복수의 수직형 트랜지스터 및 상기 복수의 수직형 트랜지스터를 연결하는 금속층을 포함하는 비트 라인을 포함한다.
반도체, 수직형 트랜지스터, 게이트 전극

Description

고집적 반도체 장치의 제조 방법 및 반도체 장치{METHOD OF FABRICATING HIGH INTEGRATED SEMICONDUCTOR APPARATUS AND SEMICONDUCTOR APPARATUS FABRICATED THEREBY}
본 발명은 고집적 반도체 장치의 제조방법에 관한 것으로, 특히 수직형 트랜지스터를 포함하는 반도체 장치의 집적도를 향상시키고 동작 특성 및 수율을 개선할 수 있는 제조 방법에 관한 기술이다.
일반적으로, 반도체는 전기전도도에 따른 물질의 분류 가운데 하나로 도체와 부도체의 중간영역에 속하는 물질로서, 순수한 상태에서는 부도체와 비슷하지만 불순물의 첨가나 기타 조작에 의해 전기전도도가 늘어나는 성질을 가진다. 이러한 반도체는 불순물을 첨가하고 도체를 연결하여 트랜지스터 등의 반도체 소자를 생성하는 데 사용되며, 반도체 소자를 사용하여 만들어진 여러 가지 기능을 가지는 장치를 반도체 장치라 한다. 이러한 반도체 장치의 대표적인 예로는 반도체 기억 장치를 들 수 있다.
반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있으며, 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼당 생산가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있는데 이중 어느 하나가 수평 채널 영역을 가지던 종래의 수평형 트랜지스터를 대신하여 수직 채널 영역을 가지는 수직형 트랜지스터(vertical transistor)를 사용하는 것이다.
도 1a~ 도 1k는 일반적인 반도체 장치 내 수직형 트랜지스터의 제조 방법을 설명하기 위한 평면도 혹은 단면도이다. 특히, 수직형 트랜지스터가 반도체 기억 장치 내 각각의 단위셀에 포함된 셀 트랜지스터로서 사용되는 경우를 예로 들어 설 명하고 있다.
도 1a은 반도체 장치 내 셀 어레이 영역을 설명하는 평면도이고, 도 1b는 도 1a에 표시된 X-X'의 단면을 설명한 단면도이다. 도 1a 및 도 1b를 참조하면, 반도체 기판(102) 상에 패드 산화막(104)을 형성한 뒤 패드 산화막(104) 상에 하드마스크 질화막(106)을 증착하였다. 이후, 하드마스크 질화막(106) 상에 감광막을 도포하고 마스크를 이용한 사진 식각 공정을 수행하여 제 1 감광막 패턴(108)을 형성한다. 수직형 트랜지스터를 단위셀의 셀 트랜지스터로 사용하는 경우, 도 1a에 도시된 바와 같이 복수의 수직형 트랜지스터는 행과 열이 정렬하도록 형성한다. 이하에서는 X-X'의 단면을 기준으로 수직형 트랜지스터의 제조 방법을 설명한다.
도 1c를 참조하면, 제 1 감광막 패턴(108)을 식각 마스크로 사용하여 하드마스크 질화막(106) 및 패드 산화막(104)을 순차적으로 식각한다. 이후, 남아있는 감광막 패턴(108)을 제거한다.
도 1d를 참조하면, 일부가 식각된 하드마스크 질화막(106)을 식각마스크로 사용하여 노출된 반도체 기판(102)을 식각하여 수직형 트랜지스터의 채널 영역이 형성될 실리콘 기둥(110)을 형성한다.
도 1e에 도시된 바와 같이, 실리콘 기둥(110)의 측면을 포함한 반도체 기판(102)의 노출된 표면에 게이트 산화막(112)을 형성한 후, 반도체 기판(102) 상에 실리콘 기둥(110)을 포함한 구조물 전체 표면에 게이트 전극용 도전물질(114)을 증착한다.
도 1f를 참조하면, 실리콘 기둥(110) 사이에 반도체 기판(102)의 표면에 형 성된 게이트 전극용 도전물질(114)를 제거한 후, 반도체 기판(102) 상에 이온 주입을 수행하여 비트 라인 영역(116)을 형성한다. 비트 라인 영역(116)의 형성 후, 전체 구조물 표면에 질화막(118)을 형성한다.
도 1g를 참조하면, 실리콘 기둥(110) 사이에 제 1 층간 절연막(120)을 증착한 뒤 하드마스크 질화막(106)이 노출될 때까지 평탄화 공정을 수행한다. 이후, 실리콘 기둥(110)에 형성된 게이트 산화막(112)의 일부가 노출될 때까지 에치백(etchback) 공정을 수행하여 제 1 층간 절연막(120), 질화막(118) 및 게이트 전극용 도전물질(114)을 제거한다. 이 과정을 통해, 실리콘 기둥(110) 내 트랜지스터의 채널 영역 및 소스/드레인 영역과 게이트 전극(114A)이 결정된다.
도 1h를 참조하면, 실리콘 기둥(110) 및 하드마스크 질화막(106)을 덮을 수 있도록 제 2 층간 절연막(120A)을 추가로 증착한 뒤 평탄화한다. 평탄화된 제 1 층간 절연막(120A) 상부에 감광막을 도포한 후 비트 라인 마스크를 사용한 사진 식각 공정을 진행하여 제 2 감광막 패턴(122)을 형성한다. 도 1b에 도시된 제 1 감광막 패턴(122)은 수직형 트랜지스터를 형성하기 위한 실리콘 기둥(110)의 위치를 정의한 것이라면, 도 1h에 도시된 제 2 감광막 패턴은 비트 라인(116)의 위치를 정의한 것이다. 제 2 감광막 패턴을 식각 마스크로 하여 노출된 제 1 및 제 2 층간 절연막(120, 120A)을 제거하고, 이어서 실리콘 기둥(110) 사이 노출된 게이트 산화막(112)을 식각한다. 게이트 산화막(112)이 제거되면서 실리콘 기둥(110) 사이에 노출된 비트 라인 영역(116) 및 반도체 기판(102)을 식각하여 비트 라인(116A, 116B)을 형성한다.
도 1i를 참조하면, 비트 라인(116A, 116B)의 형성 후 남아있는 제 2 감광막 패턴(122)과 제 2 층간 절연막(120A)을 제거한 후, 이웃한 두 비트 라인(116A, 116B) 사이에 제 3 층간 절연막(124)을 증착하고 평탄화한다.
제 3 층간 절연막(124)의 형성 후, 제 3 층간 절연막(124) 상에 감광막(미도시)을 도포하고 워드 라인을 정의하는 마스크를 사용한 사진 식각 공정을 수행하여 패터닝한다. 패터닝된 감광막에 의해 노출된 제 3 층간 절연막(124)과 게이트 전극(114A)의 외측에 형성된 질화막(118)을 식각한다. 이때, 제 3 층간 절연막(124)은 이웃한 두 비트 라인(116A, 116B)이 전기적으로 완전히 절연되도록 하는 목적과 함께 비트 라인(116A, 116B)과 워드 라인 사이에 캐패시턴스를 줄이기 위한 목적도 있다. 따라서, 제 3 층간 절연막(124)은 이웃한 두 비트 라인(116A, 116B)을 분리하기 위한 반도체 기판(102) 내 트렌치에만 형성하는 것보다는 이웃한 두 개의 실리콘 기둥(110)의 하부의 일정 높이까지 남아있도록 하는 것이 바람직하다.
도 1j에 도시된 바와 같이, 제 3 층간 절연막(124)의 식각으로 인해 형성된 공간에 도전 물질을 매립한 후 게이트 전극(114A)이 노출될 때까지 에치백 공정을 수행하여 워드 라인(126)을 형성한다.
도 1k를 참조하면, 워드 라인(126)의 형성 후 제 4 층간 절연막(128)을 증착한 뒤 실리콘 기둥(110)의 상부 표면이 노출될 때까지 평탄화 공정을 수행하여 하드마스크 질화막(106)과 패드 산화막(104)을 제거한다. 평탄화 공정으로 인해 노출된 실리콘 기둥(110)의 상부 표면은 단위셀의 저장 노드(storage node)가 된다.
전술한 바와 같이, 종래기술에서는 수직형 트랜지스터를 포함하는 단위셀을 형성함에 있어서, 수직형 트랜지스터의 채널 영역인 실리콘 기둥을 형성한 후 비트 라인을 형성하기 위해 이온주입을 수행한다. 이온주입을 통해 실리콘 기둥의 하단에 캐리어 확산층을 형성하여 비트 라인 영역을 형성한 후, 이웃한 비트 라인 영역을 사진 식각 공정을 통해 형성된 감광막 패턴을 식각마스크로하여 노출된 비트라인 영역을 제거하여 비트 라인을 분리한다. 하지만, 비트 라인을 이온주입 공정으로 형성하기 때문에 데이터 혹은 신호를 전달함에 있어 저항이 매우 높아진다. 따라서, 수직형 트랜지스터의 동작전류가 낮아지고 비트 라인을 통해 전달되는 전류량도 줄어든다.
또한, 종래기술에서는 이웃한 수직형 트랜지스터 사이 형성된 비트 라인 영역의 형성 후 감광막 패턴을 식각마스크로서 사용하여 비트 라인 영역의 일부를 식각하고 분리한다. 하지만, 식각마스크로 사용되는 감광막 패턴의 형성과정에서 정렬 오차가 발생한다면 비트 라인 영역이 서로 분리되지 않아서 반도체 장치의 불량이 발생할 수 있다. 특히, 이웃한 실리콘 기둥 사이의 간격은 매우 좁고 실리콘 기둥의 크기도 매우 작은 고집적 반도체 기억 장치의 셀 어레이에서 비트 라인 영역을 분리하기 위한 감광막 패턴을 형성하는 데에는 공정마진이 작기 때문에 정렬 오차로 인한 수율이 낮아질 우려가 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 수직형 트랜지스터를 포함하는 반도체 장치를 제조함에 있어서 도전 물질로 비트 라인을 형성하고 비트 라인 형성시 정렬 오차를 제거함으로써 동작 특성 및 수율을 향상할 수 있는 제조 방법 및 그에 따라 제조된 반도체 장치를 제공한다.
본 발명은 도전 영역을 기둥 형태의 채널 영역 아래에 형성된 소스/드레인 영역에 대응하는 금속막을 포함하는 복수의 수직형 트랜지스터 및 상기 복수의 수직형 트랜지스터를 연결하는 금속층을 포함하는 비트 라인을 포함하는 반도체 장치를 제공한다.
바람직하게는, 상기 금속막은 상기 채널 영역 아래에 상기 비트 라인 방향으로 나란히 형성된 것을 특징으로 한다.
바람직하게는, 상기 금속막과 상기 금속층은 동일한 금속 물질로 구성되는 것을 특징으로 한다.
바람직하게는, 상기 수직형 트랜지스터는 상기 기둥 형태의 채널 영역, 상기 채널 영역의 측면을 둘러싼 게이트 산화막, 및 상기 게이트 산화막의 측면을 둘러싼 게이트 전극을 더 포함한다.
바람직하게는, 상기 게이트 전극은 워드 라인을 통해 이웃한 수직형 트랜지스터의 게이트 전극과 연결되어 있으며, 상기 워드 라인은 비트 라인 상부에 교차 하는 방향으로 형성되는 것을 특징으로 한다.
또한, 본 발명은 비트 라인으로 연결된 실리콘 기둥의 아래에 금속막을 형성하는 단계 및 상기 실리콘 기둥의 측면에 게이트 전극을 형성하여 수직형 트랜지스터를 완성하는 단계를 포함하는 반도체 기억 장치의 제조 방법을 제공한다.
바람직하게는, 상기 비트 라인으로 연결된 실리콘 기둥의 아래에 금속막을 형성하는 단계는 반도체 기판을 식각하여 제 1 방향의 실리콘 라인 패턴을 형성하는 단계, 상기 실리콘 라인 패턴 사이에 금속층을 형성하는 단계, 상기 금속층 상부에 제 1 절연막을 형성하는 단계, 상기 제 1 방향과 교차하는 제 2 방향으로 상기 실리콘 라인 패턴을 등방성 식각하여 실리콘 기둥을 형성하는 단계, 및 상기 실리콘 기둥의 아래에 상기 금속막을 형성하여 비트 라인을 완성하는 단계를 포함한다.
바람직하게는, 상기 반도체 기판을 식각하여 제 1 방향의 실리콘 라인 패턴을 형성하는 단계는 상기 반도체 기판 상에 마스크막을 형성한 후 사진 식각 공정을 수행하여 패터닝하는 단계, 패터닝된 상기 마스크막을 이용하여 상기 반도체 기판을 식각하여 제 1 패턴을 형성하는 단계, 상기 제 1 패턴의 측벽에 스페이서를 형성한 후 패터닝된 상기 마스크막과 상기 스페이서를 식각 마스크로 사용하여 상기 반도체 기판을 식각하는 단계를 포함한다.
바람직하게는, 상기 반도체 기판 상에 마스크막을 형성한 후 사진 식각 공정을 수행하여 패터닝하는 단계는 상기 반도체 기판 상에 패드 산화막을 형성하는 단계, 상기 패드 산화막 상에 하드 마스크막을 형성하는 단계, 상기 하드 마스크막 상에 감광막을 도포한 후 사진 식각 공정을 수행하여 패터닝하는 단계, 패터닝된 상기 감광막을 식각 마스크로 하여 노출된 상기 하드 마스크막을 식각하는 단계, 및 식각된 상기 하드 마스크막에 의해 노출된 상기 패드 산화막을 식각하는 단계를 포함한다.
바람직하게는, 상기 실리콘 라인 패턴 사이에 상기 금속층을 형성하는 단계는 상기 실리콘 라인 패턴 사이에 상기 금속층을 증착하는 단계 및 상기 스페이서가 모두 노출되도록 상기 금속층을 에치백하는 단계를 포함한다.
바람직하게는, 상기 제 1 방향과 교차하는 제 2 방향으로 상기 실리콘 라인 패턴을 식각하여 실리콘 기둥을 형성하는 단계는 상기 제 1 절연막 상에 마스크막을 형성한 후 사진 식각 공정을 수행하여 상기 제 1 방향과 교차하는 상기 제 2 방향의 라인 형태로 패터닝하는 단계, 패터닝된 상기 마스크막을 이용하여 상기 제 1 절연막 및 상기 반도체 기판을 식각하여 제 2 패턴을 형성하는 단계, 및 상기 제 2 패턴의 측벽에 스페이서를 형성한 후 패터닝된 상기 마스크막과 상기 스페이서를 식각 마스크로 사용하여 상기 반도체 기판을 등방성 식각하는 단계를 포함한다.
바람직하게는, 상기 실리콘 기둥의 하부에 상기 금속막을 형성하여 비트 라인을 완성하는 단계는 상기 실리콘 기둥을 포함한 구조물 전체 표면에 금속막을 증착하는 단계, 상기 금속막을 에치백하여 노출된 상기 금속막을 제거하는 단계, 열처리를 수행하여 상기 반도체 기판과 맞닿은 상기 금속막을 경화하는 단계, 상기 실리콘 기둥 사이에 상기 반도체 기판을 일정 깊이로 식각하는 단계, 상기 스페이서를 제거하는 단계, 및 상기 식각된 공간을 포함한 상기 실리콘 기둥 사이에 절연막을 형성하여 상기 금속층과 상기 금속막을 절연하는 단계를 포함한다.
바람직하게는, 상기 수직형 트랜지스터를 완성하는 단계는 상기 실리콘 기둥의 측벽을 둘러싸는 게이트 산화막을 형성하는 단계, 상기 게이트 산화막을 둘러싸는 상기 게이트 전극을 형성하는 단계를 포함한다.
바람직하게는, 상기 반도체 기억 장치의 제조 방법은 상기 게이트 전극을 연결하는 워드 라인을 형성하는 단계 및 상기 워드 라인 상에 절연막을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 게이트 전극을 연결하는 워드 라인을 형성하는 단계는 상기 게이트 전극 사이에 절연막을 증착하는 단계, 상기 수직형 트랜지스터를 포함하는 구조물 상부에 감광막을 도포하고 상기 워드 라인이 형성되는 영역을 정의하는 마스크를 사용하여 사진식각 공정을 수행하여 패터닝하는 단계, 패터닝된 상가 감광막을 식각 마스크로 사용하여 상기 절연막을 식각하여 상기 게이트 전극의 상부만을 노출하는 단계, 및 노출된 상기 게이트 전극의 상부를 연결하는 금속층을 형성하는 단계를 포함한다.
나아가, 본 발명은 반도체 기판을 식각하여 제 1 방향의 실리콘 라인 패턴을 형성하는 단계, 상기 실리콘 라인 패턴 사이에 금속층을 증착하는 단계, 상기 제 1 방향과 교차하는 제 2 방향으로 상기 실리콘 라인 패턴과 상기 금속층을 식각하여 상기 금속층으로 연결된 복수의 실리콘 기둥을 형성하는 단계, 및 상기 복수의 실리콘 기둥 하단을 식각하고 상기 금속층을 연결하기 위한 금속막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 상기 금속막은 상기 금속층을 상기 제 2 방향으로 연결하는 것을 특징으로 한다.
바람직하게는, 상기 반도체 장치의 제조 방법은 상기 실리콘 기둥을 둘러싸는 게이트 산화막과 게이트 전극을 형성하는 단계 및 상기 게이트 전극을 상기 제 1 방향으로 연결하기 위한 도전막을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 복수의 실리콘 기둥 하단을 식각하고 상기 금속층을 연결하기 위한 금속막을 형성하는 단계는 상기 복수의 실리콘 기둥의 하단을 등방성 식각하여 도랑 형태의 파인 영역을 형성하는 단계, 상기 금속막을 증착하고 에치백 공정을 수행하여 노출된 상기 금속막을 제거하는 단계, 및 상기 파인 영역에 남아있는 상기 금속막을 실리데이션 공정을 통해 경화하는 단계를 포함한다.
바람직하게는, 상기 복수의 실리콘 기둥 하단을 식각하고 상기 금속층을 연결하기 위한 금속막을 형성하는 단계는 상기 복수의 실리콘 기둥의 하단을 등방성 식각하여 굴 형태의 파인 영역을 형성하는 단계, 상기 금속막을 증착하고 습식각 공정을 수행하여 노출된 상기 금속막을 제거하는 단계, 및 상기 파인 영역에 남아있는 상기 금속막을 실리데이션 공정을 통해 경화하는 단계를 포함한다.
본 발명은 수직형 트랜지스터의 채널 영역을 포함하는 실리콘 기둥을 형성하 기 위한 패턴 공정을 서로 교차하는 방향으로 진행되는 두 번의 패턴 공정으로 나누고 두 번의 패턴 공정 사이에 비트 라인 영역에 도전물질을 형성함으로써, 종래의 이온 주입을 통해 형성한 비트 라인에 비해 본 발명의 비트 라인은 낮은 저항값을 가질 수 있어 반도체 장치 내 동작 전류가 증가시킬 수 있는 장점이 있다. 나아가, 반도체 장치 내 동작 전류를 증가시킬 수 있어 반도체 장치의 동작 속도를 높이거나 공급 전압의 레벨을 줄여 반도체 장치의 소비 전력을 줄일 수 있다.
또한, 본 발명은 실리콘 기둥을 형성하기 위한 패턴 공정에서 비트 라인을 함께 패터닝함으로써 종래의 방법에서 실리콘 기둥 사이의 비트 라인을 분리하기 위한 사진식각공정을 수행할 필요가 없어져 정렬 오차를 방지할 수 있으며, 이를 통해 수율을 향상할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
반도체 기판을 식각하여 실리콘 기둥을 만들고 실리콘 기둥의 하부에 이온 주입을 통해 실리콘 기둥을 잇는 비트 라인을 형성하는 종래의 기술과 달리, 본 발명에서는 반도체 기판을 식각하여 실리콘 기둥을 만드는 과정에서 이웃한 실리콘 기둥을 잇는 비트 라인을 금속층으로 형성함으로써 비트 라인의 저항을 낮출 수 있도록 한다. 구체적으로 살펴보면, 반도체 기판을 가로 방향 및 세로 방향으로 식각하여 실리콘 기둥을 만드는 과정에서 어느 한 방향으로 식각한 뒤 식각된 공간에 금속층을 형성하고 다른 방향으로 식각할 때 반도체 기판 및 금속층을 제거한다. 이를 통해 다수의 실리콘 기둥이 금속층을 통해 가로 방향 혹은 세로 방향 중 어느 한 방향으로 이어지도록 할 수 있다.
이러한 방법을 통해 금속층으로 비트 라인을 형성하는 경우 실리콘 기둥을 만들기 위한 식각 공정 외에 감광막을 도포하고 패턴이 정의된 마스크를 사용하여 식각하는 공정이 필요하지 않다. 결국, 본 발명은 서로 다른 패턴을 정의한 마스크를 사용하여 여러 번의 사진 식각 공정을 수행하는 경우 발생하는 정렬 오차를 줄일 수 있다.
도 2a~ 도 2q는 본 발명의 일 실시예에 따른 수직형 트랜지스터를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 평면도 혹은 단면도이다.
도 2a는 반도체 기판(202) 상부에 형성된 제 1 감광막 패턴(208)을 도시한 평면도와 제 1 감광막 패턴(208)을 식각 마스크로 사용하여 반도체 기판(202)을 식각하는 과정을 설명하기 위한 단면도를 포함한다. 특히, 단면도는 평면도 상에 A-A' 및 B-B' 축을 기준으로 도시한다.
먼저, 반도체 기판(202) 상에 패드 산화막(204)을 형성하고, 패드 산화막(204) 상에 제 1 하드마스크 질화막(206)을 증착한다. 제 1 하드마스크 질화막(206) 상부에 제 1 감광막 패턴(208)을 형성한 뒤, 제 1 감광막 패턴(208) 사이에 노출된 제 1 하드마스크 질화막(206), 패드 산화막(204) 및 반도체 기판(202)을 순차적으로 식각한다. 평면도를 참조하면 제 1 감광막 패턴(208)은 가로 방향으로 형성되어 있으며, 이를 이용하여 반도체 기판(202)을 식각함으로써 반도체 기판(202) 상에 제 1 감광막 패턴(208)의 하부에는 라인 형태의 제 1 패턴(210A)이 형성된다.
도 2b를 참조하면, 제 1 감광막 패턴(208)을 제거한 뒤 제 1 패턴(210A)과 제 1 하드마스크 질화막(206)의 측벽에 제 1 스페이서 산화막(252)을 형성한다. 구체적으로는 제 1 스페이서 산화막(252)을 증착한 뒤, 에치백 공정을 수행하여 제 1 패턴(210A)과 제 1 하드마스크 질화막(206)의 측벽에 제 1 스페이서 산화막(252)이 남도록 한다. 이후, 제 1 스페이서 산화막(252)을 식각 마스크로 사용하여 반도체 기판(202)을 일정 깊이 식각하여 제 2 패턴(210B)을 형성한다.
도 2c를 참조하면, 제 2 패턴(210B)의 사이에 금속층(216A)을 형성한다. 구체적으로는 반도체 기판(202) 상에 금속층을 두텁게 증착한 뒤 에치백 공정을 수행하여 제 1 스페이서 산화막(252)이 노출되도록 제 2 패턴(210B) 사이의 공간만 매립한다. 이러한 금속층(216A)은 추후 형성되는 복수의 실리콘 기둥의 하부를 어느 한 방향으로 연결하는 비트 라인으로서 사용된다.
도 2d를 참조하면, 금속층(216A)의 형성 후 제 1 스페이서 산화막(252)을 제거한다. 다음으로, 금속층(116) 상에 제 1 층간 절연막(220)을 증착하고 제 1 하드마스크 질화막(206)이 노출되도록 화학적 기계적 연마공정(CMP)을 수행하여 평탄화한다. 이후, 제 1 하드마스크 질화막(206)과 제 1 층간 절연막(220) 상에 제 2 하드마스크 질화막(256)을 형성한다.
도 2e를 참조하면, 라인 형태의 제 1 패턴(210A) 및 제 1 하드마스크 질화막(206)이 형성된 방향과 교차하는 방향인 세로 방향으로 제 2 감광막 패턴(258)을 형성한다. 이하에서는 평면도 상에 표시된 A-A', B-B', C-C' 및 D-D' 축을 기준으 로 도시한 단면도를 통해 후속 공정을 설명한다.
제 2 감광막 패턴(258)을 식각 마스크로 사용하여 제 2 하드마스크 질화막(256)을 패터닝한다. 제 2 하드마스크 질화막(256)을 패터닝한 후에는 남아있는 제 2 감광막 패턴(258)을 제거한다.
도 2f를 참조하면, 패터닝된 제 2 하드마스크 질화막(256)을 식각 마스크로 사용하여 노출된 제 1 층간 절연막(220)과 패드 산화막(204) 및 라인 형태의 제 1 패턴(210A)을 식각하여 실리콘 기둥(210C)을 형성한다. 이때, 제 1 층간 절연막(220)과 제 1 패턴(210A)을 식각하는 공정은 금속층(216A)의 상부 표면이 노출될 때까지 진행된다.
도 2g에 도시된 바와 같이, 실리콘 기둥(210C)과 제 1 층간 절연막(220)으로 구성된 라인 형태의 구조물의 측면에 제 2 스페이서 산화막(262)을 형성한다. 제 2 스페이서 산화막(262)은 제 1 스페이서 산화막(252)과 유사하게 산화막을 증착한 후 에치백 공정을 수행하여 형성된다. 제 2 스페이서 산화막(262)과 제 2 하드마스크 질화막(256)을 식각 마스크로 사용하여 노출된 제 2 패턴(210B)을 등방성(isotropic) 식각하여 도랑(266)을 형성한다. 여기서, 제 2 패턴(210B)을 등방성 식각함으로써 실리콘 기둥(210C)의 하부를 움푹 팬 둥그런 형태의 도랑(266)이 형성되도록 하는데, 이는 도 2a 및 도 2b에 도시된 제 1 및 제 2 패턴(210A, 210B)을 형성하는 과정에서 반도체 기판(202)을 식각하는 과정에서 수행되는 비등방성 식각과는 구별된다.
도 2h를 참조하면, 실리콘 기둥(210C) 및 제 1 층간 절연막(220)과 제 2 하드마스크 질화막(256)을 포함하는 구조물의 전체 표면에 금속막(216B)을 증착한다. 이때, 금속막(216B)은 실리콘 기둥(210C)의 아래에 형성된 도랑(266)을 매립되도록 한다.
도 2i를 참조하면, 노출된 금속막(216B) 및 금속층(216A)을 에치백 공정을 수행하여 제거한 후 열처리 공정을 수행하여 실리콘과 맞닿은 금속막(216B) 및 금속층(216A)을 경화하여 비트 라인을 완성한다. 결과적으로, 다수의 실리콘 기둥(210C) 사이를 이어주는 금속층(216A)은 세로 방향으로 형성되었던 제 2 감광막 패턴(258)의 하부에만 남고 그외 영역에서는 제거된다. 아울러, 실리콘 기둥(210C)의 하부에 형성된 도랑(266)을 매립하였던 금속막(216B)도 실리콘 기둥(210C) 사이에 노출된 영역이 식각된다. 한편, 본 발명의 다른 실시예에서는 노출된 금속막(216B) 및 금속층(216A)을 제거하는 과정에서 에치백 공정이 아닌 습식 식각 공정을 수행하는 것도 가능하다.
전술한 과정을 통해, 본 발명에서는 실리콘 기둥(210C) 사이에 형성된 비트 라인을 연결하는 수직형 트랜지스터의 소스/드레인 영역을 실리콘 기둥(210C)의 아래에만 형성하는 것이 가능하다. 이를 통해, 통상적으로 실리콘 기둥(210C)의 하단에 도전 물질을 덧대어 형성하는 것보다 반도체 장치의 집적도를 높일 수 있으며, 실리콘 기둥(210C)의 하부를 이온 주입하여 형성하는 것보다 비트 라인의 저항값을 줄일 수 있다. 아울러, 본 발명에서는 열처리 공정을 통해 반도체 기판의 도랑(266)을 매립한 금속막(216B)을 경화함으로써 실리콘 기둥(210C)이 높은 종횡비(aspect ratio)를 가짐에도 불구하고 쓰러지지 않도록 한다.
도 2j를 참조하면, 복수의 실리콘 기둥(210C)이 연결된 세로 방향으로 형성된 제 2 하드마스크 질화막(256)과 제 2 스페이서 산화막(262)을 식각 마스크로 사용하여 이웃한 실리콘 기둥(210C) 사이에 노출된 반도체 기판(202)을 일정 깊이만큼 식각한다. 이를 통해 이웃한 비트 라인 사이를 완전히 격리시킨다. 비트 라인 사이를 완전히 격리시킨 후에는 남겨진 제 2 하드마스크 질화막(256)과 제 2 스페이서 산화막(262)을 제거한다.
도 2k에 도시된 바와 같이, 반도체 기판(202) 상부에 제 2 층간 절연막(260)을 증착한 뒤 제 1 하드마스크 질화막(206)의 표면이 노출될 때까지 평탄화 공정을 수행한다.
도 2l의 단면도를 참조하면, 평탄화된 제 1 하드마스크 질화막(206)과 제 2 층간 절연막(260)에 에치백 공정을 수행하여 제 2 층간 절연막(260)을 일정 깊이만큼 식각한다. 이때, 제 2 층간 절연막(260)은 이웃한 비트 라인 사이를 포함하여 실리콘 기둥(210C) 사이에 형성된 금속층(216A)의 상부에 일정 두께가 남도록 한다. 도 2l의 평면도를 참조하면 제 1 하드마스크 질화막(206)의 하부에 실리콘 기둥(210C)과 실리콘 기둥(210C)의 하부에 형성된 금속막(216B)의 위치와 실리콘 기둥(210C)의 하부를 연결하는 금속층(216A)의 위치를 확인할 수 있다.
도 2m을 참조하면, 실리콘 기둥(210C)과 제 2 층간 절연막(260) 상부에 게이트 산화막(212)을 형성한다. 이후, 실리콘 기둥(210C) 사이에 게이트 전극(214)을 형성하기 위해 도전물질을 증착한 후 에치백 공정을 수행하여 게이트 전극(214)이 실리콘 기둥(210C)의 측벽에만 형성되도록 하고 이웃한 실리콘 기둥(210C) 사이에 게이트 전극(214)이 연결되지 않도록 분리한다. 결과적으로, 실리콘 기둥(210C)의 측벽은 게이트 산화막(212)과 게이트 전극(214)으로 둘러싸이게 된다.
도 2n을 참조하면, 게이트 전극(214) 사이에 제 3 층간 절연막(270)을 증착한 후 제 1 하드마스크 질화막(206)의 상부가 노출될 때까지 평탄화 공정을 수행한다. 이후, 에치백 공정을 수행하여 제 2 층간 절연막(270)을 일정 깊이만큼 제거한다. 이때, 제 2 층간 절연막(270)은 실리콘 기둥(210C)의 상부의 일정 부분보다 낮도록 제거되어야 한다. 제 2 층간 절연막(270)을 일정량 제거한 후에는 실리콘 기둥(210C)의 측벽에 노출된 게이트 전극(214)을 제거하여 게이트 전극(214)과 제 2 층간 절연막(270)이 실리콘 기둥(210C)의 높이보다 낮게 형성되도록 한다.
도 2o에 도시된 바와 같이, 제 1 하드마스크 질화막(206)과 제 3 층간 절연막(270) 상부에 감광막을 도포한 후 게이트 전극(214)을 이어주는 워드 라인이 형성될 영역을 노출하는 제 3 감광막 패턴(222)을 형성한다. 이때, 제 3 감광막 패턴(222)은 제 1 감광막 패턴(208)과 마찬가지로 가로 방향의 라인 패턴으로 형성되지만, 제 1 감광막 패턴(208)은 실리콘 기둥(210C)을 형성하기 위한 것인 반면 제 3 감광막 패턴(222)은 실리콘 기둥(210C) 사이를 절연하는 제 3 층간 절연막(270)이 제거되지 않도록 보호하기 위한 것이므로 위치가 서로 상이하다.
제 3 감광막 패턴(222)을 식각 마스크로 사용하여 게이트 전극(214) 사이에 노출된 게이트 산화막(212)을 제거하고 노출된 제 3 층간 절연막(270)의 일부도 제거한다. 이때, 워드 라인과 실리콘 기둥(210C)의 하부에 형성된 비트 라인과의 전기적 절연을 위해서 게이트 산화막(212) 상에 제 3 층간 절연막(270)의 일부가 남 도록 한다. 제 3 층간 절연막(270)의 식각 후 남아있는 제 3 감광막 패턴(222)을 제거한다.
도 2p를 참조하면, 제 3 층간 절연막(270)이 식각되어 노출된 게이트 전극(214)을 도전 물질을 증착하고 에치백 공정을 수행하여 워드 라인(226)을 형성한다.
도 2q를 참조하면, 워드 라인(226)을 형성한 후 워드 라인 상부에 제 4 층간 절연막(280)을 형성한다. 이후, 실리콘 기둥(210C)의 상부에 제 1 하드마스크 질화막(206)이 제거되도록 평탄화 공정을 수행하여 실리콘 기둥(210C)의 상부 표면을 노출한다. 실리콘 기둥(210C)의 상부 표면은 반도체 기억 장치에 포함된 단위셀 내 저장 노드(storage node)에 대응하는 것으로 후속 공정에서 캐패시터 등의 반도체 소자를 형성한다.
전술한 바와 같이, 본 발명의 일 실시에에 따른 반도체 기억 장치는 소스/드레인 영역에 대응하는 도전 영역을 기둥형태의 상부 및 하부에 포함하는 복수의 수직형 트랜지스터를 포함하는 단위셀을 구비하고, 저항값이 낮은 금속층을 포함하는 비트 라인을 통해 단위셀 각각의 수직형 트랜지스터를 연결한다.
본 발명에서는 수직형 트랜지스터를 형성하기 위해 교차하는 방향의 라인 형태의 감광막 패턴을 사용하여 실리콘 기둥을 형성하는 과정에서 실리콘 기둥의 하부에 라인 형태의 비트 라인을 형성한다. 이를 통해, 종래의 이온주입을 통해 형성된 비트 라인보다 저항이 낮은 금속층 등으로 비트 라인을 형성할 수 있어 반도체 기억 장치의 소비 전력을 낮출 수 있고 저 전력 환경에서도 동작의 안정성을 보장 할 수 있다. 특히, 반도체 기억 장치 내 셀 어레이에서 전달되는 데이터에 대응하는 전류의 양을 증가시킬 수 있어 센스 앰프 등과 같은 단위셀 주변의 회로의 동작을 용이하게 한다.
아울러, 비트 라인을 형성하는 과정에서 실리콘 기둥을 형성하는 데 필요한 감광막 패턴 외 다른 감광막 패턴을 사용할 필요가 없어 고집적 반도체 기억 장치 내 단위셀의 형성과정에서 쉽게 발생하는 미세 패턴 간 정렬 오차를 크게 줄일 수 있다. 이는 곧 수직형 트랜지스터를 포함하는 반도체 기억 장치의 동작 특성을 향상시킬 수 있고 제조 수율이 증가시킨다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a~ 도 1k는 일반적인 수직형 트랜지스터를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 평면도 혹은 단면도.
도 2a~ 도 2q는 본 발명의 일 실시예에 따른 수직형 트랜지스터를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 평면도 혹은 단면도.

Claims (20)

  1. 도전 영역을 기둥 형태의 채널 영역 아래에 구비된 둥그런 형태의 도랑에 매립된 금속막(216B)을 포함하는 복수의 수직형 트랜지스터; 및
    상기 복수의 수직형 트랜지스터를 연결하는 금속층(216A)을 포함하는 비트 라인
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 금속막(216B)은 상기 채널 영역 아래에 상기 비트 라인 방향으로 나란히 형성된 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 금속막(216B)과 상기 금속층(216A)은 동일한 금속 물질로 구성되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 수직형 트랜지스터는
    상기 기둥 형태의 채널 영역;
    상기 채널 영역의 측면을 둘러싼 게이트 산화막; 및
    상기 게이트 산화막의 측면을 둘러싼 게이트 전극을 더 포함하는 반도체 장 치.
  5. 제4항에 있어서,
    상기 게이트 전극은 워드 라인을 통해 이웃한 수직형 트랜지스터의 게이트 전극과 연결되어 있으며, 상기 워드 라인은 비트 라인 상부에 교차하는 방향으로 형성되는 것을 특징으로 하는 반도체 장치.
  6. 비트 라인으로 연결된 실리콘 기둥 하부의 반도체 기판의 일부를 식각하고 상기 식각된 반도체 기판에 금속막(216B)을 형성하는 단계; 및
    상기 실리콘 기둥의 측면에 게이트 전극을 형성하여 수직형 트랜지스터를 완성하는 단계를 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 금속막(216B)을 형성하는 단계는
    상기 반도체 기판을 식각하여 제 1 방향의 실리콘 라인 패턴을 형성하는 단계;
    상기 실리콘 라인 패턴 사이에 금속층(216A)을 형성하는 단계;
    상기 금속층(216A) 상부에 제 1 절연막을 형성하는 단계;
    상기 제 1 방향과 교차하는 제 2 방향으로 상기 실리콘 라인 패턴을 식각하여 실리콘 기둥을 형성하는 단계; 및
    상기 실리콘 기둥 하부의 반도체 기판에 상기 금속막(216B)을 형성하는 단계
    를 포함하는 반도체 기억 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 반도체 기판을 식각하여 제 1 방향의 실리콘 라인 패턴을 형성하는 단계는
    상기 반도체 기판 상에 마스크막을 형성한 후 사진 식각 공정을 수행하여 패터닝하는 단계;
    패터닝된 상기 마스크막을 이용하여 상기 반도체 기판을 식각하여 제 1 패턴을 형성하는 단계;
    상기 제 1 패턴의 측벽에 스페이서를 형성한 후 패터닝된 상기 마스크막과 상기 스페이서를 식각 마스크로 사용하여 상기 반도체 기판을 식각하는 단계를 포함하는 반도체 기억 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 반도체 기판 상에 마스크막을 형성한 후 사진 식각 공정을 수행하여 패터닝하는 단계는
    상기 반도체 기판 상에 패드 산화막을 형성하는 단계;
    상기 패드 산화막 상에 하드 마스크막을 형성하는 단계;
    상기 하드 마스크막 상에 감광막을 도포한 후 사진 식각 공정을 수행하여 패터닝하는 단계;
    패터닝된 상기 감광막을 식각 마스크로 하여 노출된 상기 하드 마스크막을 식각하는 단계; 및
    식각된 상기 하드 마스크막에 의해 노출된 상기 패드 산화막을 식각하는 단계를 포함하는 반도체 기억 장치의 제조 방법.
  10. 제8항에 있어서,
    상기 실리콘 라인 패턴 사이에 상기 금속층(216A)을 형성하는 단계는
    상기 실리콘 라인 패턴 사이에 상기 금속층(216A)을 증착하는 단계; 및
    상기 스페이서가 모두 노출되도록 상기 금속층(216A)을 에치백하는 단계를 포함하는 반도체 기억 장치의 제조 방법.
  11. 제7항에 있어서,
    상기 제 1 방향과 교차하는 제 2 방향으로 상기 실리콘 라인 패턴을 식각하여 실리콘 기둥을 형성하는 단계는
    상기 제 1 절연막 상에 마스크막을 형성한 후 사진 식각 공정을 수행하여 상기 제 1 방향과 교차하는 상기 제 2 방향의 라인 형태로 패터닝하는 단계;
    패터닝된 상기 마스크막을 이용하여 상기 제 1 절연막 및 상기 반도체 기판을 식각하여 제 2 패턴을 형성하는 단계; 및
    상기 제 2 패턴의 측벽에 스페이서를 형성한 후 패터닝된 상기 마스크막과 상기 스페이서를 식각 마스크로 사용하여 상기 반도체 기판을 등방성 식각하는 단계를 포함하는 반도체 기억 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 실리콘 기둥 하부의 반도체 기판에 상기 금속막(216B)을 형성하는 단계는
    상기 실리콘 기둥을 포함한 구조물 전체 표면에 금속막(216B)을 증착하는 단계;
    상기 금속막(216B)을 에치백하여 노출된 상기 금속막(216B)을 제거하는 단계;
    열처리를 수행하여 상기 반도체 기판과 맞닿은 상기 금속막(216B)을 경화하는 단계;
    상기 실리콘 기둥 사이에 상기 반도체 기판을 일정 깊이로 식각하는 단계;
    상기 스페이서를 제거하는 단계; 및
    상기 식각된 공간을 포함한 상기 실리콘 기둥 사이에 절연막을 형성하여 상기 금속층(216A)과 상기 금속막(216B)을 절연하는 단계를 포함하는 반도체 기억 장치의 제조 방법.
  13. 제6항에 있어서,
    상기 수직형 트랜지스터를 완성하는 단계는
    상기 실리콘 기둥의 측벽을 둘러싸는 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막을 둘러싸는 상기 게이트 전극을 형성하는 단계를 포함하는 반도체 기억 장치의 제조 방법.
  14. 제6항에 있어서,
    상기 게이트 전극을 연결하는 워드 라인을 형성하는 단계; 및
    상기 워드 라인 상에 절연막을 형성하는 단계를 더 포함하는 반도체 기억 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 게이트 전극을 연결하는 워드 라인을 형성하는 단계는
    상기 게이트 전극 사이에 절연막을 증착하는 단계;
    상기 수직형 트랜지스터를 포함하는 구조물 상부에 감광막을 도포하고 상기 워드 라인이 형성되는 영역을 정의하는 마스크를 사용하여 사진식각 공정을 수행하여 패터닝하는 단계;
    패터닝된 상가 감광막을 식각 마스크로 사용하여 상기 절연막을 식각하여 상기 게이트 전극의 상부만을 노출하는 단계; 및
    노출된 상기 게이트 전극의 상부를 연결하는 금속층(216A)을 형성하는 단계를 포함하는 반도체 기억 장치의 제조 방법.
  16. 반도체 기판을 식각하여 제 1 방향의 실리콘 라인 패턴을 형성하는 단계;
    상기 실리콘 라인 패턴 사이에 금속층(216A)을 증착하는 단계;
    상기 제 1 방향과 교차하는 제 2 방향으로 상기 실리콘 라인 패턴과 상기 금속층(216A)을 식각하여 상기 금속층(216A)으로 연결된 복수의 실리콘 기둥을 형성하는 단계; 및
    상기 복수의 실리콘 기둥 하부의 반도체 기판의 일부를 식각하고 상기 금속층(216A)을 연결하기 위한 금속막(216B)을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 금속막(216B)은 상기 금속층(216A)을 상기 제 2 방향으로 연결하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제16항에 있어서,
    상기 실리콘 기둥을 둘러싸는 게이트 산화막과 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극을 상기 제 1 방향으로 연결하기 위한 도전막을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  19. 제16항에 있어서,
    상기 금속층(216A) 사이에 구비되는 상기 복수의 실리콘 기둥을 식각하고 상기 금속층(216A)을 연결하기 위한 금속막(216B)을 형성하는 단계는
    상기 복수의 실리콘 기둥 하부의 반도체 기판의 일부를 등방성 식각하여 도랑 형태의 파인 영역을 형성하는 단계;
    상기 금속막(216B)을 증착하고 에치백 공정을 수행하여 노출된 상기 금속막(216B)을 제거하는 단계; 및
    상기 파인 영역에 남아있는 상기 금속막(216B)을 실리데이션 공정을 통해 경화하는 단계를 포함하는 반도체 장치의 제조 방법.
  20. 제16항에 있어서,
    상기 복수의 실리콘 기둥 하부의 반도체 기판의 일부를 식각하고 상기 금속층(216A)을 연결하기 위한 금속막(216B)을 형성하는 단계는
    상기 금속층(216A) 사이에 구비되는 상기 복수의 실리콘 기둥을 등방성 식각하여 굴 형태의 파인 영역을 형성하는 단계;
    상기 금속막(216B)을 증착하고 습식각 공정을 수행하여 노출된 상기 금속막(216B)을 제거하는 단계; 및
    상기 파인 영역에 남아있는 상기 금속막(216B)을 실리데이션 공정을 통해 경화하는 단계를 포함하는 반도체 장치의 제조 방법.
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