KR101060766B1 - 비휘발성 메모리 소자의 제조방법 - Google Patents

비휘발성 메모리 소자의 제조방법 Download PDF

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Abstract

본 발명은 제조 공정을 단순화하면서 마스크 공정과 평탄화 공정 회수를 감소시켜 소자 제조 단가를 감소시킬 수 있는 비휘발성 메모리 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 제1 및 제2 선택 트랜지스터와, 상기 제1 및 제2 선택 트랜지스터 사이에 직렬 연결된 복수 개의 메모리 셀로 이루어진 복수 개의 스트링을 포함하는 비휘발성 메모리 소자의 제조방법에 있어서, 상기 제1 및 제2 선택 트랜지스터와 상기 메모리 셀이 형성된 기판을 덮도록 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 식각하여 상기 제1 선택 트랜지스터의 드레인 영역과 상기 제2 선택 트랜지스터의 소스 영역이 각각 노출되는 제1 콘택홀을 형성하는 단계와, 상기 제1 콘택홀이 각각 매립되도록 제1 및 제2 콘택 플러그를 형성하는 단계와, 상기 층간 절연막과 상기 제1 및 제2 콘택 플러그를 덮도록 하드 마스크를 형성하는 단계와, 상기 하드 마스크를 식각하여 상기 제2 콘택 플러그 상부를 노출시키는 단계와, 상기 제2 콘택 플러그를 일정 깊이 리세스(recess)시켜 제2 콘택홀을 형성하는 단계와, 상기 제2 콘택 플러그 상부를 산화시켜 상기 제2 콘택홀이 매립되는 산화물층을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
반도체 메모리 소자, 비휘발성 메모리 소자, 낸드 플래시 메모리 소자, 콘택 플러그

Description

비휘발성 메모리 소자의 제조방법{METHOD FOR MANUFACTURING NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 비휘발성 메모리 소자의 제조방법, 더욱 상세하게는 복수 개의 메모리 셀이 직렬 연결되어 스트링(string)을 구성하는 낸드 플래시 메모리 소자(NAND type flash memory device)의 제조방법에 관한 것이다.
비휘발성 메모리 소자인 낸드 플래시 메모리 소자는 금속배선을 통해 외부로부터 인가되는 구동전압(바이어스 전압)을 하부의 반도체 구조물층, 특히 활성영역 내부에 형성된 접합영역인 소스 및 드레인 영역으로 각각 전달하기 위하여 배선과 접합영역을 연결하는 콘택 플러그가 요구된다. 이러한 콘택 플러그는 메모리 셀이 형성되는 셀 영역뿐만 아니라, 메모리 셀을 구동시키기 위한 구동회로, 예컨대 디코더(decoder), 페이지 버퍼(page buffer) 등이 형성되는 주변회로 영역에도 형성된다.
일반적으로, 낸드 플래시 메모리 소자에 있어서 셀 영역에 형성되는 콘택 플러그로는 스트링을 비트라인과 연결시키는 드레인 콘택 플러그(drain contact plug)와 스트링을 접지전압원과 연결시키는 소스 콘택 플러그(source contact plug)가 사용된다. 드레인 콘택 플러그는 홀 형태(hole type)로 형성되고, 소스 콘택 플러그는 공통 소스 라인(common source line)으로서, 라인 형태(line type)로 형성된다.
이러한 낸드 플래시 메모리 소자의 제조방법에서는 소스 콘택 플러그와 드레인 콘택 플러그 간의 전기적인 단락을 방지하기 위해 소스 콘택 플러그 형성공정과 드레인 콘택 플러그 형성공정을 서로 다른 마스크 공정을 이용하여 독립적으로 실시하고 있다. 일례로, 소스 콘택 플러그를 형성한 후 드레인 콘택 플러그를 형성한다. 이처럼, 종래기술에 따른 낸드 플래시 메모리 소자의 제조방법에서는 소스 콘택 플러그와 드레인 콘택 플러그를 서로 다른 마스크 공정을 이용하여 독립적으로 실시하기 때문에 공정이 복잡해질 뿐만 아니라, 제조 단가가 증가하는 문제가 발생된다.
따라서, 본 발명은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 제조 공정을 단순화하면서 마스크 공정과 평탄화 공정 회수를 감소시켜 소자 제조 단가를 감소시킬 수 있는 비휘발성 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 제1 및 제2 선택 트랜지스터와, 상기 제1 및 제2 선택 트랜지스터 사이에 직렬 연결된 복수 개의 메모리 셀로 이루어진 복수 개의 스트링을 포함하는 비휘발성 메모리 소자의 제조방법에 있어서, 상기 제1 및 제2 선택 트랜지스터와 상기 메모리 셀이 형성된 기판을 덮도록 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 식각하여 상기 제1 선택 트랜지스터의 드레인 영역과 상기 제2 선택 트랜지스터의 소스 영역이 각각 노출되는 제1 콘택홀을 형성하는 단계와, 상기 제1 콘택홀이 각각 매립되도록 제1 및 제2 콘택 플러그를 형성하는 단계와, 상기 층간 절연막과 상기 제1 및 제2 콘택 플러그를 덮도록 하드 마스크를 형성하는 단계와, 상기 하드 마스크를 식각하여 상기 제2 콘택 플러그 상부를 노출시키는 단계와, 상기 제2 콘택 플러그를 일정 깊이 리세스(recess)시켜 제2 콘택홀을 형성하는 단계와, 상기 제2 콘택 플러그 상부를 산화시켜 상기 제2 콘택홀이 매립되는 산화물층을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 셀 영역에는 제1 및 제2 선택 트랜지스터와, 상기 제1 및 제2 선택 트랜지스터 사이에 직렬 연결된 복수 개의 메모리 셀로 이루어진 복수 개의 스트링이 형성되고, 주변회로 영역에는 고전압 트랜지스터가 형성된 비휘발성 메모리 소자의 제조방법에 있어서, 상기 제1 및 제2 선택 트랜지스터와, 상기 메모리 셀과, 상기 고전압 트랜지스터가 형성된 기판을 덮도록 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 식각하여 상기 제1 선택 트랜지스터의 드레인 영역과 상기 제2 선택 트랜지스터의 소스 영역이 각각 노출되는 제1 콘택홀을 형성하는 단계와, 상기 제1 콘택홀이 각각 매립되도록 제1 및 제2 콘택 플러그를 형성하는 단계와, 상기 층간 절연막과 상기 제1 및 제2 콘택 플러그를 덮도록 하드 마스크를 형성하는 단계와, 상기 하드 마스크를 식각하여 상기 제2 콘택 플러그와 상기 고전압 트랜지스터의 게이트 전극을 노출시키는 단계와, 상기 제2 콘택 플러그를 일정 깊이 리세스(recess)시켜 제2 콘택홀을 형성하는 단계와, 상기 제2 콘택 플러그 상부를 산화시켜 상기 제2 콘택홀이 매립되는 산화물층을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
상기한 구성을 포함하는 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 드레인 콘택 플러그와 소스 콘택 플러그를 한 번의 마스크 공정과 평탄화 공정을 통해 동시에 형성함으로써 공정을 단순화하여 제조 단가를 낮출 수 있다.
둘째, 본 발명에 의하면, 소스 콘택 플러그와 드레인 콘택 플러그를 동일층에 형성한 후, 소스 콘택 플러그를 일정 깊이 리세스시킨다. 그런 다음 소스 콘택 플러그의 상부를 산화시켜 리세스된 부위를 산화물층으로 매립시키고, 이를 통해 이들(소스 콘택 플러그와 드레인 콘택 플러그) 간의 전기적인 절연을 구현함으로써, 종래기술 대비 드레인 콘택 플러그가 형성될 층간 절연막의 두께를 감소-산화물층 두께만큼 감소-시켜 드레인 콘택 플러그용 콘택홀 형성공정시 식각 마진을 확보할 수 있다.
참고로, 종래기술에서는 소스 콘택 플러그와 드레인 콘택 플러그 간의 전기적인 절연을 위해서, 제1 층간 절연막 내에 소스 콘택 플러그를 형성한 후 그 상부에 다시 제2 층간 절연막을 형성한 후 그 내부에 드레인 콘택 플러그를 형성하였다. 이와 같이, 종래기술에서는 층간 절연막을 2층으로 형성하기 때문에 그만큼 층간 절연막의 높이가 증가하여 드레인 콘택 플러그용 콘택홀 형성공정시 식각 공정이 어렵다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸 쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마공정 등을 통해 일부가 변형된 것을 의미한다.
실시예
도 1a 내지 도 1h는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도이다. 여기서는 일례로 낸드 플래시 메모리 소자의 콘택 플러그 형성방법에 대해 설명하기로 한다. 또한, 도면들에서 표기된 영역들 중, 'CELL'은 셀 영역을 나타내고, 'PERI'는 주변회로 영역을 나타낸다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(100), 예컨대 p형 기판 내에 트리플(tripple) n-웰(미도시)과, p-웰(미도시)을 형성한 후 문턱전압 조절용 이온주입 공정을 실시한다.
이어서, C-STI(Conventional-Shallow Trench Isolation), SA-STI(Self Aligned STI), ASA-STI(Advanced Self Aligned-STI) 또는 SAFG(Self Aligned Floating Gate) 공정 중 선택된 어느 하나의 공정을 실시하여 소자 분리막(미도시)을 형성하고, 반도체 기판(100) 상에 드레인 선택 트랜지스터(DST)(이하, 제1 선택 트랜지스터라 함)와, 소스 선택 트랜지스터(SST)(이하, 제2 선택 트랜지스터라 함)와, 고전압 트랜지스터(HVT)와, 메모리 셀(M0~M31)의 게이트 전극(105, 106, 107, 108)을 각각 형성한다. 이때, 게이트 전극(105, 106, 107, 108)은 게이트 절연막(또는, 터널 절연막)(101), 플로팅 게이트(102), 유전체막(103) 및 콘트롤 게이 트(104)를 포함한다.
또한, 게이트 전극(105, 106, 107, 108) 각각은 콘트롤 게이트(104) 상에 형성된 도전층(미도시)과 하드 마스크(미도시)를 더 포함한다. 이때, 상기 도전층은 전이금속, 2종류의 전이금속이 혼합된 합금막, 전이금속으로 이루어진 실리사이드층 또는 이들이 적층된 적층 구조로 형성할 수 있다. 예컨대, 전이금속으로는 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo) 또는 티타늄(Ti)을 사용한다. 또한, 금속실리사이드층으로는 텅스텐실리사이드층(Wsix)을 사용한다.
또한, 상기 하드 마스크는 질화막, 예컨대 실리콘질화막(Si3N4)으로 형성하며, 이 경우, 상기 도전층을 보호하기 위해 상기 도전층과 상기 하드 마스크 사이에는 완충막(미도시)을 더 형성할 수 있다. 이때, 상기 완충막은 산화막으로 형성한다.
구체적으로, 메모리 셀(M0~M31)의 게이트 전극(108)은 게이트 절연막(101), 플로팅 게이트(102), 유전체막(103) 및 콘트롤 게이트(104)가 적층된 구조로 형성한다. 이에 반해, 제1 및 제2 선택 트랜지스터(DST, SST)와 고전압 트랜지스터(HVT)의 게이트 전극(105, 106, 107)은 게이트 전극(108)과 동일한 적층 구조로 형성되나, 유전체막(103)이 관통되어 플로팅 게이트(102)와 콘트롤 게이트(104)가 서로 전기적으로 접속된 구조로 형성한다. 이때, 게이트 절연막(101)은 산화막으로 형성할 수 있다. 또한, 유전체막(103)은 산화막-질화막-산화막의 적층 구조 또는 고유전막-Al2O3, HfO2, ZrO2- 중 선택된 어느 하나의 유전막 또는 이들의 혼합막, 적층막으로 형성할 수 있다.
이어서, 게이트 전극(105, 106, 107, 108) 사이로 노출되는 기판(100) 내에 소스 및 드레인 영역으로 각각 기능하는 접합영역(109)을 형성한다. 이때, 접합영역(109)은 단채널 효과를 방지하기 위해 LDD(Lightly Doped Drain) 영역을 포함할 수 있다.
이어서, 게이트 전극(105, 106, 107, 108)을 포함하는 구조물의 상부면을 따라 스페이서(spacer)용 절연막을 증착한 후 에치 백(etch back) 공정과 같은 건식식각공정을 실시하여 게이트 전극(105, 106, 107, 108)의 양측벽에 스페이서(110)를 형성한다. 이때, 스페이서용 절연막은 산화막, 질화막 또는 이들이 적층된 적층막으로 형성할 수 있다.
이어서, 스페이서(110)를 포함하는 구조물의 상부면을 따라 SAC(Self Aligned Contact)막으로 기능하는 식각 저지막(111)을 형성한다. 이때, 식각 저지막(111)은 질화막, 예컨대 실리콘 질화막(Si3N4)으로 형성하는 것이 바람직하나, 이에 한정되는 것은 아니며, 충분한 절연 특성을 가지면서 후속 층간 절연막과의 식각 선택비를 확보할 수 있는 물질은 모두 사용가능하다. 예컨대, 식각 저지막(111)은 DCS(DiChloroSilane(SiH2Cl2))와 NH3 가스를 이용하여 600~800℃의 온도에서 형성한다.
한편, 식각 저지막(111)은 셀 영역(CELL)에만 형성할 수도 있다.
이어서, 게이트 전극(105, 106, 107, 108) 사이가 매립되도록 식각 저지막(111) 상에 층간 절연막(112)을 형성한다. 이때, 층간 절연막(112)은 산화막 계열의 물질, 바람직하게는 실리콘이 함유된 산화막(SiO2)으로 형성한다. 더욱 상세하게는 BPSG(BoroPhosphoSilicate Glass)막, PSG(PhosphoSilicate Glass)막, USG(Un-doped Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, SOG(Spin On Glass)막, HDP(High Density Plasma)막 또는 CDO(Carbon Doped Oxide)막 중 선택된 어느 하나의 막으로 형성한다. 바람직하게는 매립 특성이 우수한 HDP막으로 형성한다.
이어서, 층간 절연막(112)에 대해 평탄화 공정을 실시하여 상부면을 평탄화할 수 있다. 이때, 평탄화 공정은 CMP(Chemical Mechanical Polishing) 공정으로 실시한다.
이어서, 도 1b에 도시된 바와 같이, 층간 절연막(112A)과 식각 저지막(111A)을 국부적으로 식각하여 제1 및 제2 선택 트랜지스터(DST, SST)의 접합영역(109) 중 어느 하나(드레인 또는 소스 영역)가 일부 또는 전부 노출되는 콘택홀(113)(이하, 제1 콘택홀이라 함)을 형성한다. 이때, 식각공정은 식각되는 단면이 수직한 프로파일(vertical profile)을 갖도록 플라즈마 식각(plasma etch) 장비를 이용한 건식식각공정으로 실시하는 것이 바람직하다.
이어서, 도 1c에 도시된 바와 같이, 제1 콘택홀(113, 도 1b참조)이 각각 매립되도록 도전성 물질을 형성한 후, 평탄화 공정, 예컨대 CMP 공정 또는 에치 백(etch back) 공정을 실시하여 제1 콘택홀(113) 내부에 고립된 드레인 콘택 플러그(114)(이하, 제1 콘택 플러그라고 함)와 소스 콘택 플러그(115)(이하, 제2 콘택 플러그라고 함)를 형성한다. 이때, 상기 도전성 물질은 도전성을 갖기 위해 불순물 이온이 도핑된 다결정실리콘막 또는 전이금속과 같은 도전성 물질로 형성할 수 있다.
이어서, 도 1d에 도시된 바와 같이, 층간 절연막(112B)과 제1 및 제2 콘택 플러그(114, 115)를 덮도록 하드 마스크(116)를 형성한다. 이때, 하드 마스크(116)는 층간 절연막(112B)과 높은 식각 선택비를 갖는 물질로 형성한다. 예컨대, 층간 절연막(112B)이 산화막으로 형성된 경우, 질화막, 더욱 상세하게는 실리콘질화막으로 형성한다.
이어서, 제2 콘택 플러그(115)가 노출되고, 고전압 트랜지스터의 게이트 전극(107)과 대응되는 부위의 층간 절연막(112B)이 노출되도록 하드 마스크(116)를 식각한다. 이로써, 하드 마스크 패턴이 형성된다.
이어서, 상기 하드 마스크 패턴을 식각 마스크로 층간 절연막(112B)과 식각 저지막(111B)을 식각하여 고전압 트랜지스터(HVT)의 게이트 전극(107)의 상부를 노출시킨다.
이어서, 도 1e에 도시된 바와 같이, 노출된 제2 콘택 플러그(115A)를 일부 식각하여 일정 깊이 리세스(recess)시키고, 이를 통해 콘택홀(117)(이하, 제2 콘택홀이라 함)을 형성한다. 이때, 식각공정은 플라즈마 식각 장비를 이용한 건식식각공정, 예컨대 에치백 공정으로 실시한다. 예컨대, 식각공정은 산화막(층간 절연막) 과 질화막(하드 마스크)에 대한 식각 선택비가 높은 식각 가스를 소스 가스로 사용한다. 더욱 구체적으로는, 브롬화수소(HBr), 염소(Cl2) 또는 이들의 혼합가스(HBr/Cl2)를 소스 가스로 사용하고, 이에 더하여 산소(O2)를 더 첨가하여 사용한다.
한편, 동도면에서, 제2 콘택홀(117)의 깊이는 제한을 두지 않는다.
이어서, 도 1f에 도시된 바와 같이, 제2 콘택홀(117, 도 1e참조)을 통해 노출되는 제2 콘택 플러그(115A) 상부를 산화시켜 제2 콘택홀(117)이 매립되는 산화물층(118)을 형성한다. 바람직하게는 산화물층(118)의 상면이 하드 마스크(116) 상면까지 확장되도록 형성한다. 이때, 산화공정은 습식산화, 건식산화 또는 라디컬 이온(radical ion)을 이용한 산화공정 중 선택된 어느 하나의 공정을 사용할 수 있다. 예컨대, 제2 콘택 플러그(115A)가 다결정실리콘막으로 이루어진 경우, 습식산화공정은 수증기를 산화기체로 사용하여 900~1000℃의 온도에서 실시한다. 건식산화공정은 순수한 산소를 산화기체로 사용하여 1000~1200℃의 온도에서 실시한다.
이어서, 도 1g에 도시된 바와 같이, 하드 마스크(116A)를 일부 식각하여 제1 콘택 플러그(114) 상부를 노출시키는 한편, 도 1d에서 층간 절연막(112B) 내에 형성된 개구부-고전압 트랜지스터(HVT)의 게이트 전극(107)이 노출되는 개구부-와 대응되는 부위에 이보다 넓은 폭을 갖는 개구부를 형성한다. 이때, 제1 콘택 플러그(114) 상부가 노출되는 개구부는 제1 콘택 플러그(114)의 폭보다 큰 폭을 갖도록 형성한다.
이어서, 도 1h에 도시된 바와 같이, 제1 콘택 플러그(114)와 고전압 트랜지스터(HVT)의 게이트 전극(107) 상부에 각각 금속배선(119)을 형성한다. 금속배선(119) 중 제1 콘택 플러그(114) 상부에 형성된 금속배선(119)은 비트라인이 된다. 이러한 금속배선(119)은 전이금속 중 선택된 어느 하나로 형성한다. 바람직하게는 텅스텐(W), 알루미늄(Al) 또는 구리(Cu) 중 선택된 어느 하의 금속으로 형성한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예는 낸드 플래시 메모리 소자를 일례로 기술되었으나, 이는 일례로서, 메모리 셀 어레이가 스트링 구조로 이루어진 모든 비휘발성 메모리 소자에 모두 적용할 수 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판
101 : 게이트 절연막(터널 절연막
102 : 플로팅 게이트
103 : 유전체막
104 : 콘트롤 게이트
105, 106, 107, 108 : 게이트 전극
109 : 접합영역(소스 및 드레인 영역)
110 : 스페이서
111, 111A, 111B : 식각 저지막
112, 112A, 112B : 층간 절연막
113 : 제1 콘택홀
114 : 제1 콘택 플러그(드레인 콘택 플러그)
115 : 제2 콘택 플러그(소스 콘택 플러그)
116, 116A : 하드 마스크
117 : 제2 콘택홀
118 : 산화물층
119 : 금속배선

Claims (14)

  1. 제1 및 제2 선택 트랜지스터와, 상기 제1 및 제2 선택 트랜지스터 사이에 직렬 연결된 복수 개의 메모리 셀로 이루어진 복수 개의 스트링을 포함하는 비휘발성 메모리 소자의 제조방법에 있어서,
    상기 제1 및 제2 선택 트랜지스터와 상기 메모리 셀이 형성된 기판을 덮도록 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 식각하여 상기 제1 선택 트랜지스터의 드레인 영역과 상기 제2 선택 트랜지스터의 소스 영역이 각각 노출되는 제1 콘택홀을 형성하는 단계;
    상기 제1 콘택홀 내에 각각 매립되면서, 상기 제1 선택 트랜지스터의 드레인 영역에 연결되는 제1 콘택 플러그 및 상기 제2 선택 트랜지스터의 소스 영역에 연결되는 제2 콘택 플러그를 형성하는 단계;
    상기 층간 절연막과 상기 제1 및 제2 콘택 플러그를 덮도록 하드 마스크를 형성하는 단계;
    상기 하드 마스크를 식각하여 상기 제2 콘택 플러그 상부를 노출시키는 단계;
    상기 제2 콘택 플러그를 일정 깊이 리세스(recess)시켜 제2 콘택홀을 형성하는 단계; 및
    상기 제2 콘택 플러그 상부를 산화시켜 상기 제2 콘택홀이 매립되는 산화물층을 형성하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 산화물층은 상면이 상기 하드 마스크 상면까지 확장되도록 형성하는 비휘발성 메모리 소자의 제조방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 산화물층을 형성하는 단계는 산화공정으로 실시하는 비휘발성 메모리 소자의 제조방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제1 및 제2 콘택 플러그는 다결정실리콘막으로 형성하는 비휘발성 메모리 소자의 제조방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 하드 마스크는 질화막으로 형성하는 비휘발성 메모리 소자의 제조방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 산화물층을 형성하는 단계 후,
    상기 하드 마스크를 식각하여 상기 제1 콘택 플러그를 노출시키는 단계; 및
    노출된 상기 제1 콘택 플러그 상에 금속배선을 형성하는 단계
    를 더 포함하는 비휘발성 메모리 소자의 제조방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제2 콘택 플러그를 일정 깊이 리세스시키는 단계는 에치백(etch back) 공정으로 실시하는 비휘발성 메모리 소자의 제조방법.
  8. 셀 영역에는 제1 및 제2 선택 트랜지스터와, 상기 제1 및 제2 선택 트랜지스터 사이에 직렬 연결된 복수 개의 메모리 셀로 이루어진 복수 개의 스트링이 형성되고, 주변회로 영역에는 고전압 트랜지스터가 형성된 비휘발성 메모리 소자의 제조방법에 있어서,
    상기 제1 및 제2 선택 트랜지스터와, 상기 메모리 셀과, 상기 고전압 트랜지스터가 형성된 기판을 덮도록 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 식각하여 상기 제1 선택 트랜지스터의 드레인 영역과 상기 제2 선택 트랜지스터의 소스 영역이 각각 노출되는 제1 콘택홀을 형성하는 단계;
    상기 제1 콘택홀 내에 각각 매립되면서, 상기 제1 선택 트랜지스터의 드레인 영역에 연결되는 제1 콘택 플러그 및 상기 제2 선택 트랜지스터의 소스 영역에 연결되는 제2 콘택 플러그를 형성하는 단계;
    상기 층간 절연막과 상기 제1 및 제2 콘택 플러그를 덮도록 하드 마스크를 형성하는 단계;
    상기 하드 마스크를 식각하여 상기 제2 콘택 플러그와 상기 고전압 트랜지스터의 게이트 전극을 노출시키는 단계;
    상기 제2 콘택 플러그를 일정 깊이 리세스(recess)시켜 제2 콘택홀을 형성하는 단계; 및
    상기 제2 콘택 플러그 상부를 산화시켜 상기 제2 콘택홀이 매립되는 산화물층을 형성하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서,
    상기 산화물층은 상면이 상기 하드 마스크 상면까지 확장되도록 형성하는 비휘발성 메모리 소자의 제조방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    상기 산화물층을 형성하는 단계는 산화공정으로 실시하는 비휘발성 메모리 소자의 제조방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서,
    상기 제1 및 제2 콘택 플러그는 다결정실리콘막으로 형성하는 비휘발성 메모리 소자의 제조방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서,
    상기 하드 마스크는 질화막으로 형성하는 비휘발성 메모리 소자의 제조방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서,
    상기 산화물층을 형성하는 단계 후,
    상기 하드 마스크를 식각하여 상기 제1 콘택 플러그를 노출시키는 단계; 및
    노출된 상기 제1 콘택 플러그와 상기 고전압 트랜지스터의 게이트 전극 상에 금속배선을 형성하는 단계
    를 더 포함하는 비휘발성 메모리 소자의 제조방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서,
    상기 제2 콘택 플러그를 일정 깊이 리세스시키는 단계는 에치백(etch back) 공정으로 실시하는 비휘발성 메모리 소자의 제조방법.
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