JP5468224B2 - フラッシュメモリ装置及びそのプログラム方法 - Google Patents

Description

本発明は、半導体メモリ装置に関し、より詳細にはフラッシュメモリ装置及びそのプログラム方法に関する。

半導体メモリ装置（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）はデータを保存し、必要時に読み出すことのできる記憶装置である。半導体メモリ装置はＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）とに大別される。ＲＡＭは電源が遮断されると保存されたデータが消滅する揮発性メモリ装置（ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）である。ＲＯＭは電源が遮断されても保存されたデータが消滅しない不揮発性メモリ装置（ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）である。ＲＡＭはＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）などを含む。ＲＯＭはＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ ＥＰＲＯＭ）、フラッシュメモリ装置（ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）などを含む。フラッシュメモリ装置はＮＡＮＤ型（ＮＡＮＤ ｔｙｐｅ）とＮＯＲ型とに大別される。ＮＡＮＤ型フラッシュメモリ装置はＮＯＲ型フラッシュメモリ装置に比べて集積度が非常に高い。

図１は、従来のフラッシュメモリ装置を示すブロック図である。図１に示すフラッシュメモリ装置は特許文献１に開示されており、本発明の参照として含まれる。図１に示すように、従来のフラッシュメモリ装置１００は、メモリセルアレイ１１０、ワード線デコーダ１２０、及び高電圧発生部１３０を含む。メモリセルアレイ１１０は複数のメモリブロックを含み、各々のメモリブロックは各々のワード線デコーダ１２０に連結される。図１には一つのメモリブロック及び一つのワード線デコーダ１２０が図示されている。

メモリセルアレイ１１０は、ｎ個のビット線ＢＬ０〜ＢＬｎ−１に連結されたメモリストリングＣＳで構成される。メモリストリングＣＳは共通ソース線ＣＳＬに連結される。メモリストリングＣＳのメモリセルＭ０〜Ｍ１５のゲートはワード線ＷＬ０〜ＷＬ１５にそれぞれ連結される。メモリストリングＣＳをそれぞれビット線ＢＬ０〜ＢＬｎ−１に連結させるストリング選択トランジスタＳＳＴのゲートはストリング選択線ＳＳＬに連結される。メモリストリングを共通ソース線ＣＳＬに連結させる接地選択トランジスタＧＳＴのゲートは接地選択線ＧＳＬに連結される。

ワード線デコーダ１２０は、メモリセルアレイ１１０のストリング選択線ＳＳＬ、接地選択線ＧＳＬ及びワード線ＷＬ０〜ＷＬ１５を選択的に活性化する。ワード線デコーダ１２０はアドレス信号ＡＤＤＲを受信してワード線駆動信号Ｓ０〜Ｓ１５、ストリング選択電圧ＶＳＳＬ及び接地選択電圧ＶＧＳＬをワード線ＷＬ０〜ＷＬ１５、ストリング選択線ＳＳＬ及び接地選択線ＧＳＬに伝達するワード線駆動部１２４を含む。

デコード部１２２は、受信したアドレス信号ＡＤＤＲをデコードして、プログラム動作、消去動作、又は読み出し動作で、ストリング選択線ＳＳＬ、ワード線ＷＬ０〜ＷＬ１５及び接地選択線ＧＳＬに該当する駆動電圧、例えばプログラム電圧Ｖｐｇｍ、消去電圧Ｖｅｒａｓｅ、読み出し電圧Ｖｒｅａｄ、又はパス電圧Ｖｐａｓｓを提供する。

ワード線駆動部１２４は、ストリング選択電圧ＶＳＳＬ、ワード線駆動信号Ｓ０〜Ｓ１５、接地選択電圧ＶＧＳＬ及び共通ソース線電圧ＶＣＳＬの各々とストリング選択線ＳＳＬ、ワード線ＷＬ０〜ＷＬ１５、接地選択線ＧＳＬ及び共通ソース線ＣＳＬの各々との間に連結される高電圧用パストランジスタＳＮ、ＷＮ０〜ＷＮ１５、ＧＮ、ＣＮを含む。高電圧用パストランジスタＳＮ、ＷＮ０〜ＷＮ１５、ＧＮ、ＣＮのゲートが互いに連結されたブロックワード線ＢＬＫＷＬに高電圧発生部１３０より出力される高電圧Ｖｐｐが連結される。
ポンプクロックＣＬＫ_ＶＰＰが印加されると、高電圧発生部１３０はチャージポンプ動作により高電圧Ｖｐｐを発生する。

フラッシュメモリ装置１００のプログラム動作時に、プログラム電圧がワード線ＷＬ０〜ＷＬ１５に伝達されるためには、高電圧とプログラム電圧との電圧差がパストランジスタＳＮ、ＷＮ０〜ＷＮ１５、ＧＮ、ＣＮのしきい値電圧より高くなければならない。この時、高電圧とプログラム電圧との電圧差が大きすぎると、無駄な消費電力が発生してパストランジスタＳＮ、ＷＮ０〜ＷＮ１５、ＧＮ、ＣＮが高い電圧により破壊されることがある。逆に、高電圧とプログラム電圧との電圧差が小さすぎると、パストランジスタＳＮ、ＷＮ０〜ＷＮ１５、ＧＮ、ＣＮがターンオンされないため、プログラム電圧がワード線ＷＬ０〜ＷＬ１５に伝達されない。

フラッシュメモリ装置１００のプログラム動作時に、プログラム電圧は段階的に上昇する。従来のフラッシュメモリ装置１００は、高電圧の電圧レベルがプログラム電圧の最も高い電圧レベルより高いレベルを維持するように高電圧を制御する。この時、プログラム電圧に関係なく高電圧が高いレベルを維持するため、無駄な消費電力が発生し、パストランジスタＳＮ、ＷＮ０〜ＷＮ１５、ＧＮ、ＣＮが高電圧により破壊されるという問題が発生する。
韓国公開特許第１０−２００６−０１３１５０７号

本発明の目的は、同じ構造を有する高電圧制御回路及びプログラム電圧制御回路を用い、同じコード信号を用いて高電圧及びプログラム電圧を制御することによって、高電圧とプログラム電圧との電圧差を一定に維持するフラッシュメモリ装置を提供することにある。

本発明の実施の形態によるフラッシュメモリ装置は、複数のメモリブロックを有するメモリセルアレイと、プログラム電圧を選択されたワード線に提供するための行デコーダと、前記メモリセルアレイと前記行デコーダとの間に連結され、前記複数のメモリブロックのうち一つまたはそれ以上を選択するためのブロック選択回路と、前記ブロック選択回路に高電圧を提供し、前記行デコーダにプログラム電圧を提供する高電圧発生回路と、を含み、前記高電圧発生回路はチャージポンプと、前記チャージポンプを制御して前記高電圧を提供する高電圧制御回路と、前記高電圧を用いて前記プログラム電圧を提供するプログラム電圧制御回路を含み、前記高電圧制御回路及び前記プログラム電圧制御回路は同じコード信号に応じて動作する。

実施の形態として、前記高電圧制御回路及び前記プログラム電圧制御回路は同じ構造を有する。

実施の形態として、前記高電圧を提供され、前記高電圧より予め設定されたレベルだけ低い前記プログラム電圧を提供する電圧差発生器をさらに含み、前記プログラム電圧制御回路は、前記電圧差発生器から前記プログラム電圧を提供され、前記プログラム電圧のレベルを制御する。前記高電圧制御回路及び前記プログラム電圧制御回路は、前記コード信号に応じて前記高電圧と前記プログラム電圧との電圧差を一定に維持する。前記ブロック選択回路は、前記行デコーダと前記メモリセルアレイとの間に直列に連結された複数のトランジスタを含み、前記電圧差は前記複数のトランジスタの各々のしきい値電圧より大きいことを特徴とする。プログラム動作を制御する制御ロジックをさらに含み、前記プログラム動作時に、前記高電圧制御回路及び前記プログラム電圧制御回路は、前記コード信号に応じて前記高電圧と前記プログラム電圧との間の電圧差が維持されるように各々前記高電圧及び前記プログラム電圧を段階的に上昇させる。

実施の形態として、前記高電圧発生回路は前記高電圧制御回路から提供された分配電圧を基準電圧と比較し、前記比較結果に基づいて前記チャージポンプを制御する比較器をさらに含む。前記プログラム電圧制御回路は前記プログラム電圧が提供される経路から電流を流出するように制御して前記プログラム電圧のレベルを制御する。前記高電圧制御回路は前記高電圧を分配し、前記分配された電圧を前記比較器に提供するための第１分配器、及び前記コード信号に応じて前記第１分配器を制御するための第１分配制御機を含む。前記プログラム電圧制御回路は前記プログラム電圧が提供される経路から電流を流出するように制御するための第２分配器、及び前記コード信号に応じて前記第２分配器を制御するための第２分配制御機を含み、前記第１分配器と前記第２分配器との構造は同じである。

実施の形態として、前記電圧差は制御可能である。前記電圧差発生器は直列に連結された複数のダイオードを含み、前記複数のダイオードは各々前記コード信号に応じて選択的に活性化される。

本発明の実施の形態によるフラッシュメモリ装置の高電圧及び前記高電圧に対応するプログラム電圧の発生の制御方法は、コード信号に応じて電源電圧より高い前記高電圧を発生するステップ、及び前記コード信号に応じて前記高電圧を用いて前記高電圧と予め設定された電圧差を有するプログラム電圧を誘導するステップを含む。

実施の形態として、前記電圧差は制御可能である。前記プログラム電圧は前記プログラム電圧が提供される経路から電流を流出する量を制御することによって前記高電圧から誘導される。前記コード信号に応じて前記電圧差を維持しつつ、前記高電圧及び前記プログラム電圧を段階的に上昇させるステップをさらに含む。

本発明の実施の形態によるメモリシステムは、フラッシュメモリ装置、及び前記フラッシュメモリ装置を制御するためのメモリコントローラを含み、前記フラッシュメモリ装置は、複数のメモリブロックを有するメモリセルアレイと、プログラム電圧を選択されたワード線に提供するための行デコーダと、前記メモリセルアレイと前記行デコーダとの間に連結され前記複数のメモリブロックのうち一つまたはそれ以上を選択するためのブロック選択回路と、前記ブロック選択回路に高電圧を提供し前記行デコーダにプログラム電圧を提供する高電圧発生回路と、を含み、前記高電圧発生回路は、チャージポンプと、前記チャージポンプを制御して前記高電圧を提供する高電圧制御回路と、前記高電圧を用いて前記プログラム電圧を提供するプログラム電圧制御回路と、を含み、前記高電圧制御回路及び前記プログラム電圧制御回路は、同じコード信号に応じて動作する。

実施の形態として、前記高電圧制御回路及び前記プログラム電圧制御回路は、同じ構造を有する。
実施の形態として、前記フラッシュメモリ装置及び前記メモリコントローラは、一つの半導体装置に集積される。
実施の形態として、前記フラッシュメモリ装置及び前記メモリコントローラは、メモリカードに集積される。

本発明によるフラッシュメモリ装置は、高電圧とプログラム電圧とが一定の電圧差を維持するようにすることで、無駄な消費電力を防止し、ブロック選択トランジスタが高電圧によって破損されることを防止する。また、本発明によるフラッシュメモリ装置は高電圧及びプログラム電圧を発生するために一つのチャージポンプを用いることによって、フラッシュメモリ装置が占める面積を減少させる。本発明によるフラッシュメモリ装置は同じコード信号及び同じ構造を有する電圧制御回路を用いて高電圧及びプログラム電圧を制御するため、高電圧またはプログラム電圧のうち一つに対してのみ電圧調整を遂行する。従って、フラッシュメモリ装置のテストに必要とする時間が短縮される。

本発明によるフラッシュメモリ装置は、プログラム動作時に高電圧とプログラム電圧との電圧差を維持しつつ、プログラム電圧を段階的に上昇させる高電圧発生回路を含む。また、本発明によるフラッシュメモリ装置は、同じ構造を有する高電圧制御回路及びプログラム電圧制御回路を用い、同じコード信号を用いて高電圧及びプログラム電圧を制御する高電圧発生回路を含む。

以下で、本発明の属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施できるように詳細に説明するために、本発明の実施の形態を添付図面に基づき説明する。

図２は、図１に示す従来のフラッシュメモリ装置におけるプログラム動作時に高電圧及びプログラム電圧が制御される方法を示すグラフである。図２に示すように、プログラム電圧Ｖｐｇｍ、Ｂは時間の流れに沿って段階的に上昇する。一方、高電圧Ｖｐｐ、Ａはプログラム電圧Ｂに関係なく一定の電圧レベルを維持する。高電圧Ａとプログラム電圧Ｂとの電圧差が所定レベル以上であれば、フラッシュメモリ装置のプログラム動作が正常に遂行される。ところが、従来のフラッシュメモリ装置はプログラム電圧Ｂに関係なく、高電圧Ａは高いレベルを維持する。従って、必要以上に高い高電圧Ａにより無駄な消費電力が発生する。また、高い電圧レベルを維持する高電圧Ａにより、フラッシュメモリ装置の高電圧トランジスタが損傷される可能性がある。

図３は、本発明による高電圧及びプログラム電圧の制御方法を示すグラフである。図３に示すように、プログラム電圧Ｖｐｇｍ、Ｄは時間の流れに沿って段階的に上昇する。高電圧Ｖｐｐ、Ｃも時間の流れに沿って段階的に上昇する。そして、高電圧Ｃとプログラム電圧Ｄとは一定の電圧差Ｖｄを維持する。プログラム電圧Ｄが低い場合には高電圧Ｃも低いレベルであるため、無駄な消費電力が防止され、高い電圧によるフラッシュメモリ装置の高電圧トランジスタの破壊が防止される。

図４は、本発明によるフラッシュメモリ装置を示すブロック図である。図４に示すように、本発明によるフラッシュメモリ装置２００は、メモリセルアレイ２１０、ブロック選択回路２２０、行デコーダ２３０、列デコーダ２４０、制御ロジック２５０、及び高電圧発生回路３００を含む。

メモリセルアレイ２１０は、複数のメモリブロック（ｍｅｍｏｒｙ ｂｌｏｃｋ）からなる。図４にはそのうち一つのメモリブロックが図示されている。それぞれのメモリブロックは複数のページ（ｐａｇｅ）で構成される。それぞれのページは複数のメモリセルＭ０〜Ｍｎ−１で構成される。ＮＡＮＤフラッシュメモリ装置２００におけるメモリブロックは消去の単位であって、ページは読み出しまたは書き込みの単位である。

一方、それぞれのメモリブロックは複数のセルストリング（ｃｅｌｌ ｓｔｒｉｎｇ）で構成される。それぞれのセルストリングは、接地選択トランジスタＧＳＴ、複数のメモリセルＭ０〜Ｍｎ−１、及びストリング選択トランジスタＳＳＴで構成される。接地選択トランジスタＧＳＴは、接地選択線ＧＳＬに連結され、メモリセルＭ０〜Ｍｎ−１はワード線ＷＬ０〜ＷＬｎ−１に連結され、ストリング選択トランジスタＳＳＴはストリング選択線ＳＳＬに連結される。セルストリングは対応するビット線（例えば、ＢＬ１）と共通ソース線ＣＳＬとの間に連結される。

メモリセルアレイ２１０と行デコーダ２３０との間にブロック選択回路２２０が連結される。ブロック選択回路２２０はブロック選択トランジスタＰＧ、Ｐ０〜Ｐｎ−１、ＰＳで構成される。ブロック選択回路２２０は行デコーダ２３０の制御によって行デコーダ２３０及びメモリセルアレイ２１０との間の連結を断続する。ブロック選択トランジスタＰＧ、Ｐ０〜Ｐｎ−１、ＰＳには高電圧Ｖｐｐ及びプログラム電圧Ｖｐｇｍが印加される。この時、高電圧及びプログラム電圧は高い電圧レベルを有するため、ブロック選択トランジスタＰＧ、Ｐ０〜Ｐｎ−１、ＰＳは高電圧トランジスタで構成される。高電圧トランジスタは高い電圧に耐え得るように設計されるが、破壊電圧（ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ）以上の高い電圧が印加されるか、または高い電圧が持続的に印加されると損傷され得る。

行デコーダ２３０は、ブロック選択回路２２０を介してメモリセルアレイ１１０と連結される。行デコーダ１２０はアドレスＡＤＤＲを受信し、ブロック選択回路２２０を介してメモリセルアレイ２１０のうち一つまたはそれ以上のメモリブロックを選択する。行デコーダ２３０は選択されたメモリブロックに連結されたブロック選択トランジスタＰＧ、Ｐ０〜Ｐｎ−１、ＰＳのゲートに高電圧発生回路３００から提供された高電圧Ｖｐｐを印加する。行デコーダ２３０はブロック選択回路２２０を介して接地選択線ＧＳＬ、ワード線ＷＬ０〜ＷＬｎ−１及びストリング選択線ＳＳＬに読み出し電圧またはパス電圧を印加する。フラッシュメモリ装置２００のプログラム動作時、行デコーダ２３０は選択されたワード線に高電圧発生回路３００から提供されるプログラム電圧Ｖｐｇｍを印加する。

列デコーダ２４０はビット線ＢＬ１〜ＢＬｍ−１を介してメモリセルアレイ２１０に連結される。列デコーダ２４０は書き込み及び読み出し動作時にビット線を選択する。メモリセルアレイ２１０に保存されるデータまたはメモリセルアレイ２１０から読み出されたデータは列デコーダを介して外部と交換される。プログラム動作時、プログラム電圧Ｖｐｇｍは段階的に増加する。プログラム動作の各ステップが終了するごとに、列デコーダ２４０は制御回路２５０に応じて検証動作を遂行する。

制御ロジック２５０は外部から制御信号ＣＴＲＬを受信してコード信号ＣＯＤＥを生成する。コード信号ＣＯＤＥは高電圧発生回路３００に提供される。コード信号ＣＯＤＥは高電圧発生回路３００から適切なレベルの高電圧Ｖｐｐ及びプログラム電圧Ｖｐｇｍを受信するために、高電圧発生回路３００を制御する信号である。プログラム動作時、制御ロジック２５０は高電圧発生回路３００を制御してプログラム電圧Ｖｐｇｍを段階的に上昇させる。プログラム動作の各ステップが終了すると、制御ロジック２５０は列デコーダ２５０を用いて検証動作を遂行する。検証の結果、プログラムが完了していないメモリセルが存在すれば、制御ロジック２５０は高電圧発生回路３００を制御してプログラム電圧Ｖｐｇｍを上昇させる。

高電圧発生回路３００は制御ロジック２５０から伝送されたコード信号ＣＯＤＥに応じて高電圧Ｖｐｐ及びプログラム電圧Ｖｐｇｍを発生する。図３に示すように、高電圧発生回路３００が発生する高電圧Ｖｐｐ及びプログラム電圧Ｖｐｇｍは一定の電圧差Ｖｄを維持する。そして、メモリセルアレイ２１０と行デコーダ２３０との間の連結を短絡するために、高電圧Ｖｐｐとプログラム電圧Ｖｐｇｍとの電圧差Ｖｄはブロック選択トランジスタＰＧ、Ｐ０〜Ｐｎ−１、ＰＳのしきい値電圧より大きい。

図５は、図４に示す高電圧発生回路３００を示すブロック図である。図５に示すように、本発明による高電圧発生回路３００は高電圧発生部３１０及びプログラム電圧発生部３２０を含む。

高電圧発生部３１０はコード信号ＣＯＤＥ［２:０］に応じて高電圧Ｖｐｐを発生する。高電圧発生部はチャージポンプ３１２、高電圧制御回路３１４、及び比較器３１６を含む。チャージポンプ３１２は比較器３１６から伝達された動作信号ＥＮに応じて、チャージポンプ動作を行って高電圧Ｖｐｐを発生する。高電圧制御回路３１４はコード信号ＣＯＤＥ［２:０］に応じて、チャージポンプ３１２から提供された高電圧Ｖｐｐを分配する。分配された電圧Ｖｄｖｄ（以下、分配電圧と称する）は比較器３１６に伝達される。比較器３１６は高電圧制御回路３１６から伝達された分配電圧Ｖｄｖｄを基準電圧Ｖｒｅｆと比較して動作信号ＥＮを発生する。

高電圧Ｖｐｐがフラッシュメモリ装置２００（図４参照）で要求される電圧レベルより低い場合、チャージポンプ３１２は動作信号ＥＮに応じてポンプ動作を遂行する。従って、チャージポンプ３１２が発生する高電圧Ｖｐｐのレベルは上昇する。

高電圧Ｖｐｐがフラッシュメモリ装置２００で要求される電圧レベルと同じであれば、チャージポンプ３１２はポンプ動作を中断する。従って、チャージポンプ３１２が発生する高電圧Ｖｐｐはフラッシュメモリ装置２００で要求される電圧レベルに制御される。

プログラム電圧発生部３２０は高電圧発生部３１０から提供される高電圧Ｖｐｐを用いてプログラム電圧Ｖｐｇｍを発生する。プログラム電圧発生部３２０は電圧差発生器３２２及びプログラム電圧制御回路３２４を含む。電圧差発生器３２２は高電圧Ｖｐｐを提供され、高電圧Ｖｐｐと電圧差Ｖｄを有するプログラム電圧Ｖｐｇｍを提供する。この時、電圧差発生器３２２が提供する電圧差Ｖｄは制御可能である。電圧差発生器３２２が提供する電圧差Ｖｄはブロック選択トランジスタＰＧ、Ｐ０〜Ｐｎ−１、ＰＳ（図４参照）のしきい値電圧より高い必要がある。ところが、工程上の変数などにより、ブロック選択トランジスタＰＧ、Ｐ０〜Ｐｎ−１、ＰＳのしきい値電圧は一定でない。従って、工程上の変数に関係なくフラッシュメモリ装置が正常に動作するために、電圧差Ｖｄの可変性が要求される。プログラム電圧制御回路３２４はコード信号ＣＯＤＥ［２:０］に応じて、電圧差発生器３２２から提供されるプログラム電圧Ｖｐｇｍをフラッシュメモリ装置２００で要求される電圧レベルに制御する。

実施の形態として、電圧差発生器３２２は直列に連結された複数のダイオードで構成することが出来る。電圧差発生器３２２が提供する電圧差Ｖｄは複数のダイオードの各々の出力端を選択的に使用することで制御することが出来る。また、電圧差Ｖｄはウェーハのテストステップで、ダイオードを構成するメタルオプション（ｍｅｔａｌ ｏｐｔｉｏｎ）を調整して活性化されるダイオードの数を調整することで制御できる。この時、電圧差発生器３３２が提供するプログラム電圧Ｖｐｇｍはチャージポンプ３１２が提供する高電圧Ｖｐｐより、各ダイオードのしきい値電圧の合計値に相当する分だけ低い電圧である。

図６は、図５に示す高電圧制御回路３１４の実施の形態を示す回路図である。図６に示すように、高電圧制御回路３１４は電圧分配器４１０及び分配制御機４２０を含む。電圧分配器４１０は分配制御機４２０の制御に応じて高電圧Ｖｐｐを分配する。分配された電圧Ｖｄｖｄは比較器３１６（図５参照）に伝達される。電圧分配器４１０は直列に連結された複数の抵抗Ｒ０〜Ｒ９を含む。実施の形態として、第１抵抗Ｒ１の抵抗値は第０抵抗Ｒ０より大きく、第２抵抗Ｒ２の抵抗値は第１抵抗Ｒ１より大きい。同じく、第０乃至７抵抗Ｒ０〜Ｒ７の抵抗値は参照番号の順序が大きくなる程、抵抗値も大きくなる。

分配制御機４２０はコード信号ＣＯＤＥ［２:０］に応じて電圧分配器４１０を制御する。電圧分配器４１０の複数の抵抗Ｒ０〜Ｒ７に各々並列に連結された複数のトランジスタＴ０〜Ｔ７及びデコーダ４２２を含む。デコーダ４２２はコード信号ＣＯＤＥ［２:０］に応じて複数のトランジスタＴ０〜Ｔ７を制御する。例えば、コード信号ＣＯＤＥ［２:０］が「０００」を示す場合、デコーダ４２２は第０トランジスタＴ０をターンオフし、他のトランジスタＴ１〜Ｔ７をターンオンする。コード信号ＣＯＤＥ［２:０］が「００１」を示す場合、デコーダ４２２は第１トランジスタＴ１をターンオフし、他のトランジスタＴ０、Ｔ２〜Ｔ７をターンオンする。上記方法により、高電圧Ｖｐｐを分配する抵抗Ｒ０〜Ｒ８の抵抗値が変わると、分配電圧Ｖｄｖｄのレベルが変化する。比較器３１６（図５参照）は分配電圧Ｖｄｖｄを基準電圧Ｖｒｅｆと比較してチャージポンプ３１２を制御するため、分配電圧Ｖｄｖｄが変化すると、チャージポンプ３１２が提供する高電圧Ｖｐｐも変化する。

図７は、図５に示すプログラム電圧制御回路３２４を示す回路図である。図７に示すように、プログラム電圧制御回路３２４は電圧分配器４３０及び分配制御機４４０を含む。上述したように、プログラム電圧回路３２４の構造は高電圧制御回路３１４と同じである。従って、説明の重複を避けるために詳細な説明は省略する。プログラム電圧制御回路３２４は電圧差分配器３２２から提供されるプログラム電圧Ｖｐｇｍをフラッシュメモリ装置２００（図４参照）で要求される電圧レベルに制御する。即ち、電圧差発生器３２２から高電圧Ｖｐｐより低いプログラム電圧Ｖｐｇｍが提供されると、プログラム電圧制御回路３２４は電圧差発生器３２２から提供されるプログラム電圧を精密に制御する。

以下、図５、図６及び図７を参照して、フラッシュメモリ装置２００（図４参照）のプログラム動作時に高電圧Ｖｐｐ及びプログラム電圧Ｖｐｇｍが制御される過程について説明する。

プログラム動作を開始すると、高電圧発生回路３００にコード信号ＣＯＤＥ［２:０］が伝達される。この時、コード信号ＣＯＤＥ［２:０］は第０乃至第７抵抗Ｒ０〜Ｒ７のうち最も低い抵抗を選択するための信号（例えば、「０００」）である。そして、プログラムステップが進行するにつれ、コード信号ＣＯＤＥ［２:０］は前のステップで選択された抵抗より高い抵抗値を有する抵抗のうち最も低い抵抗値を有する抵抗を順次に選択する。

コード信号ＣＯＤＥ［２:０］が伝達されると、高電圧制御回路３１４はチャージポンプ３１２から提供される高電圧Ｖｐｐを分配し、比較器３１６は分配電圧Ｖｄｖｄと基準電圧Ｖｒｅｆとを比較する。ところが、高電圧Ｖｐｐは接地電圧であるので分配電圧Ｖｄｖｄも接地電圧である。基準電圧Ｖｒｅｆが分配電圧Ｖｄｖｄより高いので比較器３１６は動作信号ＥＮを発生する。チャージポンプ３１２は動作信号ＥＮに応じて高電圧Ｖｐｐを提供する。高電圧制御回路３１４はコード信号ＣＯＤＥ［２:０］に応じて高電圧を分配する。コード信号ＣＯＤＥ［２:０］が「０００」を示すため、デコーダ４２２は第０トランジスタＴ０をターンオフし、第１乃至第７トランジスタＴ１〜Ｔ７をターンオンする。第０、第８及び第９抵抗Ｒ０、Ｒ８、Ｒ８によって分配された分配電圧Ｖｄｖｄは比較器３１６に伝達される。比較器３１６は分配電圧Ｖｄｖｄのレベルが基準電圧Ｖｒｅｆと同じになるまで動作信号ＥＮを発生する。比較器３１６及び高電圧制御回路３１４に基づき、高電圧Ｖｐｐはフラッシュメモリ装置２００（図４参照）で要求される電圧レベルまで上昇する。

一方、電圧差発生器３２２は高電圧Ｖｐｐを受信して、高電圧Ｖｐｐとの電圧差Ｖｄを有するプログラム電圧Ｖｐｇｍを提供する。プログラム電圧制御回路３２４はコード信号ＣＯＤＥ［２:０］に応じて、第０トランジスタＴ０をターンオフし、第１乃至第７トランジスタＴ１〜Ｔ７をターンオンする。第０、第８及び第９抵抗Ｒ０、Ｒ８、Ｒ９によりプログラム電圧Ｖｐｇｍが提供される経路から電流を流出する。プログラム電圧制御回路３２４はプログラム電圧Ｖｐｇｍが提供される経路から一定の電流を流出してプログラム電圧Ｖｐｇｍを制御する。電圧差発生器３２２及びプログラム電圧制御機３２４に基づき、プログラム電圧Ｖｐｇｍはプログラム目標電圧Ｖｐｐ−Ｖｄのレベルまで上昇する。

次のステップで、コード信号ＣＯＤＥ［２:０］は「００１」に変換される。高電圧制御回路３１４はコード信号ＣＯＤＥ［２:０］に応じて、第１トランジスタＴ１をターンオフし、第０及び第２乃至第７トランジスタＴ０、Ｔ２〜Ｔ７をターンオンする。高電圧Ｖｐｐを分配する抵抗値が上昇したため、分配電圧Ｖｄｖｄは低くなる。即ち、基準電圧Ｖｒｅｆが分配電圧Ｖｄｖｄより高い電圧であるので、比較器３１６は動作信号ＥＮを発生する。チャージポンプ３１２は動作信号ＥＮに応じてチャージポンプ動作を遂行する。従って、高電圧Ｖｐｐのレベルは前のステップの高電圧Ｖｐｐより上昇する。そして、電圧差発生器３２２及びプログラム電圧制御回路３２４により、プログラム電圧Ｖｐｇｍのレベルも前のステップのプログラム電圧Ｖｐｇｍより高くなる。この時、高電圧Ｖｐｐとプログラム電圧Ｖｐｇｍとの電圧差Ｖｄは一定に維持される。

高電圧Ｖｐｐはコード信号ＣＯＤＥ［２:０］に応じて段階的に上昇する。この時、同じコード信号ＣＯＤＥ［２:０］に応じて、プログラム電圧制御回路３２４の電圧分配器４３０が有する抵抗値は段階的に上昇する。高電圧制御回路３１４及びプログラム電圧制御回路３２４の構造は同じであるため、それぞれのプログラムステップにおいて、高電圧制御回路３１４の電圧分配器４１０及びプログラム電圧制御回路３２４の電圧分配器４３０が有する抵抗値は同じである。言い換えると、プログラム電圧Ｖｐｇｍが上昇した分だけ、プログラム電圧Ｖｐｇｍを分配する抵抗値も増加する。従って、電流は電圧及び電流の比率に基づいて決定されるため、高電圧Ｖｐｐ及びプログラム電圧Ｖｐｇｍが段階的に上昇する時、プログラム電圧Ｖｐｇｍから流出する電流の量は一定に維持される。従って、高電圧Ｖｐｐ及びプログラム電圧Ｖｐｇｍが段階的に上昇しても、プログラム電圧制御回路３２４がプログラム電圧Ｖｐｇｍを制御する特性は変わらない。

上記方法により、同じコード信号ＣＯＤＥ［２:０］に応じて、高電圧Ｖｐｐ及びプログラム電圧Ｖｐｇｍは電圧差Ｖｄを維持しつつ段階的に上昇する。即ち、高電圧Ｖｐｐとプログラム電圧Ｖｐｇｍとの間に一定の電圧差Ｖｄを維持しつつ、フラッシュメモリ装置２００（図４参照）でプログラム動作が遂行される。

図８は、本発明によるフラッシュメモリ装置を具備するメモリカードを例示的に示すブロック図である。図８に示すように、高容量のデータ保存能力を具備するためのメモリカード５００は、本発明によるフラッシュメモリ装置５１０を装着する。本発明によるメモリカード５００は、ホスト（Ｈｏｓｔ）とフラッシュメモリ装置５１０との間のあらゆるデータの交換を制御するメモリコントローラ５２０を含む。

ＳＲＡＭ５２１はプロセスユニット５２２の動作メモリとして用いられる。ホストインタフェース５２３はメモリカード５００と接続されるホストのデータ交換プロトコルを具備する。エラー訂正ブロック５２４は、本発明によるフラッシュメモリ装置５１０から読み出されたデータに含まれるエラーを検出及び訂正する。メモリインタフェース５２５は本発明のフラッシュメモリ装置５１０とインタフェースする。プロセスユニット５２２はメモリコントローラ５２０のデータ交換のためのあらゆる制御動作を遂行する。図面には示していないが、本発明によるメモリカード５００はホストとのインタフェースのためのコードデータを保存するＲＯＭ（図示せず）などがさらに提供され得ることは当分野における通常の知識を有する者には自明である。

図９は、本発明によるフラッシュメモリ装置を含むメモリシステムを示すブロック図である。図９に示すように、メモリシステム６００はフラッシュメモリシステム６１０、電源６２０、中央処理装置６３０、ＲＡＭ６４０、ユーザインタフェース６５０、及びシステムバス６６０を含む。

フラッシュメモリシステム６１０は、メモリコントローラ６１２及びフラッシュメモリ装置６１１を含む。フラッシュメモリシステム６１０は、システムバス６６０を介して電源６２０、中央処理装置６３０、ＲＡＭ６４０、及びユーザインタフェース６５０に電気的に連結される。フラッシュメモリ装置６１１にはユーザインタフェース６５０を介して提供されるか、又は中央処理装置６３０によって処理されたデータがメモリコントローラ６１２を介して保存される。

もし、フラッシュメモリシステム６１０が半導体ディスク装置（ＳＳＤ）に装着される場合、システム６００の起動速度が画期的に高速化するはずである。図面には示していないが、本発明によるシステムには応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ Ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（ＣＩＳ：Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ）などがさらに提供され得ることは当分野における通常の知識を有する者に自明である。

本発明による高電圧発生回路は、高電圧Ｖｐｐ及びプログラム電圧Ｖｐｇｍを発生するために同じコード信号を用いる。コード信号に応じて高電圧Ｖｐｐ及びプログラム電圧Ｖｐｇｍを制御する高電圧制御回路及びプログラム電圧制御回路は同じ構造を有する。同じコード信号を用いて高電圧Ｖｐｐ及びプログラム電圧Ｖｐｇｍを発生するため、高電圧Ｖｐｐ及びプログラム電圧Ｖｐｇｍのうち一つに対してのみ電圧調整を遂行する。従って、フラッシュメモリ装置のテストに必要とする時間が短縮される。

本発明による高電圧発生回路は、高電圧制御回路、プログラム電圧制御回路及び電圧差発生器を用いて、高電圧Ｖｐｐとプログラム電圧Ｖｐｇｍとの電圧差Ｖｄを一定に維持する。従って、フラッシュメモリ装置において、必要以上に高い高電圧Ｖｐｐによって発生する消費電力、及び持続的に高い電圧を維持する高電圧Ｖｐｐによって発生する高電圧トランジスタの破損が防止される。

本発明による高電圧発生回路は、高電圧Ｖｐｐ及びプログラム電圧Ｖｐｇｍを発生するための一つのチャージポンプを含む。高電圧Ｖｐｐ及びプログラム電圧Ｖｐｇｍが一つのチャージポンプから提供されるため、フラッシュメモリ装置で要求される空間が減少する。

上述の実施の形態では、コード信号が３ビットのデータであることを説明した。しかし、コード信号は他の個数のビットであるか、またはデジタル信号でないアナログ信号であり得ることは自明である。

上述の実施の形態では、電圧分配器は九つの抵抗を含み、分配制御機は七つのトランジスタを含むことを説明した。しかし、電圧分配機の抵抗の数及び分配制御機のトランジスタの数はフラッシュメモリ装置の特性及び用途によって変わることが出来ることは自明である。

本発明の発明の開示では、具体的な実施の形態について説明したが、本発明の範囲から離脱しない限度内で様々な変形が可能であることは自明である。従って、本発明の範囲は上述の実施の形態に限定されず、上記特許請求の範囲だけでなく、本発明の特許請求の範囲と均等なものによって決定されるべきである。

従来のフラッシュメモリ装置を示すブロック図である。 図１に示す従来のフラッシュメモリ装置におけるプログラム動作時に高電圧及びプログラム電圧が制御される方法を示すグラフである。 本発明による高電圧及びプログラム電圧の制御方法を示すグラフである。 本発明によるフラッシュメモリ装置を示すブロック図である。 図４に示す高電圧発生回路を示すブロック図である。 図５に示す高電圧制御回路の実施の形態を示す回路図である。 図５に示すプログラム電圧制御回路を示す回路図である。 本発明によるフラッシュメモリ装置を具備するメモリカードを例示的に示すブロック図である。 本発明によるフラッシュメモリ装置を含むメモリシステムを示すブロック図である。

Claims (19)

1. 複数のメモリブロックを有するメモリセルアレイと、
   プログラム電圧を選択されたワード線に提供するための行デコーダと、
   前記メモリセルアレイと前記行デコーダとの間に連結され、前記複数のメモリブロックのうち一つまたはそれ以上を選択するためのブロック選択回路と、
   前記ブロック選択回路に高電圧を提供し、前記行デコーダにプログラム電圧を提供する高電圧発生回路と、を含み、
   前記高電圧発生回路は、
   チャージポンプと、
   前記チャージポンプを制御して前記高電圧を提供する高電圧制御回路と、
   前記高電圧を用いて前記プログラム電圧を提供するプログラム電圧制御回路とを含み、
   前記高電圧制御回路及び前記プログラム電圧制御回路は、同じコード信号に応じて動作するフラッシュメモリ装置。
2. 前記高電圧制御回路及び前記プログラム電圧制御回路は同じ構造を有する請求項１に記載のフラッシュメモリ装置。
3. 前記高電圧を受信し、前記高電圧より予め設定されたレベルだけ低い前記プログラム電圧を提供する電圧差発生器をさらに含み、
   前記プログラム電圧制御回路は、前記電圧差発生器から前記プログラム電圧を受信し、前記プログラム電圧のレベルを制御する請求項１に記載のフラッシュメモリ装置。
4. 前記高電圧制御回路及び前記プログラム電圧制御回路は、前記コード信号に応じて前記高電圧と前記プログラム電圧との電圧差を一定に維持する請求項３に記載のフラッシュメモリ装置。
5. 前記ブロック選択回路は、前記行デコーダと前記メモリセルアレイとの間に直列に連結された複数のトランジスタを含み、
   前記電圧差は、前記複数のトランジスタの各々のしきい値電圧より大きいことを特徴とする請求項４に記載のフラッシュメモリ装置。
6. プログラム動作を制御する制御ロジックをさらに含み、
   前記プログラム動作時に、前記高電圧制御回路及び前記プログラム電圧制御回路は、前記コード信号に応じて前記高電圧と前記プログラム電圧との間の電圧差が維持されるように各々前記高電圧及び前記プログラム電圧を段階的に上昇させる請求項５に記載のフラッシュメモリ装置。
7. 前記高電圧発生回路は、前記高電圧制御回路から提供された分配電圧を基準電圧と比較し、前記比較結果に基づいて前記チャージポンプを制御する比較器をさらに含む請求項５に記載のフラッシュメモリ装置。
8. 前記プログラム電圧制御回路は前記プログラム電圧が提供される経路から電流を流出するように制御して前記プログラム電圧のレベルを制御する請求項７に記載のフラッシュメモリ装置。
9. 前記高電圧制御回路は、
   前記高電圧を分配し、前記分配された電圧を前記比較器に提供するための第１分配器と、
   前記コード信号に応じて前記第１分配器を制御するための第１分配制御機とを含む請求項８に記載のフラッシュメモリ装置。
10. 前記プログラム電圧制御回路は、
    前記プログラム電圧が提供される経路から電流を流出するように制御するための第２分配器と、
    前記コード信号に応じて前記第２分配器を制御するための第２分配制御機とを含み、
    前記第１分配器と前記第２分配器との構造は同じである請求項９に記載のフラッシュメモリ装置。
11. 前記電圧差は制御可能である請求項５に記載のフラッシュメモリ装置。
12. 複数のメモリブロックを有するメモリセルアレイと、プログラム電圧を選択されたワード線に提供するための行デコーダと、前記メモリセルアレイと前記行デコーダとの間に連結され、前記複数のメモリブロックのうち一つまたはそれ以上を選択するためのブロック選択回路と、前記ブロック選択回路に高電圧を提供し、前記行デコーダにプログラム電圧を提供する高電圧発生回路と、を含むフラッシュメモリ装置の前記高電圧及び前記高電圧に対応する前記プログラム電圧の発生の制御方法であって、
    コード信号に応じて電源電圧より高い前記高電圧を発生するステップと、
    前記コード信号に応じて、前記高電圧を用いて前記高電圧との間に予め設定された電圧差を有する前記プログラム電圧を誘導するステップとを含む制御方法。
13. 前記電圧差は制御可能である請求項１２に記載の制御方法。
14. 前記プログラム電圧は前記プログラム電圧が提供される経路から電流を流出する量を制御することによって前記高電圧から誘導される請求項１３に記載の制御方法。
15. 前記コード信号に応じて前記電圧差を維持しつつ、前記高電圧及び前記プログラム電圧を段階的に上昇させるステップをさらに含む請求項１４に記載の制御方法。
16. メモリシステムであって、
    フラッシュメモリ装置と、
    前記フラッシュメモリ装置を制御するためのメモリコントローラとを含み、
    前記フラッシュメモリ装置は、
    複数のメモリブロックを有するメモリセルアレイと、
    プログラム電圧を選択されたワード線に提供するための行デコーダと、
    前記メモリセルアレイと前記行デコーダとの間に連結され、前記複数のメモリブロックのうち一つまたはそれ以上を選択するためのブロック選択回路と、
    前記ブロック選択回路に高電圧を提供し、前記行デコーダにプログラム電圧を提供する高電圧発生回路と、を含み、
    前記高電圧発生回路は、
    チャージポンプと、
    前記チャージポンプを制御して前記高電圧を提供する高電圧制御回路と、
    前記高電圧を用いて前記プログラム電圧を提供するプログラム電圧制御回路と、を含み、
    前記高電圧制御回路及び前記プログラム電圧制御回路は、同じコード信号に応じて動作するメモリシステム。
17. 前記高電圧制御回路及び前記プログラム電圧制御回路は、同じ構造を有する請求項１６に記載のメモリシステム。
18. 前記フラッシュメモリ装置及び前記メモリコントローラは、一つの半導体装置に集積される請求項１６に記載のメモリシステム。
19. 前記フラッシュメモリ装置及び前記メモリコントローラは、メモリカードに集積される請求項１６に記載のメモリシステム。

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