JP5468224B2 - フラッシュメモリ装置及びそのプログラム方法 - Google Patents
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Description
ポンプクロックCLK_VPPが印加されると、高電圧発生部130はチャージポンプ動作により高電圧Vppを発生する。
実施の形態として、前記フラッシュメモリ装置及び前記メモリコントローラは、一つの半導体装置に集積される。
実施の形態として、前記フラッシュメモリ装置及び前記メモリコントローラは、メモリカードに集積される。
Claims (19)
- 複数のメモリブロックを有するメモリセルアレイと、
プログラム電圧を選択されたワード線に提供するための行デコーダと、
前記メモリセルアレイと前記行デコーダとの間に連結され、前記複数のメモリブロックのうち一つまたはそれ以上を選択するためのブロック選択回路と、
前記ブロック選択回路に高電圧を提供し、前記行デコーダにプログラム電圧を提供する高電圧発生回路と、を含み、
前記高電圧発生回路は、
チャージポンプと、
前記チャージポンプを制御して前記高電圧を提供する高電圧制御回路と、
前記高電圧を用いて前記プログラム電圧を提供するプログラム電圧制御回路とを含み、
前記高電圧制御回路及び前記プログラム電圧制御回路は、同じコード信号に応じて動作するフラッシュメモリ装置。 - 前記高電圧制御回路及び前記プログラム電圧制御回路は同じ構造を有する請求項1に記載のフラッシュメモリ装置。
- 前記高電圧を受信し、前記高電圧より予め設定されたレベルだけ低い前記プログラム電圧を提供する電圧差発生器をさらに含み、
前記プログラム電圧制御回路は、前記電圧差発生器から前記プログラム電圧を受信し、前記プログラム電圧のレベルを制御する請求項1に記載のフラッシュメモリ装置。 - 前記高電圧制御回路及び前記プログラム電圧制御回路は、前記コード信号に応じて前記高電圧と前記プログラム電圧との電圧差を一定に維持する請求項3に記載のフラッシュメモリ装置。
- 前記ブロック選択回路は、前記行デコーダと前記メモリセルアレイとの間に直列に連結された複数のトランジスタを含み、
前記電圧差は、前記複数のトランジスタの各々のしきい値電圧より大きいことを特徴とする請求項4に記載のフラッシュメモリ装置。 - プログラム動作を制御する制御ロジックをさらに含み、
前記プログラム動作時に、前記高電圧制御回路及び前記プログラム電圧制御回路は、前記コード信号に応じて前記高電圧と前記プログラム電圧との間の電圧差が維持されるように各々前記高電圧及び前記プログラム電圧を段階的に上昇させる請求項5に記載のフラッシュメモリ装置。 - 前記高電圧発生回路は、前記高電圧制御回路から提供された分配電圧を基準電圧と比較し、前記比較結果に基づいて前記チャージポンプを制御する比較器をさらに含む請求項5に記載のフラッシュメモリ装置。
- 前記プログラム電圧制御回路は前記プログラム電圧が提供される経路から電流を流出するように制御して前記プログラム電圧のレベルを制御する請求項7に記載のフラッシュメモリ装置。
- 前記高電圧制御回路は、
前記高電圧を分配し、前記分配された電圧を前記比較器に提供するための第1分配器と、
前記コード信号に応じて前記第1分配器を制御するための第1分配制御機とを含む請求項8に記載のフラッシュメモリ装置。 - 前記プログラム電圧制御回路は、
前記プログラム電圧が提供される経路から電流を流出するように制御するための第2分配器と、
前記コード信号に応じて前記第2分配器を制御するための第2分配制御機とを含み、
前記第1分配器と前記第2分配器との構造は同じである請求項9に記載のフラッシュメモリ装置。 - 前記電圧差は制御可能である請求項5に記載のフラッシュメモリ装置。
- 複数のメモリブロックを有するメモリセルアレイと、プログラム電圧を選択されたワード線に提供するための行デコーダと、前記メモリセルアレイと前記行デコーダとの間に連結され、前記複数のメモリブロックのうち一つまたはそれ以上を選択するためのブロック選択回路と、前記ブロック選択回路に高電圧を提供し、前記行デコーダにプログラム電圧を提供する高電圧発生回路と、を含むフラッシュメモリ装置の前記高電圧及び前記高電圧に対応する前記プログラム電圧の発生の制御方法であって、
コード信号に応じて電源電圧より高い前記高電圧を発生するステップと、
前記コード信号に応じて、前記高電圧を用いて前記高電圧との間に予め設定された電圧差を有する前記プログラム電圧を誘導するステップとを含む制御方法。 - 前記電圧差は制御可能である請求項12に記載の制御方法。
- 前記プログラム電圧は前記プログラム電圧が提供される経路から電流を流出する量を制御することによって前記高電圧から誘導される請求項13に記載の制御方法。
- 前記コード信号に応じて前記電圧差を維持しつつ、前記高電圧及び前記プログラム電圧を段階的に上昇させるステップをさらに含む請求項14に記載の制御方法。
- メモリシステムであって、
フラッシュメモリ装置と、
前記フラッシュメモリ装置を制御するためのメモリコントローラとを含み、
前記フラッシュメモリ装置は、
複数のメモリブロックを有するメモリセルアレイと、
プログラム電圧を選択されたワード線に提供するための行デコーダと、
前記メモリセルアレイと前記行デコーダとの間に連結され、前記複数のメモリブロックのうち一つまたはそれ以上を選択するためのブロック選択回路と、
前記ブロック選択回路に高電圧を提供し、前記行デコーダにプログラム電圧を提供する高電圧発生回路と、を含み、
前記高電圧発生回路は、
チャージポンプと、
前記チャージポンプを制御して前記高電圧を提供する高電圧制御回路と、
前記高電圧を用いて前記プログラム電圧を提供するプログラム電圧制御回路と、を含み、
前記高電圧制御回路及び前記プログラム電圧制御回路は、同じコード信号に応じて動作するメモリシステム。 - 前記高電圧制御回路及び前記プログラム電圧制御回路は、同じ構造を有する請求項16に記載のメモリシステム。
- 前記フラッシュメモリ装置及び前記メモリコントローラは、一つの半導体装置に集積される請求項16に記載のメモリシステム。
- 前記フラッシュメモリ装置及び前記メモリコントローラは、メモリカードに集積される請求項16に記載のメモリシステム。
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