KR100801290B1 - 직교 주파수 분할 다중 접속 통신시스템의 복조장치 및 그방법 - Google Patents

직교 주파수 분할 다중 접속 통신시스템의 복조장치 및 그방법 Download PDF

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Abstract

본 발명은 직교 주파수 분할 다중 접속 통신시스템의 복조장치 및 그 방법에 관한 것이다.
본 발명에 따른 복조장치는 하나의 복조부, 슬롯 버퍼 및 채널 디코더만으로 하나의 프레임에 포함된 다수의 데이터 버스트를 복조한다. 또한, 다수의 데이터 버스트를 복조하기 위해 필요한 메모리의 양을 줄이기 위해 데이터 버스트 별로 메모리를 따로 구성하여 관리하는 대신에 부채널 별로 메모리를 관리한다.
이러한, 복조장치는 하드웨어의 복잡도를 감소시키고 복조에 필요한 메모리 양을 줄임으로써 부품 단가 하락의 효과를 가져오며, 채널 디코더가 메모리 인터페이스를 위해 필요로 하는 신호선을 줄이는 효과가 있다.
복조장치, 복조, 채널 디코더, 데이터 버스트

Description

직교 주파수 분할 다중 접속 통신시스템의 복조장치 및 그 방법{Apparatus and method for demodulation in orthogonal frequency division multiple access communication system}
도 1은 종래의 OFDMA 통신시스템에서의 프레임(Frame)의 일 예를 도시한 것이다.
도 2는 종래의 OFDMA 통신시스템에서 하나의 프레임에 위치한 여러 개의 데이터 베스트를 동시에 수신해야 하는 경우의 단말의 복조장치를 도시한 구조도이다.
도 3은 종래의 OFDMA 통신시스템에서 OFDMA 통신시스템에서 복조장치가 하나의 프레임에서 여러 개의 데이터 버스트를 복조하는 동작 타이밍을 도시한 타이밍도이다.
도 4는 본 발명의 제 1 실시 예에 따른 OFDMA 통신시스템에서 하나의 프레임에서 하나 이상의 데이터 버스트를 복조하기 위한 복조장치를 도시한 구조도이다.
도 5는 본 발명의 제 1 실시 예에 따른 OFDMA 통신시스템에서 복조장치 내의 슬롯 버퍼를 도시한 상세도이다.
도 6은 본 발명의 제 1 실시 예에 따른 OFDMA 통신시스템에서 복조장치가 하나의 프레임에서 여러 개의 데이터 버스트를 복조하는 동작 타이밍을 도시한 타이 밍도이다.
도 7은 본 발명의 제 2 실시 예에 따른 OFDMA 통신시스템에서 하나의 프레임에서 하나 이상의 데이터 버스트를 복조하는 복조장치를 도시한 구조도이다.
도 8은 본 발명의 제 2 실시 예에 따른 OFDMA 통신시스템에서 하나의 프레임에 포함된 하나 이상의 데이터 버스트를 복조하기 위한 복조장치의 슬롯 버퍼 및 슬롯 버퍼의 주소 값을 산출하기 위한 주변 장치를 도시한 구성도이다
도 9a는 본 발명의 제 2 실시 예에 따른 OFDMA 통신시스템에서 하나의 프레임에 포함된 하나 이상의 데이터 버스트를 복조하기 위한 복조장치가 슬롯 버퍼에 데이터를 쓰기 위한 과정을 도시한 흐름도이다.
도 9b는 본 발명의 제 2 실시 예에 따른 OFDMA 통신시스템에서 하나의 프레임에 포함된 하나 이상의 데이터 버스트를 복조하기 위한 복조장치가 슬롯 버퍼의 데이터를 읽기 위한 과정을 도시한 흐름도이다.
본 발명은 직교 주파수 분할 다중 접속(Orthogonal Frequency Division Multiple Access; 이하 "OFDMA") 통신시스템의 복조장치 및 그 방법에 관한 것으로, 특히 하나의 프레임(Frame)에서 여러 개의 데이터 버스트(Data burst)를 복조해야 하는 경우의 복조장치 및 그 방법에 관한 것이다.
최근, 무선 LAN과 같은 고정 억세스 포인트를 기초로 한 무선 데이터 통신 방식에, 가입자 단말의 이동성을 더 지원하는 광대역 무선 접속 시스템이 개발되고 있다. 현재, 개발 중인 광대역 무선 접속 시스템 중 IEEE 802.16 규격에서는 물리 계층(Physical Layer)의 통신 방식으로 OFDMA를 채택하고 있다.
여기서, OFDMA는 엄밀하게, OFDM-FDMA 통신 방식으로서, 복수의 직교주파수의 부반송파(sub-carrier)를 복수의 부채널(sub-channel)로 이용하는 다중화 방식이다. 광대역 무선 접속 시스템에서는 동일한 변조 레벨과 채널 방식(channel scheme)을 하나의 버스트(burst)로서 전송한다는 점에서, 타임 슬롯 별로 사용자 단말에게 데이터를 전송하는 OFDM-TDMA 방식과 구별된다. 이하 설명에서는 OFDM-FDMA 방식을 간략히 OFDMA 방식으로 칭한다.
도 1은 종래의 OFDMA 통신시스템에서의 프레임(Frame)의 일 예를 도시한 것이다.
도 1에서 가로축은 시간 축으로서 심볼(symbol) 단위로 표시한 것이고, 세로축은 주파수 축으로서 부채널(sub-channel) 단위로 표시한 것이다. 상기 부채널은 다수의 반송파(sub-carrier)의 묶음을 의미한다. 구체적으로 설명하면, OFDMA 물리계층에서는 활성 반송파를 그룹으로 분리해서, 그룹별로 각기 다른 수신단으로 송신된다. 이렇게 한 수신단에 전송되는 반송파의 그룹을 부채널이라고 부른다. 각 부채널을 구성하는 반송파는 서로 인접하거나 또는 등 간격으로 떨어져 있을 수도 있다.
도 1을 참조하면, 각 프레임의 맨 앞에는 프리앰블(Preamble) 심볼이 위치하는데, 프래앰블 심볼은 시간동기 획득, 주파수 동기 획득, 단말기가 속한 셀 탐색, 채널 추정 등을 수행하는데 사용된다.
프리앰블 심볼 다음에는 맵(MAP) 정보가 오는데, 맵에는 복조에 필요한 정보 및 기지국의 상태 등의 다양한 정보가 실려 있다. 즉, 맵은 단말에게 할당되는 데이터 버스트(data burst)의 위치 및 크기 정보와 어떤 변조방식(Modulation)을 사용하는지에 대한 정보 등을 포함한다. 한편, 맵 정보는 사용자가 필수적으로 복조해서 알아야 하는 정보이므로 해당 데이터 심볼의 모든 부채널을 사용하여 전송된다.
맵 다음에는 여러 개의 사용자 데이터 버스트(data burst)가 위치한다. 사용자 데이터는 사용자 및 용도에 따라 여러 개의 데이터 버스트로 구성되는데 OFDMA 방식에서는 2차원으로 할당된다. 데이터 버스트는 여러 개의 부반송파로 이루어진 부채널을 기본단위로 하여 구성된다.
각각의 데이터 버스트는 서로 다른 변조 및 코딩 방식을 사용하여 전송된다. 예를 들어, 도 1의 burst #1과 burst #2는 방송(broadcast) 정보를 셀(cell) 내의 모든 사용자에게 전송하기 위하여 QPSK로 변조한 후 1/12 채널 코딩을 사용하여 전송하고, burst #3은 채널 상태가 좋은 사용자에게 64 QAM, 5/6으로 변조 및 코딩 하여 전송할 수도 있다.
단말기가 하나의 데이터 버스트나 하나의 방송 정보만을 수신하는 경우에는 간단한 구조의 복조장치만 필요하다. 그러나 하나의 프레임에 위치한 여러 개의 데이터 버스트를 동시에 수신해야 하는 경우에는 단말의 복조장치는 복잡한 구조를 가지게 된다. 단말의 복조장치가 여러 개의 데이터 버스트를 복조해야 하는 경우는 참조한 선행 특허(Masaki Ichihara and Yukitsuna Furuya, "Orthogonal Frequency Division Multiplex Modem Circuit", US2001/0053124A1)에서 제시한 바와 같이 다양한 용도의 다양한 전송 속도(28.8 kbps, 1.44 Mbps 등)를 가진 데이터들이 하나의 사용자에게 동시에 할당될 때 발생할 수 있다. 또는 참조한 선행 논문(Z.Wang, R.A.Stirling-Gallacher, "Improving performance of multi-user OFDM systems using bit-wise interleaver", Electronics Letters Vol. 37, No.19, 13th.Sep.2001)에서 제시한 것과 같이 여러 개의 반송파(Carrier)를 읽어서 하나의 정보를 재구성하도록 구성된 OFDM 시스템에서도 발생하게 된다.
도 2는 하나의 프레임에 위치한 여러 개의 데이터 버스트를 동시에 수신해야 하는 경우의 단말의 복조장치를 도시한 구조도이다.
도 2에 도시된 바와 같이 단말의 복조장치는 A-D 변환기(Analog-Digital converter)(10), FFT(Fast Fourier Transform; 이하 "FFT")기(11), 재정렬 버퍼(Reorder buffer)(12), 복조부(13), 슬롯 버퍼(Slot buffer)(14) 및 채널 디코더(channel decoder)(15)를 포함한다. 여기서, 복조부(13)는 등화기 및 QAM 디매퍼를 포함한다.
한편, 수신된 OFDMA 프레임은 도 2에 도시된 복조장치를 통해 A-D 변환기(10)에 의해 디지털 신호로 변환된 뒤 FFT기(11)를 통해 변환되고, 이후 재정렬 버퍼(12)에 저장되었다가 복조부(13)를 통해 채널 추정되고 등화되어 QAM 디매핑 된 후 출력된다. 복조부(13)로부터 출력된 데이터는 슬롯 버퍼(14)에 저장되었다가 채널 디코더(15)에서 채널 디코딩 되어 최종적으로 복조된다.
이때, A-D 변환기(10), FFT기(11) 및 재정렬 버퍼(12)는 복조할 데이터 버스트의 개수와 무관하므로 개수가 정해져 있지만, 복조부(13), 슬롯 버퍼(14) 및 채널 디코더(15)는 복조할 데이터 버스트의 개수에 따라서 그 개수를 달리한다. 즉, 하나의 프레임에 최대 N개의 데이터 버스트를 동시에 복조해야 하는 경우에 복조부(13), 슬롯 버퍼(14) 및 채널 디코더(15)의 각각의 개수는 N개가 된다.
도 3은 전술한 복조장치가 도 1에 도시된 프레임을 수신하여 Data burst #1에서 Data burst #4까지 총 4개의 데이터 버스트를 복조하는 처리 과정을 도시한 흐름도이다.
도 3에 도시된 바에 따르면, 수신된 데이터는 고속 퓨리에 변환(Fast Fourier Transform; 이하 "FFT")을 거쳐 재정렬 버퍼(12)에 저장된다. 이후, 재정렬 버퍼(12)에 저장된 부채널 데이터들은 각각의 부채널이 포함되는 데이터 버스트에 대응되는 복조부(13)를 통해 채널 추정 및 등화되고 QAM 디매핑 되어 슬롯 버퍼(14)에 저장된다. 즉, Data burst #2에 해당하는 부채널 1 및 부채널 2와 Data burst #3에 해당하는 부채널 3이 동시에 수신된 경우, 고속 퓨리에 변환된 후 재정렬 버퍼에 저장된 부채널 1, 부채널 2 및 부채널 3에 해당하는 데이터들은, 이후 부채널 1 및 부채널 2에 해당하는 데이터는 Data burst #2에 대응되는 복조부(13)를 거쳐 슬롯 버퍼(14)에 저장되고, 부채널 3에 해당하는 데이터는 Data burst #3에 대응되는 복조부(13)를 거쳐 슬롯 버퍼(14)에 저장된다. 이렇게 슬롯 버퍼(14)에 저장된 데이터들은 각각의 데이터 버스트의 모든 데이터가 QAM 디매핑 과정까지 끝내면 해당 채널 디코더(15)에 의해 채널 디코딩 된다.
전술한 바와 같이, 하나의 데이터 프레임에 포함된 N개의 데이터 버스트를 복조하기 위해 N개의 복조부(13), N개의 슬롯 버퍼(14), N개의 채널 디코더(15)를 포함하는 복조장치는 하드웨어 구현이 복잡하므로 이에 따라 부품 단가가 상승하게 된다.
본 발명이 이루고자 하는 기술적 과제는, OFDMA 통신시스템에서 단말이 하나의 프레임에서 여러 개의 데이터 버스트를 복조해야 하는 경우 좀더 간단하고 구현이 용이한 복조장치를 제공하는데 있다.
상기한 목적을 달성하기 위한 복조 장치는,
하나의 프레임에 포함된 하나 이상의 데이터 버스트 데이터를 저장하고 특정 순서에 따라 출력하는 재정렬 버퍼; 상기 재정렬 버퍼에 저장된 데이터를 복조하고자 하는 부채널 순서에 따라 순차적으로 출력하도록 상기 재정렬 버퍼의 특정 순서를 제어하는 버스트 선택기; 상기 재정렬 버퍼로부터 출력되는 데이터를 상기 부채널 순서에 따라 복조하여 출력하는 복조부; 상기 복조부로부터 출력되는 데이터를 저장하는 슬롯 버퍼; 및 상기 슬롯 버퍼에 저장된 데이터를 데이터 버스트 별로 디코딩하는 채널 디코더를 포함한다.
또한, 본 발명의 특징에 따른 복조 방법은,
a) 하나의 프레임에 포함된 하나 이상의 데이터 버스트 데이터를 재정렬 하여 저장하는 단계; b) 상기 a) 단계에서 재정렬된 데이터를 복조하고자 하는 부채 널 순서에 따라 순차적으로 출력하는 단계; c) 상기 b) 단계에서 출력된 데이터를 상기 부채널 순서에 따라 순차적으로 복조하여 출력하는 단계; 및 d) 상기 c) 단계에서 출력되는 데이터를 데이터 버스트 별로 디코딩하는 단계를 포함한다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나, 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 '포함'한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이제, 아래에서는 본 발명의 제 1 실시 예에 따른 OFDMA 통신 시스템에서 하나의 프레임에서 여러 개의 데이터 프레임을 복조하는 복조장치에 대해 도면을 참고로 하여 상세하게 설명한다.
도 4는 본 발명의 제 1 실시 예에 따른 OFDMA 통신시스템에서 하나의 프레임에서 여러 개의 데이터 버스트를 복조하기 위한 복조장치를 도시한 구조도이다.
도 4에 도시된 바에 따르면, 복조장치는 A-D 변환기(100), FFT기(110), 재정렬 버퍼(120), 복조부(130), 슬롯 버퍼(140) 및 채널 디코더(150)를 포함하고, 버스트 선택기(160) 및 멀티플렉서(Multiplexer; 이하 "MUX")(170)를 더 포함할 수 있다. 도 4에 도시된 바와 같이 본 발명의 실시 예에 따른 복조장치는 하나의 프레임에서 복조할 데이터 버스트의 개수와 상관없이 하나의 복조부(130), 슬롯 버퍼(140) 및 채널 디코더(150)를 포함한다.
A-D 변환기(100)는 송신 장치로부터 송신된 데이터 프레임을 수신하여 디지털 신호로 변환하여 출력한다.
FFT기(110)는 A-D 변환기(100)로부터 출력된 신호를 FFT 처리하여 주파수 성분의 신호로 변환하여 출력한다.
재정렬 버퍼(120)는 FFT기(110)에서 출력되는 신호를 다음의 처리를 위해 재정렬하여 저장한다.
한편, 버스트 선택기(160)는 재정렬 버퍼(120)에 저장된 부채널 데이터들을 순차적으로 복조부(130)로 출력하도록 제어한다. 즉, Data burst #2에 해당하는 부채널 1 및 부채널 2 데이터와 Data burst #3에 해당하는 부채널 3 데이터가 동시에 수신되었다면, 고속 퓨리에 변환되어 재정렬 버퍼에 저장된 경우, 버스트 선택기(160)는 우선 Data burst #2에 해당하는 부채널 1 및 부채널 2 데이터를 먼저 출력한 후 Data burst #3에 해당하는 부채널 3 데이터를 출력하도록 재정렬 버퍼(120)를 제어한다.
복조부(130)는 재정렬 버퍼(120)에서 출력하는 부채널 데이터를 사용하여 채널 추정 및 등화 과정을 수행하고, QAM 디매핑의 복조과정을 수행한다. 이후, 복조부(130)에 의해 복조된 부채널 데이터들은 각 데이터 버스트 별로 분류되어 슬롯 버퍼(140) 내의 해당 데이터 버스트에 할당된 메모리 블록에 저장된다.
슬롯 버퍼(140)는 채널 디코더(150)에 의해 채널 디코딩이 수행되기 전까지 복조부(130)에서 출력되는 데이터를 저장할 수 있을 정도의 크기 또는 개수를 가져야 한다. 각 데이터 버스트 별로 할당된 메모리 블록(141) 및 슬롯 버퍼(140)의 크기를 결정하는 방법에 대해서는 추후 상세하게 설명한다.
채널 디코더(150)는 슬롯 버퍼(140)에 저장된 데이터를 사용하여 채널 디코딩을 수행한다. 한편, 전술한 복조장치는 MUX(170)를 더 포함할 수 있는데, 이 경우 MUX(170)는 채널 디코더(150)에서 출력하는 슬롯 버퍼(140)의 주소(Address) 값에 따라서 슬롯 버퍼(140) 메모리 블록(141)들 중 특정 데이터 버스트에 할당된 메모리 블록(141)의 데이터만을 선택하여 채널 디코더(150)로 출력한다.
도 5는 본 발명의 제 1 실시 예에 따른 OFDMA 통신시스템에서 복조장치 내의 슬롯 버퍼(140)을 도시한 상세도이다.
도 5에 도시된 바에 따르면, 슬롯 버퍼(140)는 데이터 버스트 별로 분류된 메모리 블록(141)들을 포함한다. 복조부(130)에 의해 QAM 디매핑까지 수행된 부채널 데이터들은 각각의 부채널이 포함되는 데이터 버스트에 해당하는 메모리 블록(141)에 저장된다. 이후, 해당 데이터 버스트에 포함되는 모든 데이터가 QAM 디매핑까지 완료되면, 채널 디코더(150)는 해당 데이터 버스트의 유효 데이터를 읽어오기 위해 주소 값을 출력한다. 이에 따라, MUX(170)는 해당 주소 값에 대응되는 메모리 블록(141)의 데이터만을 선택하여 채널 디코더(150)로 출력하고, 채널 디코더(150)는 채널 디코딩을 수행한다. 이때, 각각의 메모리 블록 (141)은 선택 신호(Read/Write #n)에 따라서 데이터를 입출력 한다.
한편, MUX(170)는 슬롯 버퍼(140)의 구조에 따라서 선택적으로 포함될 수 있다. 즉, 슬롯 버퍼(140)에 포함된 모든 메모리 블록(141)이 입출력 신호선을 공유하고, 주소(Address) 값에 의해 해당 메모리 블록(141)의 데이터 입출력이 제어되는 경우에 복조장치는 MUX(170)를 포함하지 않는다.
한편, 채널 디코딩을 수행하기 이전에 QAM 디매핑을 완료한 데이터들은 해당 데이터 버스트의 모든 데이터가 QAM 디매핑을 완료하기 전까지, 각 데이터 버스트 별로 슬롯 버퍼(140)에 저장되어야 하는데 이를 위해 슬롯 버퍼(140)을 구성하는데 필요한 메모리의 크기(S)는 다음 수학식 1과 같이 구해진다.
S = B × M × C × O× W
여기서, B는 하나의 프레임에서 동시에 복조해야 하는 데이터 버스트의 개수, M은 하나의 데이터 버스트에 할당될 수 있는 부채널의 최대 개수, C는 하나의 부채널에 할당될 수 있는 부반송파의 최대 개수, W는 soft Decision을 위한 비트 크기이며, O 는 Modulation order의 최대치에 대응되는 값으로서 QPSK의 경우 2, 16 QAM의 경우 4, 64 QAM의 경우 6이 된다. 이때, 하나의 데이터 버스트에 할당될 수 있는 부채널 개수의 최대값인 M은 1부터 프레임 전체에 포함되는 부채널 개수의 개수 값을 가질 수 있다.
도 6은 본 발명의 제 1 실시 예에 따른 복조장치가 하나의 프레임에서 여러 개의 데이터 버스트를 복조하는 동작 타이밍을 도시한 도면으로서, 도 1에 도시된 프레임을 수신하여 Data burst #1에서 Data burst #4까지 총 4개의 데이터 버스트 를 복조하는 경우의 일 예를 도시한 것이다.
도 6을 참조하면, 수신된 데이터는 고속 퓨리에 변환을 거쳐 재정렬 버퍼(120)에 저장된다. 이후, 재정렬 버퍼(120)에 저장된 부채널 데이터들은 버스트 선택기(160)의 제어에 따라 데이터 버스트 별로 순차적으로 출력되어 복조부(130)를 통해 복조되어 슬롯 버퍼(140)에 저장된다.
Data burst #2에 해당하는 부채널 1 및 부채널 2와 Data burst #3에 해당하는 부채널 3이 동시에 수신된 경우를 예를 들어 설명하면, 고속 퓨리에 변환된 후 재정렬 버퍼(120)에 저장된 부채널 1, 부채널 2 및 부채널 3에 해당하는 데이터들은, 이후 버스트 선택기(160)의 제어에 따라서 Data burst #2에 해당하는 부채널 1 및 부채널 2 데이터가 먼저 출력되고 Data burst #3에 해당하는 부채널 3 데이터가 나중에 출력된다.
이후, QAM 디매핑까지 완료된 부채널 데이터들은 슬롯 버퍼(140)에 저장되는데, 이때 각각의 부채널 데이터들은 데이터 버스트 별로 분류되어 나누어진 메모리 블록에 따로 저장된다. 예들 들어, Data burst #2에 해당하는 부채널 1 및 부채널 2 데이터는 메모리 블록 1에 저장되고, Data burst #3에 해당하는 부채널 3은 메모리 블록 2에 저장되는 것이다. 이후, 각 데이터 버스트 별로 포함되는 모든 데이터에 대한 QAM 디매핑이 완료되면, 채널 디코더(150)는 슬롯 버퍼(140)에서 해당 데이터 버스트 데이터들을 읽어가서 채널 디코딩을 수행한다.
전술한 것과 같이 데이터 버스트 별로 순차적으로 채널 추정, 등화 및 QAM 디매핑을 수행하는 방법은, 도 3에 도시된 바와 같이 병렬로 부채널 데이터에 대한 채널 추정, 등화 및 QAM 디매핑을 수행하는 방법에 비해 추가적인 시간 지연은 발생하지 않으며, 채널 디코딩을 수행할 수 있는 시점은 변하지 않는다.
이는, 데이터 버스트가 시간축으로 여러 개의 심볼(Symbol)에 걸쳐 2차원으로 할당되고, 같은 시점에 수신된 부채널 데이터들이 데이터 버스트 별로 순차적으로 처리되더라도 다음 시점(다음 심볼)에 데이터들이 수신되기 전까지 처리가 가능하기 때문이다. 또한, 채널 디코더(150)는 해당 데이터 버스트의 모든 데이터가 QAM 디매핑까지 완료하여 슬롯 버퍼(140)에 저장되어야만 채널 디코딩을 수행할 수 있다. 즉, 여러 개의 심볼에 걸쳐 있는 데이터 버스트의 모든 데이터를 수신하기 전에는 채널 디코딩을 시작할 수 없기 때문에 추가적인 시간 지연이 발생하지 않는 것이다.
이와 같이 하나의 복조부(130), 슬롯 버퍼(140) 및 채널 디코더(150)만으로 하나의 프레임에 포함된 여러 개의 데이터 버스트를 처리하는 복조장치는 데이터 버스트 별로 병렬 처리하는 복조장치에 비해 구현이 간단하여 하드웨어 복잡도를 줄일 수 있으며 이로 인해 부품 단가의 하락 효과를 발생시킨다.
이제, 아래에서는 본 발명의 제 2 실시 예에 따른 OFDMA 통신 시스템에서 하나의 프레임에서 하나 이상의 데이터 프레임을 복조해야 하는 경우의 복조장치에 대해 도면을 참고로 하여 상세하게 설명한다.
도 7은 본 발명의 제 2 실시 예에 따른 OFDMA 통신시스템에서 하나의 프레임에서 하나 이상의 데이터 버스트를 복조하는 복조장치를 도시한 구조도이다.
도 7에 도시된 바에 따르면, 복조장치는 A-D 변환기(100), FFT기(110), 재정 렬 버퍼(120), 복조부(130) 및 버퍼 선택기(160)와, 슬롯 버퍼(200), 복조 제어부(210), 쓰기 주소 변환기(220) 및 읽기 주소 변환기(230)를 포함한다.
한편, 본 발명의 제 2 실시 예의 복조장치는 전술한 제 1 실시 예와 동일한 A-D 변환기(100), FFT기(110), 재정렬 버퍼(120), 복조부(130), 채널 디코더(150) 및 버퍼 선택기(160) 등을 사용하므로 추후 제 2 실시 예에 따른 복조장치를 설명하는데 있어서 제 1 실시 예와 동일한 부분의 설명은 생략한다.
도 8은 본 발명의 제 2 실시 예에 따른 OFDMA 통신시스템에서 하나의 프레임에 포함된 하나 이상의 데이터 버스트를 복조하기 위한 복조장치의 슬롯 버퍼(200)와 슬롯 버퍼(200)에 데이터를 읽고 쓰기 위한 주소 값을 산출하기 위한 주변 장치를 도시한 도면이다.
도 8에 도시된 바에 따르면, 복조장치는 슬롯 버퍼(200)에 데이터를 쓰기 위해서는 복조 제어부(Demodulator Controller)(210) 및 쓰기 주소 변환기(Write Address Converter)(220)을 포함하고, 슬롯 버퍼(200)의 데이터를 읽기 위해서 읽기 주소 변환기(Read Address Converter)(230)을 더 포함할 수 있다.
복조 제어부(210)는 슬롯 버퍼(200)에 데이터를 쓰기 위한 논리 주소를 출력하고, 쓰기 주소 변환기(220)는 복조 제어부(210)에서 출력한 물리 주소를 실제로 슬롯 버퍼(200)에 데이터를 쓰기 위한 논리 주소와 셀 선택 신호로 변환하여 출력한다.
한편, 채널 디코더(150)가 디코딩을 수행하기 위해서 해당 데이터 버스트의 데이터를 슬롯 버퍼(200)에서 읽기 위한 논리 주소를 출력하면 읽기 주소 변환 기(230)이 해당 논리 주소를 실제 슬롯 버퍼(200)에서 메모리를 읽기 위한 물리주소와 셀 선택 신호로 변경한다.
이때, 슬롯 버퍼(200)는 다수의 셀(cell)(201)로 구성 되어 있으며 셀 단위로 데이터의 읽기/쓰기 동작이 수행된다. 여기서, 메모리 셀은 본 발명의 제 2 실시 예에서 메모리를 구성하여 읽고 쓰는 기본 단위로서, Soft Decision을 위한 비트 수인 W 만큼의 폭(width)과 하나의 부채널에 할당 가능한 부반송파 최대 개수(C) × 2에 해당하는 D 만큼의 길이(depth)로 구성된다. 즉, 메모리 셀(201) 하나를 구성하는데 필요한 메모리 크기는 (W × C × 2)가 된다. 이와 같이 메모리 셀(201)의 길이를 하나의 부채널에 할당 가능한 부반송파의 최대 개수로 설정한 것은 이후 슬롯 버퍼(200)에 데이터를 읽고 쓸 때 부채널 단위로 제어하기 위한 것이다.
한편, 슬롯 버퍼(200)는 전술한 제 1 실시 예와는 달리 데이터 버스트 별로 별도의 메모리 블록으로 나누어 데이터 입출력을 제어하는 대신, 데이터 버스트에 상관없이 부채널 데이터가 수신되는 순서대로 차례대로 메모리 셀에 저장하고, 이후 채널 디코더(150)의 요청이 있을 경우 해당 데이터 버스트의 데이터가 저장된 셀의 데이터만을 출력하도록 한다. 이때 필요한 슬롯 버퍼의 메모리 크기(S')는 다음의 수학식 2와 같이 구해질 수 있다.
S'= M × C × O× W
여기서, M는 한 프레임에서 할당할 수 있는 부채널의 최대 개수, C는 하나의 부채널에 할당 가능한 부반송파 개수, O는 Modulation Order의 최대치, W는 Soft Decision을 위한 비트 수이며, 하나의 부채널 데이터를 저장하기 위해 필요한 비트 수(SM)는 (C × O× W)가 된다. 한편, 전술한 제 1 실시 예의 수학식 1과 비교하여 수학식 2에 의해 구해지는 슬롯 버퍼(200)의 메모리 크기는 하나의 프레임에서 복조해야 하는 데이터 버스트의 개수와 무관하며, 부채널 단위로 데이터가 처리된다.
즉, 슬롯 버퍼(200)는 하나의 부채널 데이터가 입력될 때마다 다수개의 메모리 셀(201)을 해당 부채널 데이터를 위해 동적 할당하는데, 이때 하나의 부채널 데이터를 위해 할당되는 메모리 셀(201)의 개수(Scell)는 Modulation Order에 따라 다르다. 하나의 부채널을 위해 할당되는 메모리 셀의 개수(Scell)는 (O / 2)개가 되고, 이에 따라, 하나의 데이터 버스트 데이터를 저장하기 위해 필요한 메모리 셀 개수는 (M × ( O / 2))가 된다. 즉, QPSK로 변조 된 경우에는 하나의 부채널을 위해 할당되는 메모리 셀(201)의 개수(Scell)는 1이 되고, 64 QAM으로 변조된 경우에는 하나의 부채널을 위해 할당되는 메모리 셀(201)의 개수(Scell)는 3이 된다.
도 9a 및 도 9b는 본 발명의 제 2 실시 예에 따른 OFDMA 통신시스템에서 하나의 프레임에 포함된 하나 이상의 데이터 버스트를 복조하기 위한 복조장치가 슬롯 버퍼에 데이터를 읽고 쓰기 위한 과정을 도시한 흐름도이다.
도 9a에 도시된 바에 따르면, 슬롯 버펴(200)에 복조된 데이터를 써야 하는 경우 복조 제어부(210)는 슬롯 버퍼(200)에 부채널 별로 QAM 디매핑 된 데이터를 쓰기 위한 논리 주소(Logical Address)를 생성한다(S100). 이때 논리 주소는 해당 부채널 데이터의 QAM 디매핑 된 순서에 대응하여 연속적으로 할당된다.
쓰기 주소 변환기(220)는 복조 제어부(210)로부터 출력된 논리 주소를 슬롯 버퍼(200)에 실제로 데이터를 쓰기 위한 물리 주소(Physical Address)와 메모리 셀 선택 신호(Memory Cell Selection)로 변환한다(S101). 물리 주소는 슬롯 버퍼(200)에서 해당 부채널 데이터가 쓰여질 슬롯 버퍼(200)내의 시작 위치이고, 메모리 셀 선택 신호는 해당 데이터가 시작 위치로부터 몇 번째 셀에 쓰여질 것인지를 선택하는 선택 신호이다. 즉, 쓰기 주소 변환기(220)는 입력되는 부채널의 순서에 따라 정해지는 논리 주소를 슬롯 버퍼(200) 내의 실제 메모리 셀(201) 위치로 변환한 물리주소와 셀 선택 신호를 출력하고, 복조된 데이터는 슬롯 버퍼(200) 내의 해당 위치에 쓰여진다(S102).
이때, 메모리에 데이터를 읽고 쓰는 단위는 셀 단위로 이루어지며, 복조 제어부(210) 및 쓰기 주소 변환기(220)는 복조된 데이터들이 입력되면 셀 단위로 모아서 슬롯 버퍼에 쓰는 동작을 수행한다.
한편, 도 9b에 도시된 바에 따르면, 하나의 데이터 버스트에 대한 채널 디코딩을 수행하기 위해 채널 디코더(150)는 맵(MAP)에 포함된 데이터 버스트 할당 정보에 따라 논리 주소를 산출하여 출력한다(S200). 이때, 논리 주소는 채널 디코딩 하고자 하는 데이터 버스트에 포함된 부채널의 순서에 대응하여 연속적으로 출력된다.
읽기 주소 변환기(230)는 채널 디코더(150)로부터 출력된 논리 주소를 물리 주소와 메모리 셀 선택 신호로 변환한다(S201). 물리 주소는 슬롯 버퍼(200)에서 해당 부채널 데이터를 읽어올 슬롯 버퍼(200)내의 시작 위치이고, 메모리 셀 선택 신호는 해당 데이터를 시작 위치로부터 몇 번째 셀로부터 읽어올 것인지를 선택하는 선택 신호이다. 이와 같은 물리 주소와 셀 선택 신호에 의해 슬롯 버퍼(200)은 해당 데이터 버스트의 부채널 데이터들을 출력한다(S202).
한편, 전술한 바와 같이 슬롯 버퍼(200)에 데이터를 쓸 때 데이터 버스트 별로 분류하여 쓰지 않고, 데이터 버스트에 상관없이 부채널 데이터가 입력되는 순서에 따라 순차적으로 데이터를 쓰게 되면, 실제로 하나의 데이터 버스트에 해당하는 데이터들은 불연속적인 메모리 셀(201) 들로 흩어져 저장된다. 한편, 채널 디코더(150)는 일반적으로 메모리 블록에서 데이터를 읽고 쓸 때처럼 연속적인 논리 주소를 사용하여 데이터 버스트 데이터를 읽는 동작을 수행한다. 이러한 이유로 인해, 불연속적으로 흩어져 저장된 데이터 버스트의 부채널 데이터들을 메모리에서 읽어오기 위해서는 연속적인 로지컬 주소를 실제 흩어져 있는 메모리 셀의 주소로 변경해주기 위한 변환기가 필요하고 이러한 역할을 읽기 주소 변환기(230)이 수행한다.
전술한 바와 같이 슬롯 버퍼(200)를 구성하면, 데이터 버스트 별로 분리된 메모리 블록으로 슬롯 버퍼(140)를 구성하는 방법에 비해 메모리 크기를 줄일 수 있으며, 데이터 버스트의 개수와 상관없이 슬롯 버퍼(200)의 메모리 크기가 일정하다. 또한, 실제 슬롯 버퍼의 물리 주소를 표현하기 위해 필요한 신호선보다 적은 수의 신호선으로 논리 주소를 표현하는 것이 가능하기 때문에 채널 디코더(150)가 별도의 FPGA나 ASIC으로 구현되는 경우에 인터페이스에 필요한 신호를 크게 줄이는 효과가 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
본 발명의 실시 예에 따르면, 전술한 바와 같이 하나의 복조부, 슬롯 버퍼 및 채널 디코더만으로 하나의 프레임에 포함된 여러 개의 데이터 버스트를 처리하는 복조장치는 데이터 버스트 별로 병렬 처리하는 복조장치에 비해 구현이 간단하여 하드웨어 복잡도를 줄일 수 있으며 이로 인해 단가 하락의 효과를 발생시킨다.
또한, 데이터 버스트 별로 메모리를 따로 할당하는 대신에 부채널 단위로 메모리를 관리하는 방법은 슬롯 버퍼를 구성하는데 필요한 메모리 크기를 줄일 수 있다. 또한, 실제 슬롯 버퍼의 물리 주소를 표현하기 위해 필요한 신호선보다 적은 수의 신호선으로 논리 주소를 표현하는 것이 가능하기 때문에 채널 디코더가 별도의 FPGA나 ASIC으로 구현되는 경우에 인터페이스에 필요한 신호를 크게 줄이는 효과가 있다.

Claims (15)

  1. 하나의 프레임에 포함된 하나 이상의 데이터 버스트 데이터를 저장하고 특정 순서에 따라 출력하는 재정렬 버퍼;
    상기 재정렬 버퍼에 저장된 데이터를 복조하고자 하는 부채널 순서에 따라 순차적으로 출력하도록 상기 재정렬 버퍼의 특정 순서를 제어하는 버스트 선택기;
    상기 재정렬 버퍼로부터 출력되는 데이터를 상기 부채널 순서에 따라 복조하여 출력하는 복조부;
    상기 복조부로부터 출력되는 데이터를 저장하는 슬롯 버퍼; 및
    상기 슬롯 버퍼에 저장된 데이터를 데이터 버스트 별로 디코딩하는 채널 디코더
    를 포함하는 복조장치.
  2. 제 1항에 있어서,
    송신장치로부터 수신한 프레임 데이터를 고속 퓨리에 변환하여 상기 재정렬 버퍼로 출력하는 FFT기
    를 더 포함하는 것을 특징으로 하는 복조장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 복조부는,
    상기 재정렬 버퍼로부터 출력되는 데이터를 상기 부채널 순서에 따라 순차적으로 채널 추정 및 등화를 수행하여 출력하는 등화기; 및
    상기 등화기로부터 출력되는 데이터를 상기 부채널 순서에 따라 순차적으로 QAM 디매핑을 수행하여 출력하는 QAM 디매퍼
    를 포함하는 것을 특징으로 하는 복조장치.
  4. 제 3항에 있어서,
    상기 슬롯 버퍼에 저장된 데이터 중 상기 채널 디코더에서 디코딩 하고자 하는 데이터 버스트에 대응되는 데이터만을 선택하여 상기 채널 디코더로 출력하는 멀티플렉서
    를 더 포함하고,
    상기 채널 디코더는 상기 멀티플렉서에서 출력되는 데이터를 디코딩 하는 것을 특징으로 하는 복조장치.
  5. 제 4항에 있어서,
    상기 슬롯 버퍼는 데이터 버스트 별로 분류된 메모리 블록으로 구성되고, 상기 슬롯 버퍼로 입력되는 데이터들은 데이터 버스트 별로 분류되어 저장되는 것을 특징으로 하는 복조장치.
  6. 제 5항에 있어서,
    상기 슬롯 버퍼의 크기는 복조하고자 하는 데이터 버스트의 개수에 따라 달라지는 것을 특징으로 하는 복조장치.
  7. 제 3항에 있어서,
    상기 슬롯 버퍼에 데이터를 쓰기 위한 논리 주소를 상기 부채널 순서에 대응하여 출력하는 복조 제어부;
    상기 복조 제어부로부터 출력되는 논리 주소를 변환하여, 상기 슬롯 버퍼 내 시작 위치 및 셀 선택 신호를 출력하는 쓰기 주소 변환기; 및
    상기 채널 디코더로부터 출력되는 논리 주소를 변환하여, 상기 슬롯 버퍼 내 시작 위치 및 셀 선택 신호를 출력하는 읽기 주소 변환기
    를 더 포함하고,
    상기 채널 디코더는 디코딩 하고자 하는 데이터 버스트에 대응되는 부채널 순서에 대응하여 논리 주소를 출력하며,
    상기 슬롯 버퍼는 다수의 메모리 셀로 구성되어, 상기 쓰기 주소 변환기로부터 출력되는 시작 위치 및 셀 선택신호에 대응하여 데이터를 쓰고, 상기 읽기 주소 변환기로부터 출력되는 시작 위치 및 셀 선택신호에 대응하여 데이터를 출력하는 것을 특징으로 하는 복조장치.
  8. 제 7항에 있어서,
    상기 슬롯 버퍼의 크기는 복조하고자 하는 데이터 버스트의 개수가 변경되어 도 일정한 것을 특징으로 하는 복조장치.
  9. 제 7항에 있어서,
    상기 메모리 셀은 하나의 부채널에 할당 가능한 부반송파의 최대 개수에 대응되는 메모리 크기로 구성된 것을 특징으로 하는 복조장치.
  10. 제 7항에 있어서,
    상기 채널 디코더는 상기 프레임에 포함된 맵 정보에 대응하여 상기 논리 주소를 출력하는 것을 특징으로 하는 복조장치.
  11. a) 하나의 프레임에 포함된 하나 이상의 데이터 버스트 데이터를 재정렬 하여 저장하는 단계;
    b) 상기 a) 단계에서 재정렬된 데이터를 복조하고자 하는 부채널 순서에 따라 순차적으로 출력하는 단계;
    c) 상기 b) 단계에서 출력된 데이터를 상기 부채널 순서에 따라 순차적으로 복조하여 출력하는 단계; 및
    d) 상기 c) 단계에서 출력되는 데이터를 데이터 버스트 별로 디코딩하는 단계
    를 포함하는 복조방법.
  12. 제 11항에 있어서,
    상기 a) 단계 이전에,
    송신장치로부터 수신한 상기 프레임 데이터를 고속 퓨리에 변환하여 출력하는 단계
    를 더 포함하는 것을 특징으로 하는 복조방법.
  13. 제 11항 또는 제 12항에 있어서,
    상기 c) 단계는,
    상기 b) 단계에서 출력되는 데이터를 상기 부채널 순서에 따라 순차적으로 채널 추정 및 등화를 수행하여 출력하는 단계; 및
    채널 추정 및 등화되어 출력되는 데이터를 상기 부채널 순서에 따라 순차적으로 QAM 디매핑을 수행하여 출력하는 단계
    를 포함하는 것을 특징으로 하는 복조방법.
  14. 제 13항에 있어서,
    상기 c) 단계와 상기 d) 단계 사이에,
    상기 c) 단계에서 출력되는 데이터를 버퍼에 저장하는 단계; 및
    상기 버퍼에 저장된 데이터 중 d) 단계에서 디코딩 하고자 하는 데이터 버스트에 대응되는 데이터만을 선택하여 출력하는 단계
    를 더 포함하고,
    상기 버퍼 내에서 데이터 버스트 별로 분리된 메모리 블록 중 상기 c) 단계에서 출력되는 데이터가 포함되는 데이터 버스트에 대응되는 메모리 블록에 상기 c) 단계에서 출력되는 데이터를 저장하는 것을 특징으로 하는 복조방법.
  15. 제 14항에 있어서,
    상기 버퍼에 저장하는 단계는,
    상기 버퍼에 데이터를 쓰기 위한 논리 주소를 상기 부채널 순서에 대응하여 출력하는 단계;
    상기 버퍼에 데이터를 쓰기 위한 논리 주소를 변환하여, 상기 버퍼 내 쓰기 시작 위치 및 셀 선택 신호를 출력하는 단계; 및
    상기 쓰기 시작 위치 및 셀 선택 신호에 대응하여 상기 c) 단계에서 출력되는 데이터를 상기 버퍼에 저장하는 단계
    를 포함하고,
    상기 d) 단계는,
    상기 프레임에 포함된 맵 정보에 기초하여, 디코딩 하고자 하는 데이터 버스트의 부채널 순서에 대응하여 상기 버퍼에서 데이터를 읽기 위한 논리 주소를 출력하는 단계;
    상기 버퍼에서 데이터를 읽기 위한 논리 주소를 변환하여, 상기 버퍼 내 읽기 시작 위치 및 셀 선택 신호를 출력하는 단계; 및
    상기 버퍼로부터 상기 버퍼 내 읽기 시작 위치 및 셀 선택 신호에 대응하여 출력되는 데이터를 디코딩하는 단계
    를 포함하고,
    상기 버퍼는 하나의 부채널에 할당 가능한 최대 부반송파 개수에 대응되는 크기의 메모리 셀로 구성되고, 상기 셀 선택 신호로 상기 메모리 셀을 선택하는 것을 특징으로 하는 복조방법.
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