JP2003060614A - Ofdm変復調システムおよびofdm変復調方法 - Google Patents
Ofdm変復調システムおよびofdm変復調方法Info
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- JP2003060614A JP2003060614A JP2001249511A JP2001249511A JP2003060614A JP 2003060614 A JP2003060614 A JP 2003060614A JP 2001249511 A JP2001249511 A JP 2001249511A JP 2001249511 A JP2001249511 A JP 2001249511A JP 2003060614 A JP2003060614 A JP 2003060614A
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Abstract
(57)【要約】
【課題】 回路規模が小さく、且つ、高速処理可能なO
FDM変復調システムおよびOFDM変復調方法を提供
することである。 【解決手段】 データの並べ替えを行うリオーダーブロ
ック11と、データを各信号点にマッピングするマッピ
ングブロック12と、IFFTのバタフライ演算を行う
バタフライ演算ブロック13と、バタフライ演算結果を
所望の順番に出力するために並べ替えを行うバタフライ
出力並べ替えブロック14とからなる。リオーダーブロ
ック11は、次々段のバタフライ演算ブロック13で演
算可能な順番にデータが入力されるように、データの並
べ替えを行う。1回の並べ替え処理として仕様を設定し
たリオーダーブロックを構成することにより、並べ替え
処理にかかる演算回数を削減でき、処理遅延を抑えるこ
とができる。また、回路規模も小さくすることができ
る。
FDM変復調システムおよびOFDM変復調方法を提供
することである。 【解決手段】 データの並べ替えを行うリオーダーブロ
ック11と、データを各信号点にマッピングするマッピ
ングブロック12と、IFFTのバタフライ演算を行う
バタフライ演算ブロック13と、バタフライ演算結果を
所望の順番に出力するために並べ替えを行うバタフライ
出力並べ替えブロック14とからなる。リオーダーブロ
ック11は、次々段のバタフライ演算ブロック13で演
算可能な順番にデータが入力されるように、データの並
べ替えを行う。1回の並べ替え処理として仕様を設定し
たリオーダーブロックを構成することにより、並べ替え
処理にかかる演算回数を削減でき、処理遅延を抑えるこ
とができる。また、回路規模も小さくすることができ
る。
Description
【0001】
【発明の属する技術分野】本発明は、通信機器における
OFDM変復調システムおよびOFDM変復調方法に関
する。
OFDM変復調システムおよびOFDM変復調方法に関
する。
【0002】
【従来の技術】OFDM(Orthogonal Frequency Divis
ion Multiplexing:直交周波数分割多重通信方式)変調
信号を生成する、従来における送信側のOFDM変調シ
ステムのブロック図を、図3に示す。
ion Multiplexing:直交周波数分割多重通信方式)変調
信号を生成する、従来における送信側のOFDM変調シ
ステムのブロック図を、図3に示す。
【0003】従来の送信側のOFDM変調システムは、
スクランブルブロック101と、FEC(forward erro
r correction)符号化ブロック102と、インターリー
ブブロック103と、マッピングブロック104と、正
負の周波数入れ替えブロック105と、IFFT(inve
rse fast Fourier transform:逆高速フーリエ変換)ブ
ロック106とからなる。
スクランブルブロック101と、FEC(forward erro
r correction)符号化ブロック102と、インターリー
ブブロック103と、マッピングブロック104と、正
負の周波数入れ替えブロック105と、IFFT(inve
rse fast Fourier transform:逆高速フーリエ変換)ブ
ロック106とからなる。
【0004】スクランブルブロック101は、送信する
データをスクランブルする。FEC符号化ブロック10
2は、スクランブルされたデータに対して通信路符号化
を行う。通信路符号化は、例えば、畳み込み符号化、パ
ンクチャド符号化等である。インターリーブブロック1
03は、符号化されたデータのであるインターリーブ
(交錯あるいは並べ替え処理)を行う。
データをスクランブルする。FEC符号化ブロック10
2は、スクランブルされたデータに対して通信路符号化
を行う。通信路符号化は、例えば、畳み込み符号化、パ
ンクチャド符号化等である。インターリーブブロック1
03は、符号化されたデータのであるインターリーブ
(交錯あるいは並べ替え処理)を行う。
【0005】また、マッピングブロック104は、デー
タを各信号点にマッピングする。正負の周波数入れ替え
ブロック105は、マッピングされたデータを、正の周
波数に割り当てられたデータと負の周波数に割り当てら
れたデータの位置を入れ替える。
タを各信号点にマッピングする。正負の周波数入れ替え
ブロック105は、マッピングされたデータを、正の周
波数に割り当てられたデータと負の周波数に割り当てら
れたデータの位置を入れ替える。
【0006】IFFTブロック106は、ビット逆転ブ
ロック106aと、バタフライ演算ブロック106b
と、バタフライ出力並べ替えブロック106cとからな
り、OFDM変調、すなわち、逆高速フーリエ変換を行
い、OFDM変調信号を生成する。
ロック106aと、バタフライ演算ブロック106b
と、バタフライ出力並べ替えブロック106cとからな
り、OFDM変調、すなわち、逆高速フーリエ変換を行
い、OFDM変調信号を生成する。
【0007】送信側からのOFDM変調信号を復調す
る、従来における受信側のOFDM復調システムのブロ
ック図を、図4に示す。受信側の復調システムでは、送
信側の変調システムで行った処理とは逆の処理が行われ
る。
る、従来における受信側のOFDM復調システムのブロ
ック図を、図4に示す。受信側の復調システムでは、送
信側の変調システムで行った処理とは逆の処理が行われ
る。
【0008】従来の受信側のOFDM復調システムは、
同期ブロック201と、FFT(fast Fourier transfo
rm:高速フーリエ変換)ブロック202と、正負の周波
数の入れ替えブロック203と、等化ブロック204
と、デマッピングブロック205と、デインターリーブ
ブロック206と、FEC復号化ブロック207と、デ
スクランブルブロック208とからなる。
同期ブロック201と、FFT(fast Fourier transfo
rm:高速フーリエ変換)ブロック202と、正負の周波
数の入れ替えブロック203と、等化ブロック204
と、デマッピングブロック205と、デインターリーブ
ブロック206と、FEC復号化ブロック207と、デ
スクランブルブロック208とからなる。
【0009】同期ブロック201は、受信したデータの
同期を確立する。FFTブロック202は、ビット逆転
ブロック202aと、バタフライ演算ブロック202b
と、バタフライ出力並べ替えブロック202cとからな
り、OFDM復調、すなわち、高速フーリエ変換を行
い、OFDM復調信号を生成する。
同期を確立する。FFTブロック202は、ビット逆転
ブロック202aと、バタフライ演算ブロック202b
と、バタフライ出力並べ替えブロック202cとからな
り、OFDM復調、すなわち、高速フーリエ変換を行
い、OFDM復調信号を生成する。
【0010】正負の周波数入れ替えブロック203は、
OFDM復調後のデータを、正負の周波数に割り当てら
れたデータの位置を入れ替える。等化ブロック204
は、伝送路(通信路)の状態に応じて、信号の等化処理
を行う。デマッピングブロック205は、デマッピング
を行う。デインターリーブブロック206は、変調シス
テムにおけるインターリーブの逆処理を行う。FEC復
号化ブロック207は、FEC符号化に対する復号を行
う。デスクランブルブロック208は、復号化されたデ
ータをデスクランブルし、もとのデータに復調する。
OFDM復調後のデータを、正負の周波数に割り当てら
れたデータの位置を入れ替える。等化ブロック204
は、伝送路(通信路)の状態に応じて、信号の等化処理
を行う。デマッピングブロック205は、デマッピング
を行う。デインターリーブブロック206は、変調シス
テムにおけるインターリーブの逆処理を行う。FEC復
号化ブロック207は、FEC符号化に対する復号を行
う。デスクランブルブロック208は、復号化されたデ
ータをデスクランブルし、もとのデータに復調する。
【0011】ここで、高速フーリエ変換のアルゴリズム
を説明する。図5のバタフライ演算ブロック内に示され
ているグラフは、基数2で次元数8の時間間引き型高速
フーリエ変換アルゴリズムのフローグラフである。図5
に示したグラフを構成する図6のような部分は、単位演
算であるバタフライ演算と呼ばれ、X=x+ay,Y=
x+byと計算されることを示している。
を説明する。図5のバタフライ演算ブロック内に示され
ているグラフは、基数2で次元数8の時間間引き型高速
フーリエ変換アルゴリズムのフローグラフである。図5
に示したグラフを構成する図6のような部分は、単位演
算であるバタフライ演算と呼ばれ、X=x+ay,Y=
x+byと計算されることを示している。
【0012】入力データx(0),x(1),x
(2),x(3),x(4),x(5),x(6),x
(7)を、ビット逆転と呼ばれる並べ替え処理によって
x(0),x(4),x(2),x(6),x(1),
x(5),x(3),x(7)と、順番を入れ替える。
その後、バタフライ演算ブロック内に示すようなバタフ
ライ演算を繰り返し、フーリエ変換されたデータX
(0),X(1),X(2),X(3),X(4),X
(5),X(6),X(7)が得られる。
(2),x(3),x(4),x(5),x(6),x
(7)を、ビット逆転と呼ばれる並べ替え処理によって
x(0),x(4),x(2),x(6),x(1),
x(5),x(3),x(7)と、順番を入れ替える。
その後、バタフライ演算ブロック内に示すようなバタフ
ライ演算を繰り返し、フーリエ変換されたデータX
(0),X(1),X(2),X(3),X(4),X
(5),X(6),X(7)が得られる。
【0013】但し、図5のバタフライ演算ブロックにお
いて、例えば単一のバタフライ演算ブロックでフーリエ
変換を行った場合、フーリエ変換後のデータX(0)〜
X(7)が得られる順番は、{X(0),X(4)},
{X(1),X(5)},{X(2),X(6)},
{X(3),X(7)}のようになる。したがって、フ
ーリエ変換後のデータを順序どおりに出力させるため
に、さらなる並べ替え処理(以下では、バタフライ出力
並べ替え処理と呼ぶ)を行う。
いて、例えば単一のバタフライ演算ブロックでフーリエ
変換を行った場合、フーリエ変換後のデータX(0)〜
X(7)が得られる順番は、{X(0),X(4)},
{X(1),X(5)},{X(2),X(6)},
{X(3),X(7)}のようになる。したがって、フ
ーリエ変換後のデータを順序どおりに出力させるため
に、さらなる並べ替え処理(以下では、バタフライ出力
並べ替え処理と呼ぶ)を行う。
【0014】以上のように、高速フーリエ変換の処理ブ
ロック106,202は、ビット逆転処理ブロック10
6a,202aと、バタフライ演算処理ブロック106
b,202bと、バタフライ出力並べ替え処理ブロック
106c,202cに分けることができる。
ロック106,202は、ビット逆転処理ブロック10
6a,202aと、バタフライ演算処理ブロック106
b,202bと、バタフライ出力並べ替え処理ブロック
106c,202cに分けることができる。
【0015】
【発明が解決しようとする課題】しかしながら、従来の
送信側のOFDM変調システムでは、図3のように逆高
速フーリエ変換でOFDM変調信号を得るまでの並べ替
え処理として、FEC符号化処理と、インターリーブ処
理と、正負の周波数入れ替え処理と、逆高速フーリエ変
換の並べ替え処理(ビット逆転処理、バタフライ出力並
べ替え処理)とを必要とし、各処理ブロックにおいて個
別に行っていた。
送信側のOFDM変調システムでは、図3のように逆高
速フーリエ変換でOFDM変調信号を得るまでの並べ替
え処理として、FEC符号化処理と、インターリーブ処
理と、正負の周波数入れ替え処理と、逆高速フーリエ変
換の並べ替え処理(ビット逆転処理、バタフライ出力並
べ替え処理)とを必要とし、各処理ブロックにおいて個
別に行っていた。
【0016】また、従来の受信側のOFDM復調システ
ムでは、図4のようにOFDM復調信号を得るまでの並
べ替え処理として、高速フーリエ変換の並べ替え処理
(ビット逆転処理、バタフライ出力並べ替え処理)と、
正負の周波数入れ替え処理と、デインターリーブ処理
と、FEC復号化処理とを必要とし、各処理ブロックに
おいて個別に行っていた。
ムでは、図4のようにOFDM復調信号を得るまでの並
べ替え処理として、高速フーリエ変換の並べ替え処理
(ビット逆転処理、バタフライ出力並べ替え処理)と、
正負の周波数入れ替え処理と、デインターリーブ処理
と、FEC復号化処理とを必要とし、各処理ブロックに
おいて個別に行っていた。
【0017】したがって、並べ替え処理のためのブロッ
クによる回路規模の増大、および、並べ替え処理による
演算時間および処理遅延時間の増大という問題があっ
た。
クによる回路規模の増大、および、並べ替え処理による
演算時間および処理遅延時間の増大という問題があっ
た。
【0018】本発明の目的は、回路規模が小さく、且
つ、高速処理可能なOFDM変復調システムおよびOF
DM変復調方法を提供することである。
つ、高速処理可能なOFDM変復調システムおよびOF
DM変復調方法を提供することである。
【0019】
【課題を解決するための手段】この発明によるOFDM
変復調システムは、送信データを所望の順番に並べ替え
るリオーダーブロックと、前記リオーダーブロックの出
力データを各信号点にマッピングするマッピングブロッ
クと、前記マッピングされたデータに逆高速フーリエ変
換を行うバタフライ演算ブロックと、前記バタフライ演
算ブロックの演算結果を所望の順番に並べ替え、出力す
るバタフライ出力並べ替えブロックとを具備することを
特徴としている。
変復調システムは、送信データを所望の順番に並べ替え
るリオーダーブロックと、前記リオーダーブロックの出
力データを各信号点にマッピングするマッピングブロッ
クと、前記マッピングされたデータに逆高速フーリエ変
換を行うバタフライ演算ブロックと、前記バタフライ演
算ブロックの演算結果を所望の順番に並べ替え、出力す
るバタフライ出力並べ替えブロックとを具備することを
特徴としている。
【0020】また、この発明によるOFDM変復調シス
テムは、受信データの同期を確立する同期ブロックと、
前記受信データをビット逆転により並べ替えを行うビッ
ト逆転ブロックと、前記ビット逆転ブロックの出力デー
タに高速フーリエ変換を行うバタフライ演算ブロック
と、前記受信データの伝送路に応じて、前記バタフライ
演算ブロックの演算結果を等化する等化ブロックと、前
記等化されたデータをデマッピングするデマッピングブ
ロックと、前記デマッピングされたデータを所望の順番
に並べ替え、出力するリオーダーブロックとを具備する
ことを特徴としている。
テムは、受信データの同期を確立する同期ブロックと、
前記受信データをビット逆転により並べ替えを行うビッ
ト逆転ブロックと、前記ビット逆転ブロックの出力デー
タに高速フーリエ変換を行うバタフライ演算ブロック
と、前記受信データの伝送路に応じて、前記バタフライ
演算ブロックの演算結果を等化する等化ブロックと、前
記等化されたデータをデマッピングするデマッピングブ
ロックと、前記デマッピングされたデータを所望の順番
に並べ替え、出力するリオーダーブロックとを具備する
ことを特徴としている。
【0021】そして、この発明によるOFDM変復調方
法は、送信データを所望の順番に並べ替えるステップ
と、前記並べ替えられたデータを各信号点にマッピング
するステップと、前記マッピングされたデータに逆高速
フーリエ変換の演算を行うステップと、前記演算結果を
所望の順番に並べ替え、出力するステップとを具備する
ことを特徴としている。
法は、送信データを所望の順番に並べ替えるステップ
と、前記並べ替えられたデータを各信号点にマッピング
するステップと、前記マッピングされたデータに逆高速
フーリエ変換の演算を行うステップと、前記演算結果を
所望の順番に並べ替え、出力するステップとを具備する
ことを特徴としている。
【0022】また、この発明によるOFDM変復調方法
は、受信データを同期させるステップと、前記受信デー
タをビット逆転により並べ替えるステップと、前記並べ
替えられた受信データに高速フーリエ変換の演算を行う
ステップと、前記受信データの伝送路に応じて、等化す
るステップと、前記受信データをデマッピングするステ
ップと、前記デマッピングされたデータを所望の順番に
並べ替え、出力するステップとを具備することを特徴と
している。
は、受信データを同期させるステップと、前記受信デー
タをビット逆転により並べ替えるステップと、前記並べ
替えられた受信データに高速フーリエ変換の演算を行う
ステップと、前記受信データの伝送路に応じて、等化す
るステップと、前記受信データをデマッピングするステ
ップと、前記デマッピングされたデータを所望の順番に
並べ替え、出力するステップとを具備することを特徴と
している。
【0023】
【発明の実施の形態】以下、図面を参照しながら本発明
の一実施の形態について説明する。本発明は、サブキャ
リア変調前(マッピング前)および復調後(デマッピン
グ後)の並べ替え処理を、OFDM変復調方法、すなわ
ち、高速フーリエ変換の並べ替え処理と組み合わせるこ
とにより、データ処理の遅延時間を短縮し、回路規模を
削減している。
の一実施の形態について説明する。本発明は、サブキャ
リア変調前(マッピング前)および復調後(デマッピン
グ後)の並べ替え処理を、OFDM変復調方法、すなわ
ち、高速フーリエ変換の並べ替え処理と組み合わせるこ
とにより、データ処理の遅延時間を短縮し、回路規模を
削減している。
【0024】本実施の形態を説明するために、フーリエ
変換には時間間引き型のものを用い、また、サブキャリ
アの変調方式にはBPSK(binary phase shift keyin
g)を用いる。BPSKとは、データxが1のときに1
とし、0のときに−1とする変調方式である。尚、以下
の説明では、OFDM1シンボルの長さは8ビットと
し、IFFT(inverse fast Fourier transform:逆高
速フーリエ変換)およびFFT(fast Fourier transfo
rm:高速フーリエ変換)の基数は2、次元は8とする。
変換には時間間引き型のものを用い、また、サブキャリ
アの変調方式にはBPSK(binary phase shift keyin
g)を用いる。BPSKとは、データxが1のときに1
とし、0のときに−1とする変調方式である。尚、以下
の説明では、OFDM1シンボルの長さは8ビットと
し、IFFT(inverse fast Fourier transform:逆高
速フーリエ変換)およびFFT(fast Fourier transfo
rm:高速フーリエ変換)の基数は2、次元は8とする。
【0025】図1は、本発明の一実施の形態におけるO
FDM変調システムのブロック図である。データの並べ
替えを行うリオーダーブロック11と、データを各信号
点にマッピングするマッピングブロック12と、IFF
Tのバタフライ演算を行うバタフライ演算ブロック13
と、バタフライ演算結果を所望の順番に出力するために
並べ替えを行うバタフライ出力並べ替えブロック14と
からなる。
FDM変調システムのブロック図である。データの並べ
替えを行うリオーダーブロック11と、データを各信号
点にマッピングするマッピングブロック12と、IFF
Tのバタフライ演算を行うバタフライ演算ブロック13
と、バタフライ演算結果を所望の順番に出力するために
並べ替えを行うバタフライ出力並べ替えブロック14と
からなる。
【0026】リオーダーブロック11は、RAM11a
と、RAM・ROM制御回路11bと、ROM11cと
からなり、次々段のバタフライ演算ブロック13で演算
可能な順番にデータが入力されるように、データの並べ
替えを行う。ROM11cには、バタフライ演算ブロッ
ク13に入力されるデータの順番を示した仕様が格納さ
れている。
と、RAM・ROM制御回路11bと、ROM11cと
からなり、次々段のバタフライ演算ブロック13で演算
可能な順番にデータが入力されるように、データの並べ
替えを行う。ROM11cには、バタフライ演算ブロッ
ク13に入力されるデータの順番を示した仕様が格納さ
れている。
【0027】バタフライ出力並べ替えブロック14は、
RAM14aと、RAM・ROM制御回路14bと、R
OM14cとからなり、所望の順番に出力されるよう
に、データの並べ替えを行う。ROM14cには、所望
の出力順番を示した仕様が格納されている。
RAM14aと、RAM・ROM制御回路14bと、R
OM14cとからなり、所望の順番に出力されるよう
に、データの並べ替えを行う。ROM14cには、所望
の出力順番を示した仕様が格納されている。
【0028】ここで、従来における各ブロックでの仕様
を、例えば次のように設定する。従来におけるFEC符
号化ブロックでの通信路符号化を、パンクチャド符号化
とする。その仕様は、
を、例えば次のように設定する。従来におけるFEC符
号化ブロックでの通信路符号化を、パンクチャド符号化
とする。その仕様は、
【0029】
【表1】
【0030】とする。また、従来のインターリーバブロ
ックの仕様は、
ックの仕様は、
【0031】
【表2】
【0032】とする。
【0033】FEC符号化ブロックに、データがx
(0),x(1),x(2),x(3),x(4),x
(5),x(6),x(7),x(8)の順番で入力さ
れる。パンクチャド符号化後のデータは、x(4)が間
引きされ、x(0),x(1),x(2),x(3),
x(5),x(6),x(7),x(8)の順番で出力
される。
(0),x(1),x(2),x(3),x(4),x
(5),x(6),x(7),x(8)の順番で入力さ
れる。パンクチャド符号化後のデータは、x(4)が間
引きされ、x(0),x(1),x(2),x(3),
x(5),x(6),x(7),x(8)の順番で出力
される。
【0034】続いて、インターリーブブロックに、FE
C符号化ブロックの出力データがx(0),x(1),
x(2),x(3),x(5),x(6),x(7),
x(8)の順番で入力される。インターリーブ後のデー
タは、x(0),x(2),x(5),x(7),x
(1),x(3),x(6),x(8)の順番で並べ替
えられ、出力される。
C符号化ブロックの出力データがx(0),x(1),
x(2),x(3),x(5),x(6),x(7),
x(8)の順番で入力される。インターリーブ後のデー
タは、x(0),x(2),x(5),x(7),x
(1),x(3),x(6),x(8)の順番で並べ替
えられ、出力される。
【0035】そして、インターリーブブロックの出力デ
ータx(0),x(2),x(5),x(7),x
(1),x(3),x(6),x(8)は、各信号点に
マッピングされる。マッピングされたデータを、y
(0),y(1),y(2),y(3),y(4),y
(5),y(6),y(7)とする。インターリーブ後
のデータをBPSKで変調(マッピング)しても、デー
タの順番は変わらない。
ータx(0),x(2),x(5),x(7),x
(1),x(3),x(6),x(8)は、各信号点に
マッピングされる。マッピングされたデータを、y
(0),y(1),y(2),y(3),y(4),y
(5),y(6),y(7)とする。インターリーブ後
のデータをBPSKで変調(マッピング)しても、デー
タの順番は変わらない。
【0036】また、従来の正負の周波数入れ替えブロッ
クの仕様を、
クの仕様を、
【0037】
【表3】
【0038】とする。また、ビット逆転ブロックの仕様
は、
は、
【0039】
【表4】
【0040】とする。
【0041】正負の周波数入れ替えブロックに、データ
がy(0),y(1),y(2),y(3),y
(4),y(5),y(6),y(7)の順番で入力さ
れる。正負の周波数入れ替え後のデータは、y(4),
y(5),y(6),y(7),y(0),y(1),
y(2),y(3)の順番で出力される。
がy(0),y(1),y(2),y(3),y
(4),y(5),y(6),y(7)の順番で入力さ
れる。正負の周波数入れ替え後のデータは、y(4),
y(5),y(6),y(7),y(0),y(1),
y(2),y(3)の順番で出力される。
【0042】続いて、ビット逆転ブロックに、正負の周
波数入れ替えブロックの出力データがy(4),y
(5),y(6),y(7),y(0),y(1),y
(2),y(3)の順番で入力される。ビット逆転後の
データは、y(4),y(0),y(6),y(2),
y(5),y(1),y(7),y(3)の順番で出力
される。
波数入れ替えブロックの出力データがy(4),y
(5),y(6),y(7),y(0),y(1),y
(2),y(3)の順番で入力される。ビット逆転後の
データは、y(4),y(0),y(6),y(2),
y(5),y(1),y(7),y(3)の順番で出力
される。
【0043】これら4回の並べ替え処理を各ブロックで
個別に行うと、処理遅延が大きく、且つ、回路規模が大
きくなってしまう。そこで、本実施の形態では、従来に
おける4回の並べ替え処理を、リオーダーブロックでの
1回の並べ替え処理で適応させる。上記従来における並
べ替えの仕様に合わせると、本実施の形態におけるリオ
ーダーブロック11の仕様は、
個別に行うと、処理遅延が大きく、且つ、回路規模が大
きくなってしまう。そこで、本実施の形態では、従来に
おける4回の並べ替え処理を、リオーダーブロックでの
1回の並べ替え処理で適応させる。上記従来における並
べ替えの仕様に合わせると、本実施の形態におけるリオ
ーダーブロック11の仕様は、
【0044】
【表5】
【0045】となる。
【0046】リオーダーブロック11に、図示されてい
ないスクランブルブロックでスクランブルされたデータ
がx(0),x(1),x(2),x(3),x
(4),x(5),x(6),x(7),x(8)の順
番で入力される。RAM11aに、入力された順番通り
にデータが書き込まれる。RAM・ROM制御回路11
bにより、ROM11cから仕様が読み出される。そし
て、この仕様に応じて、RAM11aからデータが読み
出される。リオーダー後のデータは、(x(1),x
(0),x(6),x(5),x(3),x(2),x
(8),x(7))の順番で出力される。
ないスクランブルブロックでスクランブルされたデータ
がx(0),x(1),x(2),x(3),x
(4),x(5),x(6),x(7),x(8)の順
番で入力される。RAM11aに、入力された順番通り
にデータが書き込まれる。RAM・ROM制御回路11
bにより、ROM11cから仕様が読み出される。そし
て、この仕様に応じて、RAM11aからデータが読み
出される。リオーダー後のデータは、(x(1),x
(0),x(6),x(5),x(3),x(2),x
(8),x(7))の順番で出力される。
【0047】リオーダーされたデータは、マッピングブ
ロック12に入力され、各信号点にマッピングされる。
マッピングされたデータを、例えば、z(0)〜z
(7)とする。インターリーブ後のデータをBPSKで
変調(マッピング)しても、データの順番は変わらな
い。マッピングされたデータは、z(0)〜z(7)の
順番でバタフライ演算ブロック13に入力される。バタ
フライ演算ブロック13で、逆高速フーリエ変換のバタ
フライ演算が行われる。そして、バタフライ演算結果
は、バタフライ出力並べ替えブロック14で所望の順番
に並べ替えられ、出力される。
ロック12に入力され、各信号点にマッピングされる。
マッピングされたデータを、例えば、z(0)〜z
(7)とする。インターリーブ後のデータをBPSKで
変調(マッピング)しても、データの順番は変わらな
い。マッピングされたデータは、z(0)〜z(7)の
順番でバタフライ演算ブロック13に入力される。バタ
フライ演算ブロック13で、逆高速フーリエ変換のバタ
フライ演算が行われる。そして、バタフライ演算結果
は、バタフライ出力並べ替えブロック14で所望の順番
に並べ替えられ、出力される。
【0048】このように、本実施の形態では、バタフラ
イ演算より前の4回の並べ替え処理をリオーダーブロッ
ク11での1回の並び替え処理にまとめて、従来と同じ
処理結果を得ている。したがって、本実施の形態では、
従来の並べ替え処理に比べて少ない並べ替え処理で済む
ため、処理遅延を抑えることができる。また、従来では
並べ替え処理を各ブロックで個別に行っていたのに対
し、本実施の形態では、複数の並べ替え処理をリオーダ
ーブロック11において1回の並べ替え処理で行うの
で、回路規模を小さくすることができる。
イ演算より前の4回の並べ替え処理をリオーダーブロッ
ク11での1回の並び替え処理にまとめて、従来と同じ
処理結果を得ている。したがって、本実施の形態では、
従来の並べ替え処理に比べて少ない並べ替え処理で済む
ため、処理遅延を抑えることができる。また、従来では
並べ替え処理を各ブロックで個別に行っていたのに対
し、本実施の形態では、複数の並べ替え処理をリオーダ
ーブロック11において1回の並べ替え処理で行うの
で、回路規模を小さくすることができる。
【0049】特に、上記の本実施の形態では、従来サブ
キャリアの変調後に行っていたIFFTブロックでのビ
ット逆転処理を、本実施の形態におけるリオーダーブロ
ック11内の処理に含ませている。従来、マッピング処
理より後に行われていたビット逆転処理を、本実施の形
態では、マッピング処理より前のリオーダーブロック1
1で行っている。従来の処理の順番を替えても同様の結
果を得られ、並べ替え処理の減少による処理遅延の抑制
効果、および、回路規模の縮小効果を得ることができ
る。
キャリアの変調後に行っていたIFFTブロックでのビ
ット逆転処理を、本実施の形態におけるリオーダーブロ
ック11内の処理に含ませている。従来、マッピング処
理より後に行われていたビット逆転処理を、本実施の形
態では、マッピング処理より前のリオーダーブロック1
1で行っている。従来の処理の順番を替えても同様の結
果を得られ、並べ替え処理の減少による処理遅延の抑制
効果、および、回路規模の縮小効果を得ることができ
る。
【0050】また、従来の4つの並べ替え処理のうち、
連続した2つまたは3つの並べ替え処理をまとめてリオ
ーダーブロックで行ってもよい。この場合、リオーダー
ブロック内に含まれないその他の並べ替え処理を行う従
来のブロックは残る。例えば、インターリーブの処理
と、正負の周波数入れ替え処理と、ビット逆転処理の3
回の並べ替え処理をまとめて、1回の並べ替え処理とし
て仕様を設定したリオーダーブロックで処理を行っても
よい。
連続した2つまたは3つの並べ替え処理をまとめてリオ
ーダーブロックで行ってもよい。この場合、リオーダー
ブロック内に含まれないその他の並べ替え処理を行う従
来のブロックは残る。例えば、インターリーブの処理
と、正負の周波数入れ替え処理と、ビット逆転処理の3
回の並べ替え処理をまとめて、1回の並べ替え処理とし
て仕様を設定したリオーダーブロックで処理を行っても
よい。
【0051】この場合の変調システムは、FEC符号化
ブロックと、リオーダーブロックと、マッピングブロッ
クと、バタフライ演算ブロックと、バタフライ出力並べ
替えブロックとからなる。
ブロックと、リオーダーブロックと、マッピングブロッ
クと、バタフライ演算ブロックと、バタフライ出力並べ
替えブロックとからなる。
【0052】従来の3回の並べ替え処理を、リオーダー
ブロックで1回の並べ替え処理として仕様を設定するこ
とで、従来と同様の結果を得ることができる。また、3
回分の並べ替え処理をまとめても、処理遅延を抑えるこ
とができ、回路規模を小さくすることができる。
ブロックで1回の並べ替え処理として仕様を設定するこ
とで、従来と同様の結果を得ることができる。また、3
回分の並べ替え処理をまとめても、処理遅延を抑えるこ
とができ、回路規模を小さくすることができる。
【0053】その他に、従来の並べ替え処理の、(1)
正負の周波数入れ替え処理とビット逆転の処理、(2)
正負の周波数入れ替え処理とインターリーブ処理、
(3)インターリーブ処理とFEC符号化処理、(4)
正負の周波数入れ替え処理とインターリーブ処理とFE
C符号化処理、をまとめて、リオーダーブロックを構成
することも可能である。
正負の周波数入れ替え処理とビット逆転の処理、(2)
正負の周波数入れ替え処理とインターリーブ処理、
(3)インターリーブ処理とFEC符号化処理、(4)
正負の周波数入れ替え処理とインターリーブ処理とFE
C符号化処理、をまとめて、リオーダーブロックを構成
することも可能である。
【0054】本実施の形態によれば、従来における並べ
替え処理をまとめることで、並べ替え処理にかかる演算
回数を削減できるので、処理遅延を抑えることができ、
且つ、回路規模も小さくすることができる。
替え処理をまとめることで、並べ替え処理にかかる演算
回数を削減できるので、処理遅延を抑えることができ、
且つ、回路規模も小さくすることができる。
【0055】図2は、本発明の一実施の形態におけるO
FDM復調システムのブロック図である。受信データの
同期を確立する同期ブロック21と、同期が確立された
受信データをビット逆転により並べ替えを行うビット逆
転ブロック22と、FFTのバタフライ演算を行うバタ
フライ演算ブロック23と、受信データの伝送路に応じ
てバタフライ演算ブロックの演算結果のデータを等化す
る等化ブロック24と、データをデマッピングするデマ
ッピングブロック25と、データを所望の順番に並べ替
えを行うリオーダーブロック26とからなる。
FDM復調システムのブロック図である。受信データの
同期を確立する同期ブロック21と、同期が確立された
受信データをビット逆転により並べ替えを行うビット逆
転ブロック22と、FFTのバタフライ演算を行うバタ
フライ演算ブロック23と、受信データの伝送路に応じ
てバタフライ演算ブロックの演算結果のデータを等化す
る等化ブロック24と、データをデマッピングするデマ
ッピングブロック25と、データを所望の順番に並べ替
えを行うリオーダーブロック26とからなる。
【0056】ビット逆転ブロック22は、RAM22a
と、RAM・ROM制御回路22bと、ROM22cと
からなり、次段のバタフライ演算ブロック23で演算可
能な順番にデータが入力されるように、データの並べ替
えを行う。ROM22cには、バタフライ演算ブロック
23に入力されるデータの順番を示した仕様が格納され
ている。
と、RAM・ROM制御回路22bと、ROM22cと
からなり、次段のバタフライ演算ブロック23で演算可
能な順番にデータが入力されるように、データの並べ替
えを行う。ROM22cには、バタフライ演算ブロック
23に入力されるデータの順番を示した仕様が格納され
ている。
【0057】リオーダーブロック26は、RAM26a
と、RAM・ROM制御回路26bと、ROM26cと
からなり、バタフライ演算ブロック23の演算結果が所
望の順番で出力されるように、データの並べ替えを行
う。ROM26cには、所望の出力順番を示した仕様が
格納されている。
と、RAM・ROM制御回路26bと、ROM26cと
からなり、バタフライ演算ブロック23の演算結果が所
望の順番で出力されるように、データの並べ替えを行
う。ROM26cには、所望の出力順番を示した仕様が
格納されている。
【0058】ここで、従来における各ブロックでの仕様
を、例えば次のように設定する。従来のバタフライ出力
並べ替えブロックの仕様は、
を、例えば次のように設定する。従来のバタフライ出力
並べ替えブロックの仕様は、
【0059】
【表6】
【0060】とする。また、従来の正負の周波数入れ替
えブロックの仕様は、
えブロックの仕様は、
【0061】
【表7】
【0062】とする。
【0063】バタフライ演算ブロックに、ビット逆転ブ
ロックでビット逆転されたデータがX(0)、X
(4),X(2),X(6),X(1),X(5),X
(3),X(7)の順番で入力される。バタフライ演算
後のデータは、x(0),x(4),x(1),x
(5),x(2),x(6),x(3),x(7)の順
番で出力される。
ロックでビット逆転されたデータがX(0)、X
(4),X(2),X(6),X(1),X(5),X
(3),X(7)の順番で入力される。バタフライ演算
後のデータは、x(0),x(4),x(1),x
(5),x(2),x(6),x(3),x(7)の順
番で出力される。
【0064】続いて、バタフライ出力並べ替えブロック
に、バタフライ演算ブロックの出力データがx(0),
x(4),x(1),x(5),x(2),x(6),
x(3),x(7)で入力される。バタフライ出力並べ
替え後のデータは、x(0),x(1),x(2),x
(3),x(4),x(5),x(6),x(7)の順
番で出力される。
に、バタフライ演算ブロックの出力データがx(0),
x(4),x(1),x(5),x(2),x(6),
x(3),x(7)で入力される。バタフライ出力並べ
替え後のデータは、x(0),x(1),x(2),x
(3),x(4),x(5),x(6),x(7)の順
番で出力される。
【0065】そして、正負の周波数入れ替えブロック
に、バタフライ出力並べ替えブロックの出力データがx
(0),x(1),x(2),x(3),x(4),x
(5),x(6),x(7)の順番で入力される。正負
の周波数入れ替え後のデータは、x(4),x(5),
x(6),x(7),x(0),x(1),x(2),
x(3)の順番で出力される。
に、バタフライ出力並べ替えブロックの出力データがx
(0),x(1),x(2),x(3),x(4),x
(5),x(6),x(7)の順番で入力される。正負
の周波数入れ替え後のデータは、x(4),x(5),
x(6),x(7),x(0),x(1),x(2),
x(3)の順番で出力される。
【0066】そして、正負の周波数入れ替えブロックの
出力データx(4),x(5),x(6),x(7),
x(0),x(1),x(2),x(3)は、各信号点
からデマッピングされる。デマッピングされたデータ
を、y(0),y(1),y(2),y(3),y
(4),y(5),y(6),y(7)とする。正負の
周波数入れ替え後のデータをBPSKで復調(デマッピ
ング)しても、データの順番は変わらない。
出力データx(4),x(5),x(6),x(7),
x(0),x(1),x(2),x(3)は、各信号点
からデマッピングされる。デマッピングされたデータ
を、y(0),y(1),y(2),y(3),y
(4),y(5),y(6),y(7)とする。正負の
周波数入れ替え後のデータをBPSKで復調(デマッピ
ング)しても、データの順番は変わらない。
【0067】また、従来のデインターリーバブロックの
仕様を、
仕様を、
【0068】
【表8】
【0069】とする。また、FEC復号化ブロックの仕
様は、
様は、
【0070】
【表9】
【0071】とし、5番目の出力にはDummyビット
が出力されるものとする。
が出力されるものとする。
【0072】デインターリーブブロックに、デマッピン
グブロックの出力データがy(0),y(1),y
(2),y(3),y(4),y(5),y(6),y
(7)の順番で入力される。デインターリーブ後のデー
タは、y(0),y(4),y(1),y(5),y
(2),y(6),y(3)の順番で並べ替えられ、出
力される。
グブロックの出力データがy(0),y(1),y
(2),y(3),y(4),y(5),y(6),y
(7)の順番で入力される。デインターリーブ後のデー
タは、y(0),y(4),y(1),y(5),y
(2),y(6),y(3)の順番で並べ替えられ、出
力される。
【0073】そして、FEC復号化ブロックに、デイン
ターリーブブロックの出力データが入力され、Dumm
yデータが挿入される。FEC復号化後は、y(0),
y(4),y(1),y(5),Dummy,y
(2),y(6),y(3),y(7)の順番で出力さ
れる。
ターリーブブロックの出力データが入力され、Dumm
yデータが挿入される。FEC復号化後は、y(0),
y(4),y(1),y(5),Dummy,y
(2),y(6),y(3),y(7)の順番で出力さ
れる。
【0074】これら4回の並べ替え処理を各ブロックで
個別に行うと、処理遅延が大きく、且つ、回路規模が大
きくなってしまう。そこで、本実施の形態では、従来に
おける4回の並べ替え処理を、リオーダーブロック26
での1回の並べ替え処理で適応させる。上記従来におけ
る並べ替えの仕様に合わせると、本実施の形態における
リオーダーブロック26の仕様は、
個別に行うと、処理遅延が大きく、且つ、回路規模が大
きくなってしまう。そこで、本実施の形態では、従来に
おける4回の並べ替え処理を、リオーダーブロック26
での1回の並べ替え処理で適応させる。上記従来におけ
る並べ替えの仕様に合わせると、本実施の形態における
リオーダーブロック26の仕様は、
【0075】
【表10】
【0076】となる。
【0077】受信したデータは、同期ブロック21で同
期が確立される。そして、ビット逆転ブロック22に、
同期が確立されたデータがX(0)〜X(7)の順番で
入力される。RAM22aに、入力された順番通りにデ
ータが書き込まれる。RAM・ROM制御回路22bに
より、ROM22cから仕様が読み出される。そして、
この仕様に応じて、RAM22aからデータが読み出さ
れる。ビット逆転ブロック22でデータは、X(0)、
X(4),X(1),X(5),X(2),X(6),
X(3),X(7)に並べ替えられ、出力される。ビッ
ト逆転されたデータは、バタフライ演算ブロック23に
入力され、高速フーリエ変換のバタフライ演算が行われ
る。そして、バタフライ演算結果x(0)〜x(7)
は、伝送路の状態に応じて、等化ブロック24で等化処
理が行われる。
期が確立される。そして、ビット逆転ブロック22に、
同期が確立されたデータがX(0)〜X(7)の順番で
入力される。RAM22aに、入力された順番通りにデ
ータが書き込まれる。RAM・ROM制御回路22bに
より、ROM22cから仕様が読み出される。そして、
この仕様に応じて、RAM22aからデータが読み出さ
れる。ビット逆転ブロック22でデータは、X(0)、
X(4),X(1),X(5),X(2),X(6),
X(3),X(7)に並べ替えられ、出力される。ビッ
ト逆転されたデータは、バタフライ演算ブロック23に
入力され、高速フーリエ変換のバタフライ演算が行われ
る。そして、バタフライ演算結果x(0)〜x(7)
は、伝送路の状態に応じて、等化ブロック24で等化処
理が行われる。
【0078】等化処理されたデータは、デマッピングブ
ロック25に入力される。デマッピングブロック25で
デマッピングされたデータを、例えば、z(0)〜z
(7)とする。等化処理後のデータをBPSKで復調
(デマッピング)しても、データの順番は変わらない。
ロック25に入力される。デマッピングブロック25で
デマッピングされたデータを、例えば、z(0)〜z
(7)とする。等化処理後のデータをBPSKで復調
(デマッピング)しても、データの順番は変わらない。
【0079】デマッピングされたデータが、リオーダー
ブロック26に、z(0)〜z(7)の順番で入力され
る。RAM26aに、入力された順番通りにデータが書
き込まれる。RAM・ROM制御回路26bにより、R
OM26cから仕様が読み出される。そして、この仕様
に応じて、RAM26aからデータが読み出される。リ
オーダー後のデータは、所望の順番で出力される。そし
て、図示されていないデスクランブルブロックでデスク
ランブルされ、復調される。
ブロック26に、z(0)〜z(7)の順番で入力され
る。RAM26aに、入力された順番通りにデータが書
き込まれる。RAM・ROM制御回路26bにより、R
OM26cから仕様が読み出される。そして、この仕様
に応じて、RAM26aからデータが読み出される。リ
オーダー後のデータは、所望の順番で出力される。そし
て、図示されていないデスクランブルブロックでデスク
ランブルされ、復調される。
【0080】このように、本実施の形態では、バタフラ
イ演算より後の4回の並べ替え処理をリオーダーブロッ
ク26での1回の並び替え処理にまとめて、従来と同じ
処理結果を得ている。したがって、本実施の形態では、
従来の並べ替え処理に比べて少ない並べ替え処理で済む
ため、処理遅延を抑えることができる。また、従来では
並べ替え処理を各ブロックで個別に行っていたのに対
し、本実施の形態では、複数の並べ替え処理をリオーダ
ーブロック26において1回の並べ替え処理で行うの
で、回路規模を小さくすることができる。
イ演算より後の4回の並べ替え処理をリオーダーブロッ
ク26での1回の並び替え処理にまとめて、従来と同じ
処理結果を得ている。したがって、本実施の形態では、
従来の並べ替え処理に比べて少ない並べ替え処理で済む
ため、処理遅延を抑えることができる。また、従来では
並べ替え処理を各ブロックで個別に行っていたのに対
し、本実施の形態では、複数の並べ替え処理をリオーダ
ーブロック26において1回の並べ替え処理で行うの
で、回路規模を小さくすることができる。
【0081】特に、上記の本実施の形態では、従来サブ
キャリアの復調前に行っていたFFTブロックでのバタ
フライ出力並べ替え処理を、本実施の形態におけるリオ
ーダーブロック26内の処理に含ませている。従来、デ
マッピング処理より前に行われていたバタフライ出力並
べ替え処理を、本実施の形態では、マッピング処理より
後のリオーダーブロック26で行っている。従来の処理
の順番を替えても同様の結果を得られ、並べ替え処理の
減少による処理遅延の抑制効果、および、回路規模の縮
小効果を得ることができる。
キャリアの復調前に行っていたFFTブロックでのバタ
フライ出力並べ替え処理を、本実施の形態におけるリオ
ーダーブロック26内の処理に含ませている。従来、デ
マッピング処理より前に行われていたバタフライ出力並
べ替え処理を、本実施の形態では、マッピング処理より
後のリオーダーブロック26で行っている。従来の処理
の順番を替えても同様の結果を得られ、並べ替え処理の
減少による処理遅延の抑制効果、および、回路規模の縮
小効果を得ることができる。
【0082】また、従来の4つの並べ替え処理のうち、
連続した2つまたは3つの並べ替え処理をまとめてリオ
ーダーブロックで行ってもよい。この場合、リオーダー
ブロック内に含まれないその他の並べ替え処理を行うブ
ロックは残る。例えば、バタフライ出力並べ替え処理
と、正負の周波数入れ替え処理と、デインターリーブ処
理の3つの並べ替え処理をまとめて、1回の並べ替え処
理として仕様を設定したリオーダーブロックで処理を行
ってもよい。
連続した2つまたは3つの並べ替え処理をまとめてリオ
ーダーブロックで行ってもよい。この場合、リオーダー
ブロック内に含まれないその他の並べ替え処理を行うブ
ロックは残る。例えば、バタフライ出力並べ替え処理
と、正負の周波数入れ替え処理と、デインターリーブ処
理の3つの並べ替え処理をまとめて、1回の並べ替え処
理として仕様を設定したリオーダーブロックで処理を行
ってもよい。
【0083】この場合のOFDM復調システムは、ビッ
ト逆転ブロックと、バタフライ演算ブロックと、等化ブ
ロックと、デマッピングブロックと、リオーダーブロッ
クと、FEC復号化ブロックとからなる。
ト逆転ブロックと、バタフライ演算ブロックと、等化ブ
ロックと、デマッピングブロックと、リオーダーブロッ
クと、FEC復号化ブロックとからなる。
【0084】従来の3回の並べ替え処理を、リオーダー
ブロックで1回の並べ替え処理として仕様を設定するこ
とで、従来と同様の結果を得ることができる。また、3
回分の並べ替え処理をまとめても、処理遅延を抑えるこ
とができ、回路規模を小さくすることができる。
ブロックで1回の並べ替え処理として仕様を設定するこ
とで、従来と同様の結果を得ることができる。また、3
回分の並べ替え処理をまとめても、処理遅延を抑えるこ
とができ、回路規模を小さくすることができる。
【0085】その他に、従来の並べ替え処理の、(1)
バタフライ出力並べ替え処理と正負の周波数入れ替え処
理、(2)正負の周波数入れ替え処理とデインターリー
ブ処理、(3)デインターリーブ処理とFEC復号化処
理、(4)正負の周波数入れ替え処理とデインターリー
ブ処理とFEC復号化処理、をまとめて、リオーダーブ
ロックを構成することも可能である。
バタフライ出力並べ替え処理と正負の周波数入れ替え処
理、(2)正負の周波数入れ替え処理とデインターリー
ブ処理、(3)デインターリーブ処理とFEC復号化処
理、(4)正負の周波数入れ替え処理とデインターリー
ブ処理とFEC復号化処理、をまとめて、リオーダーブ
ロックを構成することも可能である。
【0086】本実施の形態によれば、従来における並べ
替え処理をまとめることで、並べ替え処理にかかる演算
回数を削減できるので、処理遅延を抑えることができ、
且つ、回路規模も小さくすることができる。
替え処理をまとめることで、並べ替え処理にかかる演算
回数を削減できるので、処理遅延を抑えることができ、
且つ、回路規模も小さくすることができる。
【0087】上記説明では簡単のために、サブキャリア
の変調方式をBPSKとしたが、これがQPSK(quad
rature phase shift keying)、あるいは、QAM(qua
drature amplitude modulation)などの他の変調方式で
も、同様な処理結果および効果を得ることができる。
の変調方式をBPSKとしたが、これがQPSK(quad
rature phase shift keying)、あるいは、QAM(qua
drature amplitude modulation)などの他の変調方式で
も、同様な処理結果および効果を得ることができる。
【0088】また、時間間引き型FFTのかわりに、周
波数間引き型FFTを用いても同様な結果および効果を
得ることができる。
波数間引き型FFTを用いても同様な結果および効果を
得ることができる。
【0089】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。
おいて、種々変形実施可能なことは勿論である。
【0090】
【発明の効果】本実施の形態によれば、従来における並
べ替え処理をまとめることで、並べ替え処理にかかる演
算回数を削減できるので、処理遅延を抑えることがで
き、且つ、回路規模も小さくすることができる。
べ替え処理をまとめることで、並べ替え処理にかかる演
算回数を削減できるので、処理遅延を抑えることがで
き、且つ、回路規模も小さくすることができる。
【図1】本発明の一実施の形態におけるOFDM変調シ
ステムのブロック図。
ステムのブロック図。
【図2】本発明の一実施の形態におけるOFDM復調シ
ステムのブロック図。
ステムのブロック図。
【図3】従来におけるOFDM変調システムのブロック
図。
図。
【図4】従来におけるOFDM復調システムのブロック
図。
図。
【図5】従来における高速フーリエ変換ブロックの詳細
なブロック図。
なブロック図。
【図6】バタフライ演算の単位演算を示したグラフ。
11,26…リオーダーブロック
11a,26a…RAM
11b,26b…RAM・ROM制御回路
11c,26c…ROM
12,104…マッピングブロック
13,22,106b,202b…バタフライ演算ブロ
ック 14,106c,202c…バタフライ出力並べ替えブ
ロック 21,201…同期ブロック 22,106a,202a…ビット逆転ブロック 24,204…等化ブロック 25,205…デマッピングブロック 106…IFFTブロック 202…FFTブロック
ック 14,106c,202c…バタフライ出力並べ替えブ
ロック 21,201…同期ブロック 22,106a,202a…ビット逆転ブロック 24,204…等化ブロック 25,205…デマッピングブロック 106…IFFTブロック 202…FFTブロック
Claims (11)
- 【請求項1】送信データを所望の順番に並べ替えるリオ
ーダーブロックと、 前記リオーダーブロックの出力データを各信号点にマッ
ピングするマッピングブロックと、 前記マッピングされたデータに逆高速フーリエ変換を行
うバタフライ演算ブロックと、 前記バタフライ演算ブロックの演算結果を所望の順番に
並べ替え、出力するバタフライ出力並べ替えブロックと
を具備することを特徴とするOFDM変復調システム。 - 【請求項2】前記リオーダーブロックは、 前記バタフライ演算ブロックでの演算に応じた順番に並
べ替えることを特徴とする請求項1に記載のOFDM変
復調システム。 - 【請求項3】受信データの同期を確立する同期ブロック
と、 前記受信データをビット逆転により並べ替えを行うビッ
ト逆転ブロックと、 前記ビット逆転ブロックの出力データに高速フーリエ変
換を行うバタフライ演算ブロックと、 前記受信データの伝送路に応じて、前記バタフライ演算
ブロックの演算結果を等化する等化ブロックと、 前記等化されたデータをデマッピングするデマッピング
ブロックと、 前記デマッピングされたデータを所望の順番に並べ替
え、出力するリオーダーブロックとを具備することを特
徴とするOFDM変復調システム。 - 【請求項4】前記バタフライ演算ブロックは、 時間間引き型高速フーリエ変換であることを特徴とする
請求項1または3に記載のOFDM変復調システム。 - 【請求項5】前記バタフライ演算ブロックは、 周波数間引き型高速フーリエ変換であることを特徴とす
る請求項1または3に記載のOFDM変復調システム。 - 【請求項6】送信データを所望の順番に並べ替えるステ
ップと、 前記並べ替えられたデータを各信号点にマッピングする
ステップと、 前記マッピングされたデータに逆高速フーリエ変換の演
算を行うステップと、 前記演算結果を所望の順番に並べ替え、出力するステッ
プとを具備することを特徴とするOFDM変復調方法。 - 【請求項7】前記並べ替えステップは、 前記演算ステップでの演算に応じた順番に並べ替えるこ
とを特徴とする請求項6に記載のOFDM変復調方法。 - 【請求項8】前記逆高速フーリエ変換の演算は、 バタフライ演算であることを特徴とする請求項7に記載
のOFDM変復調方法。 - 【請求項9】受信データを同期させるステップと、 前記受信データをビット逆転により並べ替えるステップ
と、 前記並べ替えられた受信データに高速フーリエ変換の演
算を行うステップと、 前記受信データの伝送路に応じて、等化するステップ
と、 前記受信データをデマッピングするステップと、 前記デマッピングされたデータを所望の順番に並べ替
え、出力するステップとを具備することを特徴とするO
FDM変復調方法。 - 【請求項10】前記出力されたデータは、 復調されたデータであることを特徴とする請求項9に記
載のOFDM変復調方法。 - 【請求項11】前記高速フーリエ変換の演算は、 バタフライ演算であることを特徴とする請求項9に記載
のOFDM変復調方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001249511A JP2003060614A (ja) | 2001-08-20 | 2001-08-20 | Ofdm変復調システムおよびofdm変復調方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001249511A JP2003060614A (ja) | 2001-08-20 | 2001-08-20 | Ofdm変復調システムおよびofdm変復調方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003060614A true JP2003060614A (ja) | 2003-02-28 |
Family
ID=19078502
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001249511A Pending JP2003060614A (ja) | 2001-08-20 | 2001-08-20 | Ofdm変復調システムおよびofdm変復調方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003060614A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008000116A1 (fr) * | 2006-06-21 | 2008-01-03 | Zte Corporation | Procédé de multiplexage de données pour un système de communication d'accès multiple par répartition orthogonale de la fréquence |
US7907686B2 (en) * | 2006-11-16 | 2011-03-15 | Electronics And Telecommunications Research Institute | Demodulating device and method in orthogonal frequency division multiple access communication system |
-
2001
- 2001-08-20 JP JP2001249511A patent/JP2003060614A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008000116A1 (fr) * | 2006-06-21 | 2008-01-03 | Zte Corporation | Procédé de multiplexage de données pour un système de communication d'accès multiple par répartition orthogonale de la fréquence |
US7907686B2 (en) * | 2006-11-16 | 2011-03-15 | Electronics And Telecommunications Research Institute | Demodulating device and method in orthogonal frequency division multiple access communication system |
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