KR20040070648A - Sti 갭필 마진 제조 방법 - Google Patents
Sti 갭필 마진 제조 방법 Download PDFInfo
- Publication number
- KR20040070648A KR20040070648A KR1020030006822A KR20030006822A KR20040070648A KR 20040070648 A KR20040070648 A KR 20040070648A KR 1020030006822 A KR1020030006822 A KR 1020030006822A KR 20030006822 A KR20030006822 A KR 20030006822A KR 20040070648 A KR20040070648 A KR 20040070648A
- Authority
- KR
- South Korea
- Prior art keywords
- photoresist
- nitride
- substrate
- sti
- oxide layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 10
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 150000004767 nitrides Chemical class 0.000 claims abstract description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims abstract 4
- 238000001039 wet etching Methods 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 238000001312 dry etching Methods 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- 238000002955 isolation Methods 0.000 abstract description 3
- 239000000126 substance Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Plasma & Fusion (AREA)
- Element Separation (AREA)
Abstract
본 발명은 STI(Shallow Trench Isolation)를 이루는 트렌치(trench)의 상층부를 넓혀 후속 산화막 채우기 공정의 마진을 제조하는 방법에 관한 것이다. 종래에는 트렌치의 폭을 작게 하면서 깊게 형성함에 따라 갭필(gap fill)은 더욱 어려워지게 되고, 그에 따른 갭필 불량은 후속 화학적 기계적 연마(CMP) 공정에서 평탄화에 많은 문제를 유발시킨다. 본 발명은 트렌치 영역의 상층부를 넓혀서 후속 산화막 채우기(oxide gap fill) 공정의 마진을 확보하여 STI 갭필이 잘 이루어지도록 한다. 따라서, 소자간의 절연이 극대화되고 후속 화학적 기계적 연마 공정에서 평탄화가 잘 이루어진다.
Description
본 발명은 STI 갭필 마진(Shallow Trench Isolation gap fill margin) 제조 방법에 관한 것으로, 특히, STI를 이루는 트렌치(trench)의 상층부를 넓혀 후속 산화막 채우기 공정의 마진을 제조하는 방법에 관한 것이다.
반도체 소자가 점차 쉬링크(shrink)되어감에 따라 소자간 절연의 중요성이 더욱 더 대두되고 있으며, 또한 얼마나 폭을 작게하고 깊게 트렌치를 형성 할 수 있느냐 하는 것이 중요한 문제로 등장하고 있다.
그러나, 트렌치의 폭을 작게 하면서 깊게 형성함에 따라 갭필은 더욱 어려워지게 되고, 그에 따른 갭필 불량은 후속 화학적 기계적 연마(CMP) 공정에서 평탄화에 많은 문제를 유발시킨다.
본 발명은 상술한 결점을 해결하기 위하여 안출한 것으로, STI를 이루는 나이트라이드(nitride)의 프로파일(profile)을 개선하여 오버 행(over hang)에 의한 갭필 불량을 방지하는 STI 갭필 마진 제조 방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1h는 본 발명에 따른 STI 갭필 마진 제조 방법의 일 실시예를 공정별로 나타낸 단면도.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1h는 본 발명에 따른 STI 갭필 마진 제조 방법의 일 실시예를 공정별로 나타낸 단면도이다.
먼저, 도 1a와 같이 실리콘 기판(10) 위에 패드 산화막(pad oxide)(12), 나이트라이드(14), 및 산화막(16)을 차례로 적층한다. STI 영역을 제외한 표면에 포토 레지스트(Photo Resist : PR)(18)를 선택적으로 패터닝(patterning)한다.
도 1b와 같이 건식 식각을 수행하여 필드(field) 역할을 수행 할 STI 영역 즉, 포토 레지스트(18) 영역 이외의 산화막(16) 전부와 나이트라이드(14)의 일정 깊이 까지를 제거한다.
도 1c와 같이 습식 식각을 수행하여 패턴에 영향을 주지 않으면서 산화막(16)만 라운드(round) 식각한다.
도 1d와 같이 개구부 영역을 확장하기 위해 포토 레지스트(18)의 내측을 일정량 제거한다. 이때, 다른 막질에 영향을 주지 않는 O2 플라즈마(plasma)를 이용한다.
도 1e와 같이 나이트라이드(14)를 추가로 식각하여 나이트라이드(14) 내측상면 모서리 부분이 경사 형태로 되도록 한다. 즉, 남아있는 나이트라이드(14)의 두께만큼만 식각을 하게되고, 또한 패턴 자체가 확대된 상태이며 상부의 산화막(16)이 라운드 형태로 식각되어져 있으므로 자연스럽게 경사 식각 프로파일(slope etched profile)이 만들어지게 된다.
도 1f와 같이 드러난 기판(10)을 일정 깊이 제거하여 트렌치를 형성한다. 이때, Cl 플라즈마 베이스(plasma base)로 기판(10)을 식각하여 나이트라이드(14)에 대한 영향은 없다.
도 1g와 같이 포토 레지스트(18)를 제거한다. 습식 식각하여 산화막(16)을 제거한다.
도 1h와 같이 STI 채우기용인 산화막(20)을 전표면에 증착한다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주 내에서 당업자에 의해 여러 가지 변형이 가능하다.
이상에서 설명한 바와 같이, 본 발명은 트렌치 영역의 상층부를 넓혀서 후속 산화막 채우기(oxide gap fill) 공정의 마진을 확보하여 STI 갭필이 잘 이루어지도록 한다. 따라서, 소자간의 절연이 극대화되고 후속 화학적 기계적 연마 공정에서 평탄화가 잘 이루어진다.
Claims (6)
- 기판 위에 패드 산화막, 나이트라이드, 및 산화막을 차례로 적층하는 제 1 단계;STI 영역을 제외한 표면에 포토 레지스트를 선택적으로 패터닝하는 제 2 단계;상기 포토 레지스트 영역 이외의 상기 산화막 전부와 상기 나이트라이드의 일정 깊이 까지를 제거하는 제 3 단계;상기 산화막만 라운드 식각하는 제 4 단계;상기 포토 레지스트의 내측을 일정량 제거하는 제 5 단계;상기 나이트라이드를 추가로 식각하여 상기 나이트라이드 내측 상면 모서리 부분이 경사 형태로 되도록 하는 제 6 단계;드러난 상기 기판을 일정 깊이 제거하여 트렌치를 형성하는 제 7 단계;상기 포토 레지스트를 제거하는 제 8 단계;상기 산화막을 제거하는 제 9 단계; 및STI 채우기용인 산화막을 전표면에 형성하는 제 10 단계를 포함하는 STI 갭필 마진 제조 방법.
- 제 1 항에 있어서, 상기 기판은 실리콘 기판인 STI 갭필 마진 제조 방법.
- 제 1 항에 있어서, 상기 제 3 단계의 상기 산화막 전부와 상기 나이트라이드의 일정 깊이 까지 제거는 건식 식각으로 수행되는 STI 갭필 마진 제조 방법.
- 제 1 항에 있어서, 상기 제 4 단계의 상기 라운드 식각 시 습식 식각을 수행하는 STI 갭필 마진 제조 방법.
- 제 1 항에 있어서, 상기 제 5 단계의 상기 포토 레지스트를 일정량 제거할 때 O2 플라즈마를 이용하는 STI 갭필 마진 제조 방법.
- 제 1 항에 있어서, 상기 제 7 단계의 상기 트렌치 형성 시 Cl 플라즈마 베이스로 상기 기판을 식각하는 STI 갭필 마진 제조 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2003-0006822A KR100509811B1 (ko) | 2003-02-04 | 2003-02-04 | Sti 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2003-0006822A KR100509811B1 (ko) | 2003-02-04 | 2003-02-04 | Sti 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20040070648A true KR20040070648A (ko) | 2004-08-11 |
KR100509811B1 KR100509811B1 (ko) | 2005-08-24 |
Family
ID=37358879
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2003-0006822A KR100509811B1 (ko) | 2003-02-04 | 2003-02-04 | Sti 제조 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100509811B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100801062B1 (ko) * | 2006-07-07 | 2008-02-04 | 삼성전자주식회사 | 트렌치 소자 분리 방법, 이를 이용한 게이트 구조물 형성방법 및 불 휘발성 메모리 소자 형성 방법 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100865455B1 (ko) * | 2007-07-31 | 2008-10-28 | 주식회사 동부하이텍 | Sti 공정에서의 딤플 발생 방지방법 |
-
2003
- 2003-02-04 KR KR10-2003-0006822A patent/KR100509811B1/ko not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100801062B1 (ko) * | 2006-07-07 | 2008-02-04 | 삼성전자주식회사 | 트렌치 소자 분리 방법, 이를 이용한 게이트 구조물 형성방법 및 불 휘발성 메모리 소자 형성 방법 |
Also Published As
Publication number | Publication date |
---|---|
KR100509811B1 (ko) | 2005-08-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100389031B1 (ko) | 트렌치 소자분리 구조를 가지는 반도체 소자의 제조방법 | |
KR100649872B1 (ko) | 반도체소자의 트랜치 소자분리막 형성방법 | |
KR20040070648A (ko) | Sti 갭필 마진 제조 방법 | |
KR100731103B1 (ko) | 반도체 소자의 격리막 형성방법 | |
KR20050028618A (ko) | 반도체 소자의 소자분리막 형성방법 | |
KR100781872B1 (ko) | 소자분리막 형성 방법 | |
KR20090071771A (ko) | 반도체 소자의 소자 분리막 제조 방법 | |
KR101026478B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
KR100333378B1 (ko) | 반도체 소자의 제조방법 | |
KR100565759B1 (ko) | 반도체 소자의 제조방법 | |
KR100661722B1 (ko) | 반도체소자의 트랜치 소자분리막 형성방법 | |
KR100396792B1 (ko) | 반도체소자의 격리영역 화학기계적 연마방법 | |
KR100449658B1 (ko) | 셀로우 트렌치 제조 방법 | |
KR100876785B1 (ko) | 반도체 소자의 소자 분리막 제조 방법 | |
KR20030002363A (ko) | Sti 및 dti를 갖는 반도체 장치의 제조방법 | |
KR100700283B1 (ko) | 반도체소자의 소자분리용 트랜치 형성방법 | |
KR100760908B1 (ko) | 반도체 소자의 제조 방법 | |
KR100561974B1 (ko) | 반도체 소자의 제조방법 | |
KR20040000678A (ko) | 반도체 소자의 소자분리막 형성방법 | |
KR20040041861A (ko) | 반도체 소자의 격리구조 및 그 형성방법 | |
KR20020003031A (ko) | 반도체소자의 소자분리막 형성 방법 | |
KR20050012655A (ko) | 반도체 소자의 소자분리막 형성방법 | |
KR20050026144A (ko) | 반도체소자의 소자분리막 형성방법 | |
KR20040054095A (ko) | 반도체 소자 제조 방법 | |
KR20030059413A (ko) | 반도체 소자의 소자 분리막 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20110719 Year of fee payment: 7 |
|
LAPS | Lapse due to unpaid annual fee |